KR20140126081A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제2 단면으로 노출되며, 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 내부 연결도체; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극 및 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부의 정전 용량은 상기 제2 커패시터부의 정전 용량보다 큰 것을 특징으로 하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.
또한, 전원 공급장치의 효율이 점점 더 중요해지는 현실에서 손실을 줄이기 위해 더욱 빠른 스위칭 속도가 필요하다.
그러나, 스위칭 속도가 증가하면 그로 인한 EMI(Electromagnetic Interference)의 상승과 같이 부정적인 상쇄 현상들이 생길 수 있다.
또한, DC/DC 컨버터(Converter)를 구성하는 FET(Field Effect Transistors)가 스위칭할 때 배선의 인덕턴스와 상기 FET의 기생용량에 의해 링잉(Ringing)이 발생해 고주파 노이즈를 방사하면서 주변 회로에 장해를 가져오는 사례가 문제되고 있다.
즉, 배선의 인덕턴스와 FET 등의 스위치 소자가 가지는 정전 용량에 의해서 공진이 일어나고 그 고주파 전력에 의해 전자파 장해를 유발하는 것이다.
특히, 최근의 스마트폰, 태블릿(Tablet) PC 등과 같은 소형 휴대 단말기에서는 전원 회로와 무선 회로, 음성 회로 등의 아날로그 회로가 서로 인접해 있어 통신 장해나 음질 열화의 한 요인이 되고 있다.
일반적으로, 상기의 문제를 해결하기 위하여 FET에 C-R 스너버(Snubber)를 추가하는 연구가 이루어지고 있으나, 이러한 방법은 스위칭 시의 전력 중 일부가 상기 C-R 스너버(Snubber)에서 소비되어 DC/DC 컨버터(Converter)의 변환 효율이 저하되는 문제가 있다.
따라서, DC/DC 컨버터(Converter)의 변환 효율의 저하를 막으면서도, 상기 링잉(Ringing)을 억제시켜 노이즈를 저감할 수 있는 연구는 여전히 필요한 실정이다.
일본공개특허공보 2012-138415
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제2 단면으로 노출되며, 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 내부 연결도체; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극 및 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부의 정전 용량은 상기 제2 커패시터부의 정전 용량보다 큰 것을 특징으로 하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 저주파 영역에 비해 고주파 영역에서 증가하는 것을 특징으로 한다.
본 발명의 일 실시 예에서, 상기 내부 연결도체는 상기 제4 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 외부전극과 제4 외부전극의 서로 이격된 거리는 상기 세라믹 본체의 폭 방향으로 120 내지 240 μm일 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 내부 연결도체에 의해 조절될 수 있다.
본 발명의 다른 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제2 단면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제1 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부 및 제1 단면으로 노출된 제5 내부전극과 제2 측면으로 노출된 리드를 갖는 제6 내부전극을 포함하는 제3 커패시터부; 상기 세라믹 본체 내에 형성되며, 제2 단면 및 제1 측면으로 노출된 제1 내부 연결도체와 제1 측면 및 제2 측면으로 노출된 제2 내부 연결도체; 및 상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제6 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부의 정전 용량은 상기 제2 및 제3 커패시터부의 정전 용량보다 큰 것을 특징으로 하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 저주파 영역에 비해 고주파 영역에서 증가하는 것을 특징으로 한다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제4 내부전극과 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제2 내부전극과 제2 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제6 내부전극과 제4 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 외부전극과 제4 외부전극의 서로 이격된 거리는 상기 세라믹 본체의 폭 방향으로 120 내지 240 μm일 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 및 제2 내부 연결도체에 의해 조절될 수 있다.
본 발명의 또 다른 실시형태는, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 제1항 내지 제16항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명에 따르면, 정전 용량이 큰 커패시터가 필요한 전력을 전송하고, 상대적으로 정전 용량이 작은 커패시터와 ESR이 공진을 억제하는 DC-DC 컨버터용 적층 세라믹 커패시터를 구현할 수 있다.
이로 인하여, 종래 구조에 비하여 변환 효율에 영향을 주지 않으면서도, 공진을 억제하며 노이즈를 저감할 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 저주파 영역에서는 ESR이 작고, 고주파 영역에서는 ESR이 증가하는 특성을 가지기 때문에 DC-DC 컨버터의 전력 전환에 필요한 스위칭 전류를 소비하지 않고 고주파 영역에서 증가하는 ESR에 의해서 링잉(Ringing) 현상을 억제할 수 있다.
또한, 상기 구조에 있어서, 비접촉 단자간 간격을 줄임으로써 부품의 소형화가 가능하며, 이로 인하여 더 높은 전류에서도 사용 가능한 효과가 있으며 실장 공간과 비용을 줄일 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 평면도이다.
도 6은 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 7은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 8은 도 7에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 9는 도 8에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.
도 11은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 12는 도 11의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 13은 본 발명의 실시예와 비교예의 ESR을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 내부 연결도체를 나타내는 평면도이다.
도 4는 도 3에 도시된 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제 2주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(3), 제2 측면(4), 제1 단면(1) 및 제2 단면(2)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 단면(1)으로 노출된 제1 내부전극(121)과 제2 단면(2)으로 노출되며, 제1 측면(3)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 제1 단면(1)으로 노출된 제3 내부전극(123)과 제2 측면(4)으로 노출된 리드(124a)를 갖는 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내지 제4 내부전극(121, 122, 123, 124)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
또한, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 내부 연결도체(125)를 포함할 수 있다.
상기 내부 연결도체(125)는 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
또한, 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 외측에 형성되며, 상기 제1 내지 제4 내부전극(121, 122, 123, 124) 및 내부 연결도체(125)와 전기적으로 연결된 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 서로 마주보는 제1 및 제2 단면(1, 2)에 배치되고, 제3 및 제4 외부 전극(133, 134)은 서로 마주보는 제1 및 제2 측면(3, 4)에 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 전원 라인과 연결을 위한 외부 단자로 사용되는 제1 및 제2 외부 전극(131, 132)을 제외한 2개의 외부 전극(133, 134)은 ESR 조정용 외부 전극으로 사용되는 형태로 이해할 수 있다.
다만, 외부 단자로 사용되는 제1 및 제2 외부 전극은 원하는 ESR 특성에 맞게 임의로 선택될 수 있으므로, 특별히 제한되는 것은 아니다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 구성 중 내부전극(121, 122, 123, 124), 내부 연결도체(125) 및 외부전극(131, 132, 133, 134)에 대하여 도 2 내지 도 4를 참조하여 자세히 설명하도록 한다.
상기 제1 커패시터부(CⅠ)는 상기 세라믹 본체(110) 내에 형성되며, 제1 단면(1)으로 노출된 제1 내부전극(121)과 제2 단면(2)으로 노출되며, 제1 측면(3)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하여, 정전 용량을 형성할 수 있다.
또한, 상기 제2 커패시터부(CⅡ)는 제1 단면(1)으로 노출된 제3 내부전극(123)과 제2 측면(4)으로 노출된 리드(124a)를 갖는 제4 내부전극(124)을 포함하여, 정전 용량을 형성할 수 있다.
상기 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ)는 상기 세라믹 본체(110) 내에서 특별히 제한 없이 배치될 수 있으며, 목표 용량값을 구현하기 위하여 복수개가 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 커패시터부(CⅠ)의 정전 용량은 상기 제2 커패시터부(CⅡ)의 정전 용량보다 큰 것을 특징으로 할 수 있다.
상기 제1 커패시터부(CⅠ)의 정전 용량과 상기 제2 커패시터부(CⅡ)의 정전 용량은 큰 차이를 가질 수 있으며, 특별히 제한되는 것은 아니나 예를 들어 제1 커패시터부(CⅠ)의 정전 용량은 10 μF, 제2 커패시터부(CⅡ)의 정전 용량은 10 nF일 수 있다.
상기와 같이, 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ)의 정전 용량이 큰 차이를 갖도록 구성함으로써 DC-DC 컨버터의 변환 효율에 영향을 주지 않으면서 공진을 억제하고 노이즈를 저감할 수 있다.
상기 제1 커패시터부(CⅠ)는 정전 용량이 높아 저주파 특성을 띠며, 상기 제2 커패시터부(CⅡ)는 정전 용량이 낮아 고주파 특성을 띠게 된다.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 저주파 영역에 비해 고주파 영역에서 증가하는 특성을 가질 수 있다.
이로 인하여, 저주파 영역에서의 등가직렬저항(ESR)이 작기 때문에 DC-DC 컨버터의 전력 변환에 필요한 스위칭 전류를 소비하지 않고, 고주파 영역에서 증가하는 등가직렬저항(ESR)에 의해서 링잉 현상을 억제시켜 노이즈를 저감할 수 있다.
본 발명의 일 실시형태에서, 상기 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ)는 상기 적층 세라믹 커패시터(100) 내에서 병렬 연결될 수 있다.
상기 제1 내지 제4 내부 전극(121, 122, 123, 124)은 상기 내부 연결도체(125)와 함께 유전체층(111)을 사이에 두고 교대로 배치될 수 있다.
도 3에 도시된 내부 연결도체(125)는 하나가 도시되어 있으나(R), 적어도 일 극성의 내부 연결도체는 복수개로 제공될 수도 있다.
이와 유사하게, 도 4에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)은 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 특정 그룹(C1, C1', C2 또는 C2')의 내부 전극은 복수 개일 수 있다.
한편, 도 3 및 도 4에 도시된 순서에 따라 적층될 수 있으나, 필요에 따라 다양한 순서로 적층될 수 있다.
예를 들어, 도 2에 도시된 바와 같이 내부 연결도체(125)가 제1 커패시터부(CⅠ)와 제2 커패시터부(CⅡ) 사이에 위치하도록 배치될 수도 있다.
본 발명의 일 실시 예에서, 상기 내부 연결도체(125)는 제1 측면(3) 및 제2 측면(4)으로 노출되며, 상기 제4 내부전극(124)과 제4 외부전극(134)을 통해 연결될 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 발명의 일 실시 예에서, 상기 내부 연결도체(125)는 상기 제2 내부전극(122)과 제3 외부전극(133)을 통해 연결될 수 있으나, 이에 제한되는 것은 아니다.
도 3에 도시된 상기 내부 연결도체(125)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, ESR을 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.
예를 들면, 도 4에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)의 패턴 형상과 동일한 형태일 수도 있다.
본 발명의 일 실시 형태에 따르면, 상기 내부 연결도체(125)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
즉, 후술하는 바와 같이 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)가 서로 병렬로 연결되며, 특히 상기 제2 커패시터부(CⅡ)는 내부 연결도체(125)와 직렬로 연결될 수 있다.
상기와 같은 연결을 통해, 상기 내부 연결도체(125)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
또한, 본 실시형태에서는, 전원 라인과 연결을 위한 외부 단자로 제1 및 제2 외부전극(131, 132)이 사용될 수 있으며, 예를 들어 제1 외부전극(131)은 전원단에 연결되고, 제2 외부전극(132)은 그라운드에 연결될 수 있다.
한편, 상기 하나의 제1 및 제2 외부 전극(131, 132)을 제외한 2개의 외부 전극인 제3 및 제4 외부전극(133, 134)은 ESR 조정용 외부 전극으로 사용될 수 있으며, 비접촉 단자(No Contact terminal)로 이해할 수 있다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 평면도이다.
도 5를 참조하면, 상기 제3 외부전극(133)과 제4 외부전극(134)의 서로 이격된 거리(d)는 상기 세라믹 본체(110)의 폭 방향으로 120 내지 240 μm일 수 있으나, 이에 제한되는 것은 아니다.
상기 제3 및 제4 외부전극(133, 134)은 비접촉 단자(No Contact terminal)로서 ESR 조정용 외부 전극으로 사용될 수 있으며, 서로 이격된 거리(d)가 상기 세라믹 본체(110)의 폭 방향으로 120 내지 240 μm일 수 있어 적층 세라믹 커패시터의 소형화를 구현할 수 있다.
구체적으로, 상기 비접촉 단자(No Contact terminal)간의 이격된 거리가 상기와 같이 줄어들더라도 전극간 누설 전류(Leak Current)에 따른 표면 방전(Surface Discharge) 현상이 일어나지 않는다.
일반적으로, 칩을 소형화할 경우 상기와 같이 비접촉 단자(No Contact terminal)간의 이격된 거리가 줄어들어 전극간 누설 전류(Leak Current)에 따른 표면 방전(Surface Discharge) 현상으로 신뢰성에 문제가 발생하였다.
그러나, 본 발명의 일 실시형태에 따르면 상기 제3 외부전극(133)과 제4 외부전극(134)의 서로 이격된 거리(d)가 상기 세라믹 본체(110)의 폭 방향으로 120 내지 240 μm로 줄어들어도 신뢰성에 문제가 생기지 않는다.
따라서, 더 높은 전류가 사용되는 환경에서도 신뢰성의 저하가 문제되지 않아 고효율 DC-DC 컨버터를 구현할 수 있다.
상기 제3 외부전극(133)과 제4 외부전극(134)의 서로 이격된 거리(d)가 상기 세라믹 본체(110)의 폭 방향으로 120 μm 미만의 경우에는 이격된 거리가 너무 짧아 쇼트 발생에 따른 신뢰성에 문제가 생길 수 있다.
한편, 상기 제3 외부전극(133)과 제4 외부전극(134)의 서로 이격된 거리(d)가 상기 세라믹 본체(110)의 폭 방향으로 240 μm 이하로 조절함으로써, 제품의 소형화를 달성할 수 있다.
본 발명의 일 실시형태에 있어서, 상기와 같이 비접촉 단자(No Contact terminal)간의 이격된 거리를 줄일 수 있는 것은 상기 제3 외부전극(133)과 제4 외부전극(134)이 내부 연결도체(125)에 의해서만 연결되기 때문이며, 이로 인하여 누설 전류의 문제가 발생하지 않게 된다.
도 6은 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6을 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부(CⅠ)와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부(CⅡ)가 서로 병렬로 연결되며, 특히 상기 제2 커패시터부(CⅡ)는 상기 내부 연결도체(125)와 직렬로 연결될 수 있다.
상기와 같이 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 2종류의 커패시터와 하나의 ESR을 가지며 각각의 값을 제어할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상술한 내부전극 (121, 122, 123, 124), 내부 연결도체(125) 및 외부전극의 구조를 가짐으로써, 종래 구조에 비하여 정전 용량이 큰 커패시터가 필요한 전력을 전송하고, 상대적으로 정전 용량이 작은 커패시터와 ESR이 공진을 억제하는 DC-DC 컨버터용 적층 세라믹 커패시터를 구현할 수 있다.
이로 인하여, 종래 구조에 비하여 변환 효율에 영향을 주지 않으면서도, 공진을 억제하며 노이즈를 저감할 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 저주파 영역에서는 ESR이 작고, 고주파 영역에서는 ESR이 증가하는 특성을 가지기 때문에 DC-DC 컨버터의 전력 전환에 필요한 스위칭 전류를 소비하지 않고 고주파 영역에서 증가하는 ESR에 의해서 링잉(Ringing) 현상을 억제할 수 있다.
또한, 상기 구조에 있어서, 비접촉 단자간 간격을 줄임으로써 부품의 소형화가 가능하며, 이로 인하여 더 높은 전류에서도 사용 가능한 효과가 있으며 실장 공간과 비용을 줄일 수 있다.
도 7은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 8은 도 7에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 9는 도 8에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 7 내지 도 9를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(210); 상기 세라믹 본체(210) 내에 형성되며, 제1 단면으로 노출된 제1 내부전극(221)과 제2 단면으로 노출된 제2 내부전극(222)을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극(223)과 제1 측면으로 노출된 리드(224a)를 갖는 제4 내부전극(224)을 포함하는 제2 커패시터부 및 제1 단면으로 노출된 제5 내부전극(225)과 제2 측면으로 노출된 리드(226a)를 갖는 제6 내부전극(226)을 포함하는 제3 커패시터부; 상기 세라믹 본체(210) 내에 형성되며, 제2 단면 및 제1 측면으로 노출된 제1 내부 연결도체(227)와 제1 측면 및 제2 측면으로 노출된 제2 내부 연결도체(228); 및 상기 세라믹 본체(210)의 외측에 형성되며, 상기 제1 내지 제6 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극(231, 232, 233, 234);을 포함하며, 상기 제1 커패시터부의 정전 용량은 상기 제2 및 제3 커패시터부의 정전 용량보다 큰 것을 특징으로 할 수 있다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일한 부분은 중복을 피하기 위하여 여기서는 생략하도록 한다.
본 발명의 다른 실시형태에 따르면, 상기 제1 커패시터부는 제1 단면으로 노출된 제1 내부전극(221)과 제2 단면으로 노출된 제2 내부전극(222)을 포함하며, 상기 제2 커패시터부는 제1 단면으로 노출된 제3 내부전극(223)과 제1 측면으로 노출된 리드(224a)를 갖는 제4 내부전극(224)을 포함할 수 있다.
또한, 상기 제3 커패시터부는 제1 단면으로 노출된 제5 내부전극(225)과 제2 측면으로 노출된 리드(226a)를 갖는 제6 내부전극(226)을 포함할 수 있다.
상기 제1 커패시터부의 정전 용량은 상기 제2 및 제3 커패시터부의 정전 용량보다 큰 것을 특징으로 할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 본 발명의 다른 실시형태에 따르면, 상기 제1 내부 연결도체(227)는 상기 제4 내부전극(224)과 제3 외부전극(233)을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 연결도체(227)는 상기 제2 내부전극(222)과 제2 외부전극(232)을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체(228)는 상기 제6 내부전극(226)과 제4 외부전극(234)을 통해 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 연결도체(228)는 상기 제1 내부 연결도체(227)와 제3 외부전극(233)을 통해 연결될 수 있다.
도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.
도 10을 참조하면, 상기 제1 내부전극(221)과 제2 내부전극(222)을 포함하는 제1 커패시터부와 상기 제3 내부전극(223)과 제4 내부전극(224)을 포함하는 제2 커패시터부 및 상기 제5 내부전극(225)과 제6 내부전극(226)을 포함하는 제3 커패시터부가 서로 병렬로 연결되며, 특히 상기 제2 커패시터부는 상기 제1 내부 연결도체(227)와 직렬로 연결될 수 있으며, 상기 제3 커패시터부는 상기 제2 내부 연결도체(228)와 직렬로 연결될 수 있다.
아래의 표 1은 본 발명의 실시예 및 비교예에 있어서 제3 외부전극과 제4 외부전극 간의 이격된 거리에 따른 정전기 방전(Electrostatic Discharge) 테스트의 결과를 비교한 것이다.
상기 실시예는 본 발명의 일 실시형태에 따라 제작되었으며, 상기 비교예는 일반적인 적층 세라믹 커패시터를 이용하였다.
상기 정전기 방전(Electrostatic Discharge) 테스트는 상기 실시예 및 비교예에 대하여 각각 20개의 샘플에 대하여 진행되었으며, 상기 테스트는 일반적인 실험 조건으로 수행되었으며, 4 KV 전압을 인가하여 수행되었다.
이격된 거리(d)
(μm)		 비교예 실시예
120 17 0
160 13 0
200 6 0
240 3 0
280 0 0
320 0 0
상기 표 1을 참조하면, 본 발명의 실시예의 경우에는 상기 제3 외부전극과 제4 외부전극 간의 이격된 거리가 120 내지 240 μm일때 전극간 누설 전류(Leak Current)에 따른 표면 방전(Surface Discharge) 현상이 없어 신뢰성에 문제가 없음을 알 수 있다.
반면, 비교예의 경우에는 제3 외부전극과 제4 외부전극 간의 이격된 거리가 120 내지 240 μm일때 전극간 누설 전류(Leak Current)에 따른 표면 방전(Surface Discharge) 현상으로 신뢰성에 문제가 있음을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 11은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 12는 도 11의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 11 및 도 12을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(300)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(321, 322) 위에 접촉되게 위치한 상태에서 솔더링(330)에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 13은 본 발명의 실시예와 비교예의 ESR을 비교한 그래프이다.
도 13을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 저주파 영역에서는 ESR이 작고, 고주파 영역에서는 ESR이 보다 크기 때문에, DC-DC 컨버터의 전력 전환에 필요한 스위칭 전류를 소비하지 않고 고주파 영역에서 증가하는 ESR에 의해서 링잉(Ringing) 현상을 억제할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200; 적층 세라믹 커패시터 110, 210; 세라믹 본체
111, 211; 유전체층
121, 122, 123, 124, 221, 222, 223, 224; 제1 내지 제4 내부 전극
225, 226: 제5 및 제6 내부전극
125; 내부 연결도체
227, 228; 제1 및 제2 내부 연결도체
122a, 124a, 224a, 225a; 리드
131, 132, 133, 134, 231, 232, 233, 234; 제1 내지 제4 외부 전극
300; 실장 기판 310; 인쇄회로기판 321, 322; 제1 및 제2 전극 패드 330; 솔더링

Claims (17)

  1. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제2 단면으로 노출되며, 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제2 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부;
    상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 내부 연결도체; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제4 내부전극 및 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며,
    상기 제1 커패시터부의 정전 용량은 상기 제2 커패시터부의 정전 용량보다 큰 것을 특징으로 하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치된 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 저주파 영역에 비해 고주파 영역에서 증가하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 내부 연결도체는 상기 제4 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제3 외부전극과 제4 외부전극의 서로 이격된 거리는 상기 세라믹 본체의 폭 방향으로 120 내지 240 μm인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 내부 연결도체에 의해 조절되는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 단면으로 노출된 제1 내부전극과 제2 단면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부와 제1 단면으로 노출된 제3 내부전극과 제1 측면으로 노출된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부 및 제1 단면으로 노출된 제5 내부전극과 제2 측면으로 노출된 리드를 갖는 제6 내부전극을 포함하는 제3 커패시터부;
    상기 세라믹 본체 내에 형성되며, 제2 단면 및 제1 측면으로 노출된 제1 내부 연결도체와 제1 측면 및 제2 측면으로 노출된 제2 내부 연결도체; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 제1 내지 제6 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며,
    상기 제1 커패시터부의 정전 용량은 상기 제2 및 제3 커패시터부의 정전 용량보다 큰 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 단면에 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 서로 마주보는 제1 및 제2 측면에 배치된 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 저주파 영역에 비해 고주파 영역에서 증가하는 적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 제1 내부 연결도체는 상기 제4 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 제1 내부 연결도체는 상기 제2 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  13. 제8항에 있어서,
    상기 제2 내부 연결도체는 상기 제6 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 제2 내부 연결도체는 상기 제1 내부 연결도체와 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
  15. 제8항에 있어서,
    상기 제3 외부전극과 제4 외부전극의 서로 이격된 거리는 상기 세라믹 본체의 폭 방향으로 120 내지 240 μm인 적층 세라믹 커패시터.
  16. 제8항에 있어서,
    상기 적층 세라믹 커패시터의 등가직렬저항(ESR)은 상기 제1 및 제2 내부 연결도체에 의해 조절되는 것을 특징으로 하는 적층 세라믹 커패시터.
  17. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 내지 제16항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
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