KR20100020717A

KR20100020717A - 적층형 칩 커패시터 및 이를 구비한 회로기판 장치

Info

Publication number: KR20100020717A
Application number: KR1020080079442A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2008-08-13
Filing date: 2008-08-13
Publication date: 2010-02-23
Also published as: JP2010045323A; KR100992311B1; JP5278800B2; US7595973B1

Abstract

본 발명의 적층형 칩 커패시터는, 적층 방향을 따라 배치된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체; 상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극; 및 동일 극성을 갖는 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 동일 극성을 갖는 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함한다. 상기 제1 커패시터부는 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는 복수의 제3 및 제4 내부 전극을 포함한다. 상기 제1 내지 제4 외부 전극은 상기 제1 내지 제4 내부 전극과 각각 연결된다. 상기 제1 커패시터부의 등가직렬저항(R1) 및 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')은, 0.7(R1)≤R2'≤1.3(R1)를 만족한다.

적층형 칩 커패시터, 등가직렬 저항

Description

적층형 칩 커패시터 및 이를 구비한 회로기판 장치{Multilayer Chip Capacitor and Circuit Board Apparatus Having the Capacitor}

본 발명은 적층형 칩 커패시터에 관한 것으로, 보다 상세하게는 조절가능하면서도 높은 등가직렬 저항(ESR; Equivalent Series Resistance)과 낮은 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)를 갖고 광대역의 주파수에서 플랫한 임피던스 특성을 효과적으로 구현할 수 있는 적층형 칩 커패시터 및 이를 구비한 회로기판 장치에 관한 것이다.

고속 MPU(Micro Processing Unit)의 동작 주파수는 계속해서 증가하면서 소모 전류는 계속해서 커지고 있으며 사용 전압은 낮아지는 추세이다. 따라서, MPU 소모 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 일정 범위(통상 10%) 내에서 억제하는 것은 점차 어려워지고 있다. 이 때 전압 노이즈를 제거하는 수단으로 적층형 칩 커패시터가 디커플링 커패시터로서 전력 분배망(power distribution network)에 널리 사용되고 있다. 이러한 적층형 칩 커패시터는 MPU 소모 전류의 급작스러운 변화시 전류를 CPU에 공급함으로써 전압 노이즈를 억제하는 역할을 한다.

최근에는 MPU의 동작 주파수가 더욱 증가함에 따라 MPU 소모 전류가 더욱 더 증가하게 되었으며, 이에 따라 디커플링 커패시터의 용량 및 ESR을 증가시키고 ESL을 낮추도록 요구되고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하게 유지되도록 하기 위함이며 궁극적으로는 MPU 소모 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 억제하는 데에 도움을 줄 수 있다.

MPU 전력 분배망에 사용되는 디커플링 커패시터에 요구되는 저 ESL 특성을 만족시키기 위하여 커패시터의 외부 전극 위치, 외부 전극 형태 또는 내부 전극 형상의 변형이 제안되었다(예컨대, 미국특허 제5,880,925호, 제6,038,121호, 제6,266,228호, 제6,407,904호 등). 이러한 제안된 종래 기술들은 ESL 저감을 위해 커패시터 내의 전류 경로의 변형(짧은 또는 다중의 전류 루프 형성)을 제안하고 있으며, 이는 궁극적으로 ESL을 저감시킬 수 있지만 ESL 뿐만 아니라 ESR도 저감시키게 된다. 결국 이러한 형태의 커패시터는 고주파 임피던스를 낮추는 데에는 도움이 되지만 낮은 ESR로 인해 전력 분배망의 임피던스 크기를 일정하게 유지시키는 데에는 방해가 된다.

너무 낮은 ESR의 문제점을 극복하기 위해 외부 전극 또는 내부 전극에 전기적인 고저항 재료를 사용하여 고 ESR 특성을 구현하는 방안이 제안되었다. 그러나, 고저항 외부 전극을 사용할 경우, 외부 전극 내의 핀홀(pinhole)에 의한 전류 집중 현상으로 야기되는 국부적 열점(localized heat spot)을 방지하여야 하는 어려움이 있고 또한 ESR을 정밀하게 조절하기가 어렵다. 또한 내부 전극에 고저항 재료를 사용할 경우, 커패시터 고용량화에 따른 세라믹 재료의 변경에 따라 세라믹 재료와 매칭되어야 하는 고저항 내부 전극 재료도 세라믹 재료의 개선 또는 변경에 따라 함께 계속해서 변경해주어야하는 단점이 있고 이는 제품 단가 상승의 원인이 될 수 있다.

본 발명의 일 양태는, 재료의 변경 없이도 저 ESL 및 고 ESR 특성을 모두 만족시킬 수 있으며 광대역의 주파수 범위에서 플랫한(flat) 임피던스 특성을 용이하게 구현할 수 있는 적층형 칩 커패시터를 제공한다. 또한 본 발명의 다른 양태는 상술한 적층형 칩 커패시터를 구비한 회로기판 장치를 제공한다.

본 발명의 제1 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 배치된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체; 상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극 - 상기 제1 및 제3 외부 전극은 서로 동일한 극성을 갖고, 제2 및 제4 외부 전극은 서로 동일 극성을 갖되 상기 제1 외부 전극의 극성과는 다른 극성을 가짐 - ; 및 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함한다.

상기 제1 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 포함한다. 또한 상기 제2 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치된 서로 다른 극성의 복수의 제3 및 제4 내부 전극을 포함한다. 상기 제1 외부 전극은 상기 제1 내부 전극과 연결되고, 상기 제2 외부 전극은 상기 제2 내부 전극과 연결되고, 상기 제3 외부 전극은 상기 제3 내부 전극과 연결되고, 상기 제4 외부 전극은 상기 제4 내부 전극과 연결된다.

상기 제1 커패시터부의 등가직렬저항(R1) 및 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')은, 0.7(R1)≤R2'≤1.3(R1)를 만족한다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부의 등가직렬저항(R1)과, 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')는 실질적으로 동일하다. 특히, 광대역의 주파수 범위에서 플랫한 임피던스 특성을 얻기 위해, 상기 제1 커패시터부의 등가직렬저항(R1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2'), 상기 제1 커패시터부의 커패시턴스(C1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬인덕턴스(L2')는

을 만족할 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극의 오버랩 면적은 상기 제2 커패시터부의 서로 대향하는 제3 내부 전극과 제4 내부 전극의 오버랩 면적보다 더 작다. 일 실시예로서, 상기 제1 커패시터부의 제1 및 제2 내부 전극의 길이는 상기 제2 커패시터부의 제3 및 제4 내부 전극의 길이보다 더 짧을 수 있다. 다른 실시예로서, 상기 제1 커패시터부의 제1 및 제2 내부 전극의 폭이 상기 제2 커패시터부의 제3 및 제4 내부 전극의 폭보다 더 짧을 수 있다. 또 다른 실시예로서, 상기 제1 커패시터부의 제1 및 제2 내부 전극에 개구부가 형성되어 있을 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께는 상기 제2 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께보다 클 수 있다.

본 발명의 실시형태에 따르면, 상기 제2 커패시터부의 내부 전극들의 총 적층수는 상기 제1 커패시터부의 내부 전극들의 총 적층수보다 크다. 상기 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 클 수 있다. 또한 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작을 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치될 수 있다.

다른 실시형태에 따르면, 상기 제2 커패시터부는 상기 제1 커패시터부 사이 에 배치되고, 상기 제1 커패시터부는 상기 제2 커패시터부의 상하에 배치될 수 있다. 이 경우, 상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면에 배치될 수 있다. 상기 제1 커패시터부는 상기 제2 커패시터부를 사이에 두고 적층 방향으로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수 있다.

본 발명의 실시형태에 따르면, 상기 연결 도체 라인은 상기 커패시터 본체의 외면 상에 형성될 수 있다. 이 경우, 상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함할 수 있다. 다른 예로서, 상기 제1 외부 전극과 제3 외부 전극은 상기 연결 도체 라인에 의해 서로 연결되나, 상기 제2 외부 전극과 제4 외부 전극은 연결 도체 라인에 의해 서로 연결되지 않을 수 있다. 또 다른 예로서, 상기 제2 외부 전극과 제4 외부 전극은 상기 연결 도체 라인에 의해 서로 연결되나, 상기 제1 외부 전극과 제3 외부 전극은 연결 도체 라인에 의해 서로 연결되지 않을 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 연결 도체 라인은 상기 커패시터 본체의 내부에서 유전체층 상에 형성될 수 있다.

상기 제1 커패시터부는 동일 극성의 외부 전극들을 연결하는 상기 연결 도체 라인에 의해 상기 제2 커패시터부와 병렬로 연결되고, 상기 연결 도체 라인은 제2 커패시터부와 직렬로 연결될 수 있다. 상기 연결 도체 라인의 도전율의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절할 수 있다. 또한 상기 연결 도체 라인의 길이, 폭 또는 두께의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절할 수 있다. 상기 연결 도체 라인은 스크린 프린팅 등을 이용하여 후막 저항체의 형태로 형성되거나, 스퍼터링 등을 이용하여 박막 저항체의 형태로 형성될 수 있다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터이다.

상기 4단자 커패시터에 있어서, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단(短)측면(shorter side face) 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장(長)측면(longer side face) 상에 배치될 수 있다.

상기 4단자 커패시터의 다른 실시형태에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치될 수 있다.

상기 제1 및 제2 내부 전극은 리드를 통하여 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 상기 제1 및 제2 내부 전극의 리드 폭의 조절을 통하여 상기 제1 커패시터부의 ESR을 조정할 수 있다. 상기 제3 및 제4 내부 전극은 리드를 통하여 상기 제3 및 제4 외부 전극에 각각 연결될 수 있다. 상기 제3 및 제4 내부 전극의 리드 폭의 조절을 통하여 상기 제2 커패시터부의 ESR을 조정할 수 있다.

본 발명의 제2 양태에 따른 회로기판 장치는, 상술한 제1 양태에 따른 적층형 칩 커패시터; 및 상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 갖는 회로기판을 포함한다. 상기 회로기판의 실장면에는 상기 적층형 칩 커패시터의 제1 외부 전극에 접속되는 제1 패드와, 상기 제2 외부 전극에 접속되는 제2 패드가 형성되어 있고, 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되어 있다. 상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부가 상기 실장면에 더 인접하게 위치하도록 배치된다. 상기 제1 커패시터부의 ESR은 상기 제2 커패시터부의 ESR보다 더 클 수 있다.

본 발명의 실시형태에 따르면, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성될 수 있다.

본 발명의 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함할 수 있다. 이 경우, 상기 제3 및 제4 외부 전극은 상기 제1 및 제2 연결 도체 라인을 통해 상기 외부 회로와 연결될 수 있다. 또한, 상기 회로기판의 실장면에는 상기 제3 외부 전극에 접속되는 제3 패드와 상기 제4 외부 전극에 접속되는 제4 패드가 더 형성될 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함할 수 있다.

일례로서, 상기 적어도 하나의 연결 도체 라인은 상기 제1 연결 도체 라인만을 포함하고, 상기 회로기판의 실장면에는 상기 제4 외부 전극에 접속되는 패드가 더 형성되고, 상기 제4 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결될 수 있다. 이 경우, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제4 외부 전극에 접속되는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성될 수 있다.

이와 다른 예로서, 상기 적어도 하나의 연결 도체 라인은 상기 제2 연결 도 체 라인만을 포함하고, 상기 회로기판의 실장면에는 상기 제3 외부 전극에 접속되는 패드가 더 형성되고, 상기 제3 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결될 수 있다. 이 경우, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제3 외부 전극에 접속된는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성될 수 있다.

본 발명에 따르면, 재료의 변경 없이도, 저 ESL을 구현하고 높은 ESR을 유지할 수 있다. 또한 넓은 주파수 범위에서 전력 분배망의 임피던스를 일정하게 유지시킬 수 있어 안정적인 전력 분배망을 용이하게 구현할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터 칩 커패시터의 외형을 나타내는 사시도이고, 도 2는 도 1의 적층형 칩 커패시터를 XX' 라인을 따라 자른 단면도이고, 도 3은 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 1 내지 도 3을 참조하면, 커패시터(100)는 커패시터 본체(110)와, 그 본체의 측면에 형성된 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함한다. 커패시터 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 그 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 내부 전극(121)과 제2 내부 전극(122)은 서로 다른 극성을 갖고, 제3 내부 전극(123)과 제4 내부 전극(124)은 서로 다른 극성을 갖는다. 제1 및 제2 외부 전극(131, 132)은 본체(110)의 서로 대향하는 2개 측면(특히, 단측면(shorter side face))에 배치되고, 제3 및 제4 외부 전극(133, 134)은 다른 2개의 서로 대향하는 측면(특히, 장측면(longer side face))에 배치되어 있다. 이 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.

도 2 및 3에 도시된 바와 같이, 커패시터 본체(110)는, 적층방향(z축 방향)을 따라 배치된 제1 커패시터부(CR1)과 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)는, 유전체층을 사이에 두고 서로 대향하여 교대로 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다. 제2 커패시터부(CR2)는 유전체층을 사이에 두고 서로 대향하여 교대로 배치되는 제3 및 제4 내부 전극(123, 124)를 포함한다.

제1 커패시터부(CR1)에서, 제1 및 제2 내부 전극(121, 122)은 리드(121a, 122a)를 통해 제1 및 제2 외부 전극(131, 132)에 각각 연결된다. 제2 커패시터부(CR2)에서는, 제3 및 제4 내부 전극(123, 124)은 리드(123a, 124a)를 통해 제3 및 제4 외부 전극(133)에 각각 연결된다. 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 외부 전극(131, 132)에만 직접 연결되고, 제3 및 제4 외부 전극(133, 134)에는 직접 연결되지 않는다. 마찬가지로, 제3 및 제4 내부 전극(123, 124)은 제3 및 제4 외부 전극(133, 134)에만 직접 연결되고, 제1 및 제2 외부 전극(131, 132)에는 직접 연결되지 않는다.

제1 및 제2 내부 전극(121, 122)의 리드(121a, 122a)의 폭(lw)를 조절함으로써 제1 커패시터부(CR1)의 ESR을 변화시킬 수 있다. 리드 폭이 클수록 리드를 통해 흐르는 전류 경로의 폭이 커지므로 저항은 감소된다. 필요에 따라, 제1 및 제2 내부 전극의 리드폭(lw)은 내부 전극의 메인부 전체의 폭(ew)만큼 확장될 수도 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 직사각형의 형상으로서 그 직사각형 폭(ew) 전체에 걸쳐 제1 및 제2 외부 전극(131, 132)에 접촉 연결될 것이다.

마찬가지로, 제3 및 제4 내부 전극(123, 124)의 리드(123a, 124a) 폭의 조절을 통해 제2 커패시터부(CR2)의 ESR을 조정할 수 있다. 또한 제3 및 제4 내부 전극의 리드(123a, 124a)도 필요에 따라 내부 전극의 메인부 전체의 장측변 폭만큼 확장될 수 있다. 리드 폭의 변경은 ESR에 영향을 미칠 뿐만 아니라 ESL에도 영향을 미친다.

도 1 및 도 2에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 외부 전극(131)은 연결 도체 라인(141)을 통해 제2 커패시터부(CR2)의 제3 외부 전극(133)에 연결되고, 제1 커패시터부(CR1)의 제2 외부 전극(132)은 연결 도체 라인(142)을 통해 제2 커패시터부(CR2)의 제4 외부 전극(134)에 연결된다. 이러한 연결 도체 라인(141, 142)은 일종의 도전성 저항체 역할을 하며, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)를 병렬로 연결시킴과 동시에 제2 커패시터부(CR2)에 부가적인 저항을 직렬로 연결시키는 역할을 한다.

본 실시형태에서는 연결 도체 라인(141, 142)이 상면에 배치되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 연결 도체 라인(141, 142)은 하면에만(또는 상면 및 하면에) 배치될 수도 있다. 뿐만 아니라, 연결 도체 라인은 측면이나 측면과 상하면을 거쳐 배치되는 등, 동일 극성의 외부 전극을 연결할 수 있도록 커패시터 본체 외면에 적절히 배치될 수 있다. 다만, 본 실시형태에와 같이 상하 비대칭적인 내부 구조를 갖는 경우(도 2 참조)에는, 커패시터 상하면 구별의 용이함으로 위해 커패시터 본체(110)의 상면에 연결 도체 라인(141, 142)을 형성하는 것이 유리하다.

도 3에 도시된 바와 같이, 제1 커패시터부(CR1)는 적층방향(z축 방향)에서의 적어도 한쪽 단에 위치한다. 후술하는 바와 같이, 제2 커패시터부(CR2)보다 제1 커패시터부(CR1)가 회로기판의 실장면에 더 인접하도록 커패시터가 회로기판 상에 실장된다. 특히, 본 실시형태에서는, 적층방향에서의 한쪽 단에(즉, 하부)에 제1 커패시터부(CR1)가 위치하고, 그 위에 제2 커패시터부(CR2)가 위치한다. 여기서, 커패시터의 하부 또는 하면은 커패시터가 기판에 실장될 때 실장면에 인접하는 부분 또는 면을 의미한다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 전극(131~134) 및 연결 도체 라인(141, 142)을 통해 서로 병렬 연결되어진다.

제1 커패시터부(CR1)는, 적절한 ESR을 갖도록 적층수가 제한되어 제2 커패시터부(CR2)보다 더 적은 적층수의 내부 전극들을 포함한다. 따라서, 원하는 또는 정해진 정전용량(capacitance)의 구현은, 제1 커패시터부와 병렬로 연결되는 제2 커패시터부(CR2)를 주로 이용하게 된다. 이러한 정전용량의 구현을 위해, 제2 커패시터부(CR2) 내의 제3 및 제4 내부 전극(123, 124)의 총 적층수는, 제1 커패시터부(CR1) 내의 제1 및 제2 내부 전극(121, 122)의 총 적층수보다 더 크게 되도록 한다. 결국, 제2 커패시터부(CR2)의 용량은 제1 커패시터부(CR1)의 용량보다 높고, 제2 커패시터부(CR2)의 ESR은 더 적은 수의 내부 전극을 갖는 제1 커패시터부(CR1)의 ESR보다 더 작게 될 수 있다.

도 4는 본 발명의 일 실시형태에 따른 회로기판 장치를 나타낸 것으로서, 도 1의 커패시터(100)를 회로기판(20)에 실장한 상태를 나타낸다. 도 4를 참조하면, 회로기판(20)의 커패시터 실장면에 실장 패드(31, 32: 순차적으로 제1 및 제2 패드)가 형성되어 있다. 제1 및 제2 실장 패드(31, 32)는 회로기판(20)에 마련된 외부회로와 전기적으로 연결된다. 커패시터(100)는 제2 커패시터부(CR2)의 ESR보다 더 높은 ESR을 갖는 제1 커패시터부(CR1)가 실장면에 인접하게 위치하도록 상기 실장면 상에 배치된다.

회로 기판(20)의 제1 패드(31)는 커패시터의 제1 외부 전극(131)에 접속되고, 제2 패드(32)는 제2 외부 전극(132)에 접속된다. 이에 따라, 제1 패드(31)는 제1 및 제3 외부 전극(131, 133)와 상호 동일한 제1 극성(예컨대, + 극성)을 갖고, 제2 패드(32)는 제2 및 제4 외부 전극(132, 134)와 상호 동일한 제2 극성(예컨대, - 극성)을 갖는다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 연결 도체 라인(141, 142)을 통해 서로 병렬로 연결된다. 여기서, 제1 및 제2 패드(31, 32)는 회로기판(20)의 외부회로(예컨대, 비아)와 직접 연결된다(도 7 및 8 참조).

따라서, 제1 커패시터부(CR1)의 외부 전극(즉, 제1 및 제2 외부 전극)은 터미널 전극으로 사용되어 회로 기판(30)의 외부 회로에 직접 연결되지만, 제2 커패시터부(CR2)의 외부 전극(즉, 제3 및 제4 외부 전극)은 연결 도체 라인(141, 142)과 제1 및 제2 외부 전극(131, 132)를 통해 외부 회로에 전기적으로 연결된다.

상기 연결 도체 라인(141, 142)은 동일 극성의 외부 전극 간 연결을 통해 제 1 및 제2 커패시터부(CR1, CR2)을 상호 병렬로 연결시키는 역할 뿐만 아니라, 제2 커패시터부(CR2)에 저항을 직렬로 부가시킴으로써 결과적으로 제2 커패시터부의 ESR을 조절하는 것과 실질적으로 동일한 역할을 한다. 따라서, 제안된 커패시터(100)를 회로기판(20)의 패드 구조에 실장하면, 제2 커패시터부(CR2)의 ESR을 제1 커패시터부(CR1)과 유사하게 만드는 것과 실질적으로 동일한 효과를 얻을 수 있어서 적층형 칩 커패시터의 ESR을 조절할 수 있게 된다. 후술하는 바와 같이, 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')과, 상기 제1 커패시터부의 등가직렬저항(R1)이 서로 같거나 실질적으로 동일하다는 것(R1=R2')은 광대역 주파수에서 플랫한(flat) 임피던스 특성을 얻는 데에 필요한 조건들 중 하나가 될 수 있다.

도 5는 회로기판(20) 상에 커패시터(100)가 실장된 도 4의 회로기판 장치(20, 100)에 있어서, 제1 커패시터부(도 5(a)), 제2 커패시터부(도 5(b)) 및 적층형 칩 커패시터(도 5(c))의 등가 회로도이다. 도 5(a) 및 도 5(b)에 도시된 바와 같이, 커패시터(100) 내의 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시될 수 있고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시될 수 있다. 전술한 바와 같이, C1＜C2, R1＞R2이다.

연결 도체 라인(141, 142)을 통해 제1 및 제2 커패시터부(CR1, CR2)가 상호 병렬 연결되고 외부 회로 단자는 제1 커패시터(CR1)에 접속되므로, 도 5(c)에 도시된 바와 같이, 제1 및 제2 연결 도체 라인(141, 142)의 저항들(Rc)과 인덕턴스들(Lc)이 제2 커패시터부(CR2)의 저항(R2) 및 인덕턴스(L2)에 직접 직렬로 부가되고, 그 직렬 회로부(141-CR2-142)는 제1 커패시터부(CR1)의 등가회로부(C1-L1-R1)와 병렬로 연결된다. 도 5(c)에는 제1 연결 도체 라인(141)과 제2 연결 도체 라인(142)이 서로 동일한 저항(Rc)과 인덕턴스(Lc)를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 각 연결 도체 라인(141, 142)의 저항이나 인덕턴스가 서로 다를 수도 있다.

도5(c)의 등가회로는, 도 6과 같이 더 간단히 나타낼 수 있다(R2'-L2'-C2' 회로부와 R1-L1-C1 회로부의 병렬 연결). 도 6에서, L2' 및 R2'는 연결 도체 라인(141, 142)과 제2 커패시터부(CR2)의 합성 인덕턴스 및 합성 저항으로서 아래의 수학식 1과 같다.

L2' = L2 + 2Lc, R2' = R2 + 2Rc

따라서, 연결 도체 라인(141, 142)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 된다. 이로써, 커패시터 전체의 ESR을 용이하게 조절 또는 증가시킬 수 있다.

또한, 상기 제1 커패시터부의 등가직렬저항(R1) 및 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')는, 0.7(R1)≤R2'≤1.3(R1)를 만족한다. 이로써, 적층형 칩 커패시터 전체의 ESR을 높이고, 광대역 주파수 범위(R2'-L2'-C2' 회로부의 공진 주파수(SRF2')로부터 R1-L1-C1 회로부의 공진 주파수(SRF1)까지의 주파수 범위를 포함)에서 임피던스 편차를 줄일 수 있다.

일정한 임피던스 크기를 유지하기 위해, 바람직하게는 상기 제1 커패시터부의 등가직렬저항(R1)과, 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')를 실질적으로 동일하게 조절한다. 이 경우, 제1 커패시터부(CR1)의 공진주파수에 대응하는 임피던스값의 크기는, 제2 커패시터부(CR2)와 연결 도체 라인의 합성 회로부의 공진주파수에 대응하는 임피던스값 크기와 거의 동등하게 된다. 이에 따라, 제2 커패시터부(CR2)와 연결 도체 라인의 합성 회로부의 공진주파수로부터 제1 커패시터부(CR1)의 공진주파수에 이르기까지 비교적 넓은 범위에서 커패시터 전체의 임피던스는 급격한 변화가 억제되면서 비교적 일정하게 유지된다.

상술한 R1과 R2' 간의 관계(0.7(R1)≤R2'≤1.3(R1), 또는 R1과 R2'가 실질적으로 동일함)는 본 실시형태뿐만 아니라 후술하는 다른 실시형태(도 9a~36, 39~41 참조)에서도 동일하게 적용될 수 있다.

특히, 본 실시형태에서는, 광대역의 주파수 범위에서 플랫한 임피던스 특성 을 얻기 위해, 제1 커패시터부(CR1)의 등가직렬저항(R1)은 상기 합성 저항(R2': 연결도체 라인과 제2 커패시터부의 합성 저항)와 같고, 또한 L2'/C1의 제곱근과 같게 하여 아래의 수학식 2를 만족한다.

위 수학식 2는, 도 6의 병렬 회로에 있어서, R2'-L2'-C2' 회로부의 공진 주파수로부터 R1-L1-C1 회로부의 공진 주파수까지의 주파수 영역에서 도 6의 병렬 회로가 일정한 임피던스를 갖는다는 조건으로부터 얻을 수 있다.

보다 구체적으로 설명하면, R2'-L2'-C2' 회로부의 공진 주파수(SRF2')로부터 R1-L1-C1 회로부의 공진 주파수(SRF1)까지의 주파수 범위에서는, R1-L1-C1 회로부를 R1-C1으로 근사시킬 수 있고(즉, SRF1 이하의 주파수에서 L1 소거 또는 무시), R2'-L2'-C2' 회로부를 R2'-L2'로 근사시킬 수 있다(즉, SRF2' 이상의 주파수에서 C2' 소거 또는 무시). 따라서, SRF2'~SRF1의 주파수 범위에서, R1-L1-C1 회로부의 임피던스(Z1)는 Z1 = R1 + j(1/ωC1)으로 근사시킬 수 있고, R2'-L2'-C2' 회로부의 임피던스(Z2')는 Z2' = R2' + jωL1으로 근사시킬 수 있다(여기서 ω는 주파수를 나타냄). 이 경우, R1-C1의 임피던스(Z1)와 R2'-L2'의 임피던스(Z2')는 서로 병렬 연결되므로, Z1과 Z2의 합성 임피던스(Z)는 1/Z = 1/Z1 + 1/Z2' 에서 아래와 같은 수학식 3과 같이 표현될 수 있다.

SRF2'~SRF1의 광대역 주파수 범위에서 전체 임피던스(Z)가 플랫한(flat) 특성을 나타내기 위해서는, 각 공진 주파수(SRF1, SRF2')에서의 임피던스(공진 주파수에서의 임피던스는 허수항이 소거되므로 저항 R1, R2'만으로 표시됨)가 서로 같고, SRF1와 SRF2 사이의 주파수에서 임피던스가 각 공진 주파수에서의 임피던스와 같아야 하므로, SRF2'≤ω≤SRF1 에서 R1 = R2' = Z이 된다.

따라서, 상기 수학식 3에 R1 = R2' = R (R1 및 R2'를 하나의 문자 R로 표시함)을 적용하면 아래의 수학식 4가 얻어진다.

SRF2'≤ω≤SRF1 에서 Z = R을 만족하는 조건으로부터 수학식 4의 우변의 분 자는 0 이어야 하므로,

이 되어 상술한 수학식 2를 얻게 된다. 결국, 조건

을 만족함으로써, 광대역의 주파수 범위(특히, 기존의 주파수-임피던스 특성 곡선에서 밸리(valley) 형태로 표시되는 주파수 영역을 포함한 주파수 범위)에서 플랫한 임피던스 특성을 얻게 되고(도 37 및 38 참조), 이로써 안정적인 MPU 전력 분배망을 구현할 수 있다.

전술한 바와 같이, 커패시터 전체의 정전용량은 주로 제2 커패시터부에 의해 확보되므로, 제2 커패시터부(CR2)는 제1 커패시터부(CR1)보다 더 많은 내부전극 적층수를 갖고 이에 따라 제2 커패시터부(CR2) 자체의 ESR(R2)은 제1 커패시터부(CR2)의 ESR(R1)보다 작다. 이러한 ESR의 차이는 커패시터의 임피던스를 일정하게 유지하지 못하게 하는 요인이 된다(특히, 각 공진 주파수 근방 영역에서 뾰족한 밸리 영역이 발생함). 그러나, 연결 도체 라인(141, 142)의 저항(2Rc)의 직렬적 부가에 의해 실질적으로 제2 커패시터부(CR2)의 ESR의 증대와 같은 효과를 얻음으로써, 커패시터 전체의 ESR은 증가하고 두 회로부의 ESR(R1과 R2')의 차이는 감소된다. 또한 상술한

조건을 만족함으로써, 광대역의 주파수 범위에서 플랫한 임피던스 특성을 구현하게 된다.

수학식 1에 나타난 바와 같이 연결 도체 라인(141, 142)으로 인해 제2 커패시터부(CR2)의 ESL에 인덕턴스(2Lc)가 부가되지만, 이러한 제2 커패시터부(CR2)의 ESL의 실질적 증가와 상관없이 고주파 대역에서의 적층형 칩 커패시터 전체의 ESL 및 임피던스는 제1 커패시터부(CR1)의 ESL에 의해 주로 영향을 받게 된다. 이는, 고주파 대역에서는 임피던스가 주로 인덕턴스에 의해 지배받으며 제1 커패시터부(CR1)가 실장면에 인접하게 배치되어 고주파 대역에서 전류가 주로 제1 커패시터부(CR1)를 통해 짧은 경로로 전류 루프를 형성하기 때문이다. 결국, 본 실시형태에 따르면, 조절가능하면서도 높은 ESR을 용이하게 구현하고 광대역의 주파수 범위에서 플랫한 임피던스 특성을 나타낼 뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 비교적 낮은 값을 유지할 수 있다(도 37 및 38 참조).

연결 도체 라인(141, 142)에 의해 제2 커패시터부(CR2)에 부가되는 직렬 저항(2Rc)과 인덕턴스(2Lc)는, 연결 도체 라인의 적절한 재질 선택에 의한 도전율 조절에 의해, 혹은 연결 도체 라인의 길이, 폭 또는 두께의 조절에 의해 조절될 수 있다. 연결 도체 라인(141, 142)의 재료로는 루테늄 옥사이드(ruthenium oxide) 또는 텅스텐(tungsten) 등이 사용될 수 있다. 특히, 상술한

조건을 만족하기 위해서는 2Rc = R1 - R2 인 연결 도체 라인의 저항이 필요하다. 이러한 연결 도체 라인은 스퍼터링 등이 박막 공정 또는 후막 공정을 통해 형성될 수 있다.

연결 도체 라인(141, 142)의 형성은 사용하는 재료의 소성 온도에 따라 칩 커패시터의 소성 전 또는 소성 후에 모두 가능하다. 연결 도체 라인의 소성 온도가 비교적 높아 칩 커패시터와 유사할 경우 라인 형성 후에 칩 커패시터와 동시에 소성할 수 있으며, 연결 도체 라인의 소성 온도가 칩 커패시터의 소성 온도에 비해 낮은 경우에는 칩 커패시터의 소성 완료후 라인을 형성하고 연결 도체 라인을 소성하면 된다.

도 7은 도 4에 도시된 회로기판의 개략적 평면도이고, 도 8은 도 4의 회로기판 장치를 TT' 라인(도 7)을 따라 자른 단면도이다. 도 7 및 8을 참조하면, 회로기판(20) 상에는 실장 패드(31, 32)가 배치되고, 회로기판(20) 내에는 외부 회로(예컨대, 디커플링 커패시터에 전원 전압을 인가하기 위한 회로)의 일부로서 비아들(41, 42)이 형성되어 있다. 이 비아들(41, 42)은 제1 커패시터부에 연결되는 제1 및 제2 패드(31, 32)에 직접 접속된다. 제1 패드(31)는 비아(41)를 통해 제1 도전체 패턴(예컨대, 전원 전극 패턴; 61)에 연결되고, 제2 패드(32)는 비아(42)를 통해 제2 도전체 패턴(예컨대, 접지 전극 패턴; 62)에 연결될 수 있다.

상술한 바와 같이, 커패시터 본체의 양쪽 단측면에 배치된 제1 및 제2 외부 전극(131, 132)이 회로기판(20)의 제1 및 제2 패드(31, 32)에 접속된다. 따라서, 본 실시형태에 따르면, 기존의 2단자 커패시터용 회로기판(커패시터 실장을 위한 2 개의 실장 패드를 구비함)을 그대로 사용할 수 있다. 이러한 회로기판의 호환 가능성(compatibility)은 회로기판 장치의 전체 제조 비용을 저감시키는 장점을 제공한다.

도 8에 도시된 바와 같이, 제1 패드(31)에 접속되는 비아(41)는 제2 패드(32)에 인접하게 배치되고, 제2 패드(32)에 접속되는 비아(42)는 제1 패드(31)에 인접하게 배치되어 있다. 이종 극성의 비아(41, 42)들이 상호 인접할수록 제1 및 제2 패드(31, 32)를 통해 제1 커패시터부에 흐르는 전류 루프(CL)의 크기가 줄어들고 이에 따라 전류 루프에 의한 인덕턴스가 감소된다. 만약 도 8에서 점선으로 표시된 바와 같이 이종 극성의 비아(41', 42')를 상호 멀리 배치하게 되면, 그 만큼 전류 루프의 크기는 커지고 그 전류 루프에 의한 인덕턴스는 증가하게 된다.

또한 제1 및 제2 패드(31, 32) 각각에는 2개 이상의 비아(도 7에서는 제1 및 제2 패드 각각에 접속된 3개의 비아가 도시됨)가 접속되는 것이 바람직하다. 이는, 2개 이상의 비아를 형성함으로써 전류 루프에 의한 인덕턴스를 병렬로 연결시킬 수 있고 이에 따라 전체적인 인덕턴스가 더 줄어들기 때문이다.

상술한 수학식 2을 참조하면, 적층형 칩 커패시터가 점차적으로 높은 ESR을 가지면서 광대역 주파수에서 플랫한 임피던스 특성을 유지하기 위해서는 연결 도체 라인(141, 142)의 인덕턴스도 점차적으로 증가하여야 한다. 즉, 광대역에서의 플랫 한 임피던스 조건

에서, 커패시터 전체의 ESR의 증가는 R1의 증가를 가져오고, L2'도 증가될 필요가 있다. 이는 재료의 변경이 없을 경우 연결 도체 라인(141, 142)의 길이가 계속 증가되어야 함을 의미하나, 대폭적으로 증가된 ESR을 얻고자 할 경우 커패시터 본체에는(또는 커패시터 본체 내부에는) 높은 인덕턴스를 갖는(특히, 매우 큰 길이를 갖는) 연결 도체 라인을 구현할 공간이 부족할 수 있다.

예를 들어, 각 연결 도체 라인(141, 142)이 약 1nH의 인덕턴스를 가질 경우, 커패시터(100)는 100 mΩ의 ESR을 가지면서 광대역 주파수 범위에서 플랫한 임피던스 특성을 얻을 수 있다. 그러나, 커패시터(100)가 900 mΩ의 대폭적으로 증가된 ESR을 가지면서 플랫한 임피던스 특성을 구현가기 위해서는 각 연결 도체 라인이 약 10 nH의 인덕턴스를 가져야 하나 커패시터 본체에 비교적 용이하게 구현 가능한 각 연결 도체 라인의 인덕턴스는 예컨대, 최대 1 nH 정도로 10 nH의 인덕턴스는 구현하기가 상대적으로 어렵다.

조건에서, 광대역 주파수 범위에서 플랫한 임피던스 특성을 나타내면서도 높은 ESR을 용이하게 구현하기 위해, 제1 커패시터부(CR1)의 커패시턴스(C1)를 감소시킬 수 있다. 즉, 제1 커패시터부(CR1)의 커패시턴스(C1)를 고정시킨 상태에서 연결 도체 라인의 인덕턴스(Lc)를 증가시키는 대신에 제1 커패시터부(CR1)의 커패시턴스(C1)을 감소시킴으로써, 높은 ESR(예컨대, 100 mΩ을 넘는 ESR)을 가지면서 광대역 주파수에서 플랫한 임피던스 특성을 유지하는 데에 필요한 연결 도체 라인의 임피던스 값을 줄일 수 있게 된다.

제1 커패시터(CR1)의 커패시턴스(C1)을 낮추는 방안들로서, 도 9a, 10, 또는 11에 도시된 내부 전극 구조를 사용할 수 있다. 도 9a, 10 또는 11의 내부 전극 구조를 갖는 커패시터는 도 1의 커패시터 외형과 도 2의 내부 적층 구조를 가질 수 있다.

도 9a는 본 발명의 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 평면도이다. 도 9a의 커패시터는 도 1~3의 커패시터에서의 내부 전극(121, 122)을 제1 및 제2 내부 전극(121', 122')으로 대체한 것과 같다.

도 9a를 참조하면, 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(121', 122')의 길이(장변 방향의 길이)가 상대적으로 감소되어 있다. 이와 같이 제1 및 제2 내부 전극(121', 122')의 길이를 제3 및 제4 내부 전극(123, 124)의 길이보다 작게 함으로써, 제1 내부 전극(121')과 제2 내부 전극(122')의 오버랩(overlap) 면적은 작아지고 이로써 제1 커패시터부(CR1)의 커패시턴스(C1)가 줄어든다. 따라서,

조건의 만족에 의해 광대역 주파수에서 플랫한 임피던스 특성을 유지하는 데에 필요한 연결 도체 라인의 임피던스 값을 줄일 수 있게 된다. 결국, 연결 도체 라인(141, 142)의 과도한 길이 연장 없이도, 높은 ESR 특성과 광대역에서의 플랫한 임피던스 특성을 용이하게 구현할 수 있게 된다.

도 9b는 상술한 도 9a의 내부 전극들이 적층된 상태에서 제1 커패시터부(CR1)와 제2 커패시터부(CR2)에서의 인접한 이종극성의 내부 전극의 오버랩 영역(빗금친 부분)을 나타낸 도면이다. 도 9b에 도시된 바와 같이, 제1 및 제2 내부 전극(121', 122')의 길이를 감소시킴으로써, 서로 다른 극성을 갖는 제1 내부 전극(121')과 제2 내부 전극(122')의 오버랩 영역(OL1) 면적은 줄어들고 이에 따라 제1 커패시터부(CR1)의 커패시턴스는 감소된다. 제1 및 제2 내부 전극(121', 122')의 오버랩 영역(OL1)의 면적은 제3 및 제4 내부 전극(123, 124)의 오버랩 영역(OL2)의 면적보다 더 작다. 이러한 제1 커패시터부(CR1)의 커패시턴스 감소는, 전술한 바와 같이 높은 ESR과 함께 플랫한 임피던스 특성을 용이하게 구현하는 데에 기여한다. 도 9b에서 도면부호 121'a, 122'a는 각각 제1 및 제2 내부 전극(121', 122')의 리드를 나타낸다.

도 10은 제1 커패시터부(CR1)의 커패시턴스를 저감시킬 수 있는 다른 내부 전극 구조를 나타낸다. 도 10에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(121v, 122v)에 개구부 또는 보이드(121b, 122b)를 형성함으로써, 제1 및 제2 내부 전극(121v, 122v)의 오버랩 면적을 줄일 수 있고, 이에 따라 제1 커패시터부(CR1)의 커패시턴스를 줄일 수 있다. 도 10에서 도면부호 121va, 122va는 각각 제1 및 제2 내부 전극(121v, 122v)의 리드를 나타낸다.

도 11은 제1 커패시터부(CR1)의 커패시턴스를 저감시킬 수 있는 또 다른 내부 전극 구조를 나타낸다. 도 11에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(121w, 122w)의 폭(단변 방향의 폭)을 줄임으로써, 제1 및 제2 내부 전극(121w, 122w)의 오버랩 면적을 줄일 수 있고, 이에 따라 제1 커패시터부(CR1)의 커패시턴스를 줄일 수 있다. 도 11에서 도면부호 121wa, 122wa는 각각 제1 및 제2 내부 전극(121w, 122w)의 리드를 나타낸다. 제1 커패시터부(CR1)의 커패시턴스를 저감시키는 또 다른 방안으로서, 서로 대향하는 제1 및 제2 내부 전극 사이의 유전체층의 두께를 서로 대향하는 제3 및 제4 내부 전극 사이의 유전체 층의 두께보다 더 크게 할 수도 있다.

상술한 바와 같이 제1 커패시터부(CR1)의 커패시턴스를 줄이더라도, 적층형 칩 커패시터 전체의 정전용량을 확보하는 것이 실질적으로 방해되지는 않는다. 이는, 전술한 바와 같이, 적층형 칩 커패시터 전체의 정전용량은 제2 커패시터부(CR1)에 의해 주로 확보되기 때문이다.

도 12는 도 4의 회로기판 장치의 변형례를 나타낸 사시도이다. 도 12의 회로기판 장치는 상술한 커패시터(100)를 실장하기 위해서 도 7의 회로기판(20) 대신에 도 13의 회로기판(21)을 사용한다. 도 12 및 13을 참조하면, 회로기판(21)은 커패시터 실장 영역에서 제1 및 제2 패드(31, 32)에 더하여 제3 및 제4 패드(33, 34)를 더 포함한다. 제3 및 제4 패드(33, 34)는 커패시터(100)의 제3 및 제4 외부 전극(133, 134)에 각각 접속될 수 있다. 그러나, 제1 및 제2 패드(31, 32)와 달리, 제3 및 제4 패드(33, 34)는 외부회로(예컨대, 비아)와 직접 연결되지 않고, 전기적으로 플로팅된 상태로 있다. 따라서, 적층형 칩 커패시터(100)의 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 패드(31, 32)를 통해 외부 회로, 예컨대, 비아(41, 42)와 직접 연결되지만, 제3 및 제4 외부 전극(133, 134)은 일종의 플로팅된 전극으로서 제1 및 제2 연결 도체 라인(141, 142)을 통하여 외부 회로와 연결된다.

다른 대안으로서, 커패시터(100)의 실장을 위해, 제1 및 제2 패드(31, 32)에 더하여 제3 패드(33) 또는 제4 패드(34) 중 어느 하나만을 더 포함하는 회로기판을 사용할 수도 있다.

도 14은 도 1의 커패시터의 변형례를 나타내는 사시도이고, 도 15는 도 14의 커패시터의 단면도이다. 도 14의 커패시터(100')는 상하 대칭적인 내부 및 외부 구조를 갖는다.

도 14 및 15을 참조하면, 커패시터(100')는 제1 및 제2 연결 도체 라인(141, 142)이 커패시터 본체(110)의 상면 및 하면에 형성되어 있을 뿐만 아니라, 그 내부 및 외부 구조에서도 상하 대칭성을 갖는다. 도 15에 도시된 바와 같이, 제1 커패시터부(CR1)는 적층방향(Z축 방향)의 양단(즉, 상부 및 하부)에 배치되어, 편의상 하부(CR1a)와 상부(CR1b)로 구분될 수 있다. 제2 커패시터부(CR2)는 제1 커패시터부의 하부(CR1a)와 상부(CR1b) 사이에 배치되어 있다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 전극(131~134) 및 연결 도체 라인(141, 142)을 통해 서로 병렬 연결되어진다.

커패시터(100')는 제1 커패시터부의 상부 및 하부(CR1a, CR1b)가 상호 대칭적으로 배치되고, 상면 및 하면의 연결 전극 라인(141, 142)가 상호 대칭적으로 배치됨으로써, 커패시터 전체의 상하 대칭성을 확보할 수 있다. 이러한 상하 대칭성에 의해, 커패시터 실장시 커패시터의 상하에 관한 방향성이 사라지게 되고, 이에 따라 상하 구별 없이 커패시터를 실장할 수 있는 실장의 편의성을 도모할 수 있다. 도 14의 실시형태에서도, 각 커패시터부(CR1, CR2)와 연결 도체 라인(141, 142)간 연결 관계는 도 6과 같이 표시될 수 있으며, 커패시터 실장을 위해 도 7 또는 13의 회로기판이 사용될 수 있다. 따라서, 본 실시형태에서도 연결 도체 라인을 통한 제2 커패시터부(CR2)로의 저항의 직렬적 부가 효과를 얻을 수 있음은 명확하며,

조건을 만족함으로써 광대역 주파수에서 플랫한 임피던스 특성을 얻을 수 있다.

도 16은 도 1의 적층형 칩 커패시터의 다른 변형례를 나타내는 사시도이고, 도 17 및 18은 도 16의 커패시터를 실장하기 위한 회로기판의 예들을 나타내는 평면도이고, 도 19는 회로기판에 실장된 도 16의 적층형 칩 커패시터의 등가회로도이다. 도 16의 커패시터(100'')은 제1 및 제3 외부 전극(131, 133)이 연결 도체 라인(141)에 의해 서로 연결되어 있으나, 제2 및 제4 외부 전극(132, 133)은 연결 도체 라인에 의해 서로 연결되어 있지 않다. 즉, 커패시터(100'')는 도 1의 커패시터(100)에서 제2 연결 도체 라인(142)이 생략된 것과 마찬가지이다. 커패시터(100'')의 본체 내부의 구조는 도 2의 실시형태와 같은 상하 비대칭 구조와 동일할 수 있다. 이와 달리, 연결 도체 라인(141)을 커패시터 본체(110)의 하면에도 추가 형성하고 커패시터 본체 내부를 도 15의 실시형태와 같은 상하 대칭 구조로 만들 수도 있다.

이러한 커패시터(100'')를 실장하기 위한 회로기판으로 도 17과 같은 회로기판을 이용할 수 있다. 도 17에 도시된 바와 같이, 회로기판(22)은, 제1 및 제2 외부 전극(131, 132)에 각각 접속되는 제1 및 제2 패드(31, 32)뿐만 아니라, 제4 외부 전극(133)에 접속되는 패드(34)를 더 구비한다. 또한 이 패드들(31, 32, 34)에는 비아(41, 42, 44)와 같은 외부 회로가 직접 접속된다.

상술한 바와 같이 패드(31, 32, 34)에 외부 회로(비아)를 접속시킴으로써, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 패드(31, 32)를 통해 외부 회로와 직접 연결되고, 제4 외부 전극(134)은 패드(34)를 통해 외부 회로와 직접 연결된다. 이에 반하여, 제3 외부 전극(133)은 연결 도체 라인(141)을 통하여 외부 회로와 연결되어진다.

도 18에 도시된 바와 같이, 도 16의 커패시터(100'')를 실장시키기 위해, 플로팅된 추가적인 패드(33)를 구비한 회로기판(23)을 사용할 수도 있다. 도 18을 참조하면, 제1, 2, 4 외부 전극(131, 132, 134)에 각각 접속되는 제1, 2, 4 패드(31, 32, 34)에 더하여 제3 패드(33)가 더 형성되어 있다. 이 제3 패드(33)은 외부 회로(예컨대, 비아)에 직접 연결되지 않고, 제3 외부 전극(133)과 연결 도체 라인(141)을 통해 외부 회로에 연결된다.

도 19를 참조하면, 회로기판(22 또는 23)에 실장된 커패시터(100'')에 있어서, 연결 도체 라인(141)에 의한 저항(Rc)은 제2 커패시터부(CR2)에 직렬로 부가되고(단, 수학식 1은 L2' = L2 + Lc, R2' = R2 + Rc 로 변형) , 상호 직렬 연결된 연결 도체 라인과 제2 커패시터부(CR2)는 제1 커패시터부(CR1)와 병렬 연결된다. 또한, 제1, 2, 4 패드(31, 32, 34)에 외부 회로를 직접 접속시킴으로써, 제1 커패시터부(CR1)의 양단 뿐만 아니라 제2 커패시터부(CR2)의 일단도 외부 회로로 인출된다.

도 20 내지 22는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 사시도, 단면도 및 내부 전극 구조를 나타낸 평면도이다.

전술한 실시형태와 달리, 도 20 내지 22의 커패시터(200)에서는, 커패시터 본체(210)의 하단에 배치된 제1 커패시터부(CR1)의 제1 및 제2 외부 전극(231, 232)은 커패시터 본체(210)의 양쪽 장측면(longer side face) 상에 형성되고, 제1 커패시터부(CR1)의 상부에 배치된 제2 커패시터부(CR2)의 제3 및 제4 외부 전극(233, 234)은 커패시터 본체(210)의 양쪽 단측면(shorter side face) 상에 형성된다. 본 실시형태의 경우에도, 제1 및 제2 커패시터부(CR1, CR2)의 커패시턴스(C1, C2)와 ESR(R1, R2) 사이에는 C1＜C2, R1＞R2이 성립하며,

의 조건을 만족한다.

도 20 및 22에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(221, 222)은 리드(221a, 222a)를 통해 제1 및 제2 외부 전극(231, 232)에 연결되고, 제2 커패시터부(CR2)의 제3 및 제4 내부 전극(223, 224)은 리드(223a, 224a)를 통해 제3 및 제4 외부 전극(233, 234)에 연결된다. 본 실시형태에서도, 리드(221a~224a) 폭의 조절을 통해 해당 커패시터부의 ESR을 조정할 수 있고, 필요한 경우 리드 폭을 내부 전극 메인부의 장변 혹은 단변 전체 길이로 확장될 수 있다. 도면부호 211은 유전체층을 나타낸다.

도 20에 도시된 바와 같이, 제1 및 제2 외부 전극(231, 232) 간 거리가 제3 및 제4 외부 전극(233, 234) 간 거리보다 짧기 때문에, 제1 및 제2 내부 전극(121, 122) 내에서의 전류 경로의 길이는 제3 및 제4 내부 전극(123, 124) 내에서의 전류 경로의 길이보다 짧다. 따라서, 제1 커패시터부(CR1)는 고주파에서 ESL을 낮추는 데에 기여하도록 제2 커패시터부(CR2)보다 더 낮은 ESL을 가질 수 있다(L1＜L2). 제2 커패시터부(CR2)의 ESL보다 더 낮은 ESL을 갖는 제1 커패시터부(CR1)를 회로기판 실장면에 인접하게 배치함으로써, 전류 루프에 의한 전류 경로가 더 짧아지게 되고 커패시터 전체의 ESL(특히, 고주파 영역에서)은 더욱 더 낮아진다. 결국, 광대역 주파수에서 플랫한 임피던스 특성(그리고, 높은 ESR 특성)의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 더욱 낮은 값을 유지하게 된다. 저 ESL 구현에 유리한 본 실시형태는 특히 MPU 패키지용 디커플링 커패시터로 효과적으로 사용될 수 있다.

도 20의 커패시터(200)는, 보다 더 높은 ESR을 용이하게 구현하기 위해, 도 23, 24 또는 25의 내부 전극 구조를 사용할 수도 있다. 즉, 도 23에 도시된 바와 같이 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(221', 222')의 폭을 감소시키거나(제1 및 제2 내부 전극(221', 222')의 폭은 제3 및 제4 내부 전극(223, 224)의 폭보다 작음), 도 24에 도시된 바와 같이 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(221v, 222v)에 개구부(221b, 222b)를 형성하거나, 도 25에 도시된 바와 같이 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(221w, 222w)의 길이를 감소시킬 수 있다(제1 및 제2 내부 전극(221w, 222w)의 길이는 제3 및 제4 내부 전극의 길이보다 작음). 상술한 바와 같이, 제1 커패시터부(CR1)에서의 서로 인접한 이종 극성 내부 전극의 오버랩 면적의 감소는 제1 커패시터부(CR1)의 커패시턴스(C1)의 감소를 가져오고, 이로써 높은 ESR을 구현하면서

의 조건을 만족시키기가 용이하게 된다. 서로 인접한 제1 및 제2 내부 전극 사이의 유전체층의 두께를 증가시킴으로써 제1 커패시터부(CR1)의 커패시턴스(C1)를 감소시킬 수도 있다. 도 23 내지 도 25에서, 도면부호 221'a, 222'a, 221va, 222va, 221wa, 222wa는 리드를 나타낸다.

도 26은 도 20의 커패시터(200)가 실장되는 회로기판의 일례를 나타낸 것이다. 도 26을 참조하면, 회로기판(25)은 제1 및 제2 외부 전극(231, 232)이 접속되는 제1 및 제2 패드(71, 72)를 구비하고, 이 패드(71, 72)에 외부 회로(여기서는 비아(81, 82))가 각각 접속된다. 이에 따라, 도 6에 도시된 바와 같은 등가회로를 얻을 수 있고, 연결 도체 라인(241, 242)에 의한 제2 커패시터부(CR2)로의 저항의 직렬적 부가 또는 제2 커패시터부(CR2)의 실질적 저항 조절의 효과를 얻을 수 있다(수학식 1 참조).

커패시터(200)를 실장하기 위해, 도 26의 회로기판(25) 대신에 도 27의 회로기판(26)을 사용할 수도 있다. 외부회로와 직접 연결되지 않은 플로팅된 부가적인 패드(73, 74)는 제3 및 제4 외부 전극(233, 234)에 접속될 수 있다.

도 28은 도 20의 커패시터의 변형례를 나타낸 사시도이고, 도 29는 도 28의 커패시터의 단면도이다. 도 28 및 29의 커패시터(200')는, 도 20의 커패시터의 내외부 구조를 상하 대칭적으로 만든 것에 해당한다. 즉, 도 28 및 29에 도시된 바와 같이, 본체 외부에서는 상하면에 각각 연결 도체 라인(241, 242)을 형성하고, 본체(210) 내부에서는 상단 및 하단에 제1 커패시터부(CR1: CR1a, CR1b)을 배치하고, 제1 커패시터부(CR1)의 사이에 제2 커패시터부(CR2)를 배치한 것이다. 각 커패시터부(CR1, CR2)의 내부 전극 구조는 도 22 내지 25에서 설명한 바와 같다.

도 30은 도 20의 커패시터의 다른 변형례를 나타낸 사시도이고, 도 31 및 32는 도 30의 커패시터가 실장되는 회로기판의 예들을 나타낸 평면도이다.

도 30의 커패시터(200'')는 도 20의 커패시터(200)에서 제2 연결 도체 라인(242)을 생략한 것에 해당한다. 이와 같이 제1 외부 전극(231)과 제3 외부 전극(232)은 연결 도체 라인(241)를 통해 서로 연결되나, 제2 외부 전극(233)과 제4 외부 전극(234)은 연결 도체 라인에 의해 연결되지 않을 수 있다. 이 경우, 도 31에 도시된 바와 같이, 커패시터(200'')를 실장하기 위해, 제1, 2 및 4 외부 전극에 각각 접속되는 패드(71, 72, 74)를 구비하는 회로기판(27)이 사용될 수 있다. 각 패드(71, 72, 74)에는 비아(81, 82, 84)와 같은 외부 회로가 직접 접속될 수 있다.

이와 달리, 커패시터(200'')를 실장하기 위해, 도 32에 도시된 바와 같이, 플로팅된 부가적인 패드(73)를 더 설치할 수도 있다. 그러나 이 패드(73)에는 비아가 직접 접속되지 않는다. 이러한 회로기판(27 또는 28)을 사용함으로써, 제1, 2, 4 패드(71, 72, 74)(따라서, 제1, 2, 4 외부 전극(231, 232, 234))은 비아와 같은 외부회로와 직접 연결되나 제3 패드(73)(따라서, 제3 외부 전극(233))은 연결 도체 라인(241)을 통해 외부회로와 연결된다.

도 30의 커패시터(200'')는 하면에 연결 도체 라인(241)을 추가 설치하고, 그 내부 구조를 도 29와 같이 만듦으로써 내외부 구조에 있어서 상하 대칭 구조로 제조할 수도 있다.

도 33은 또 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이고, 도 34는 도 33의 커패시터를 XX'라인을 따라 자른 단면도이고, 도 35는 그 내부 전극 구조의 일례를 나타낸 평면도이다.

도 33 내지 35의 커패시터(300)에서는, 제1 및 제2 외부 전극(331, 332)이 커패시터 본체(310)의 장측면 길이의 대부분에 걸쳐 형성되어 장측면을 덮고 있고, 제3 및 제4 외부 전극(333, 334)은 커패시터 본체(310)의 단측면의 일부 폭만큼만 덮고 있다. 그 내부 구조에 있어서는, 도 34 및 35에 도시된 바와 같이, 하부의 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(321, 322)은 리드(321a, 322a)를 통해 제1 및 제2 외부 전극(331, 332)에 접촉 연결된다. 상부의 제2 커패시터부(CR2)의 제3 및 제4 내부 전극(323, 324)은 리드(333a, 334a)를 통해 제3 및 제4 외부 전극(333, 334)에 각각 접촉 연결된다.

도 33 내지 35의 실시형태에서는, 제1 및 제2 외부 전극(331, 332)을 장측면에 배치하고 제1 및 제2 내부 전극의 리드(321a, 321b) 폭을 장측면의 길이 대부분에 걸쳐 길게 연장되어 있기 때문에, 특히 제1 커패시터부(CR1)의 ESL이 매우 낮게 된다. 회로 기판의 실장면에 인접 배치되는 제1 커패시터부(CR1)의 낮은 ESL은 칩 커패시터 전체의 ESL를 더욱 저감시키는데 기여한다. 필요한 경우, 제1 및 제2 내부 전극의 리드(321a, 322a)의 폭은 제1 및 제2 내부 전극(321, 322)의 메인부의 장측변 전체 길이로 확장될 수 있다. 도 35에서는 제1 및 제2 내부 전극(321, 322)는 감소된 폭을 갖고 있으나, 본 발명이 이에 한정되는 것은 아니고, 예컨대, 제3 및 제4 내부 전극(323, 324)과 동일한 폭을 갖거나, 감소된 길이를 갖거나, 개구부가 형성될 수도 있다.

도 33의 커패시터(300)를 실장하기 위해서, 도 36에 도시된 바와 같은 회로기판(29)을 사용할 수 있다. 제1 및 제2 외부 전극(331, 332)에 각각 접속되는 제1 및 제2 패드(701, 702)에는 외부 회로로서 비아(801, 802)가 접속되어 있다. 부가적으로 플로팅된 제3 및 제4 패드(703, 704) 중 적어도 하나를 더 설치하여 사용할 수도 있다(점선 참조).

도 33의 실시형태도, 연결 도체 라인(341)을 하면에 부가 설치하고 그 내부 구조를 상하 대칭적인 구조로 만듦으로써, 상하 대칭인 내외부 구조로 변경될 수 있음은 명확하다.

(실시예)

실시예1

도 37은 실시예1 및 종래예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 비교하여 나타낸 그래프이다. 실시예1 커패시터의 임피던스 곡선(실선)은 도 1 내지 도 7의 실시형태에 따른 커패시터 및 회로기판 장치를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 실시예1 샘플은, 10㎌ 용량의 4단자 1608 사이즈(1.6mm×0.8mm)의 적층형 칩 커패시터에 해당한다. 실시예1의 커패시터는 약 100 mΩ의 ESR을 가지며, 상술한

조건을 만족한다. 종래예의 주파수 대 임피던스 특성 곡선(점선)은, 종래의 10㎌ 용량의 2단자 1608 사이즈의 커패시터 샘플에 대하 여 측정한 결과이다. 이 종래예 샘플은, 2개의 커패시터부로 나뉘어지지 않고 단지 2개의 외부 전극에 교대로 연결되는 이종 극성 내부 전극들의 반복 적층구조를 갖는다.

도 37에 도시된 바와 같이, 실시예1은 높은 ESR을 나타내면서도 광대역의 주파수 범위에서 플랫한(즉, 실질적으로 상수에 해당하는) 임피던스 특성을 보이는 반면에, 종래예는 공진 주파수 근처에서 매우 낮은 임피던스(즉, 낮은 ESR 특성)을 보이면서 공진 주파수에서 매우 가파른 밸리(valley) 또는 극소점을 나타낸다. 따라서, 실시예1의 임피던스 특성은 종래예에 비하여 현저히 안정적인 전력 분배망을 제공할 수 있음을 알 수 있다.

실시예2

도 38은 실시예2 및 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 비교하여 나타낸 그래프이다. 실시예2 커패시터의 임피던스 곡선(실선)은 도 1 및 2의 커패시터 구조 및 도 7의 회로 기판과 함께 도 9a 내지 11 중 어느 하나의 내부 전극 구조를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 실시예2 샘플은, 10㎌ 용량의 4단자 1608 사이즈(1.6mm×0.8mm)의 적 층형 칩 커패시터에 해당하며, 상술한

조건을 만족한다. 실시예2의 샘플에서 커패시터의 ESR은 900 mΩ으로 매우 높다.

이에 반하여, 비교예의 샘플은 도 1 내지 4 및 7의 구조와 같은 구조를 갖고 그 커패시터의 ESR은 약 900 mΩ으로서 매우 높지만,

조건을 만족하지 못한다. 실제로 900 mΩ의 매우 높은 ESR을 구현하면서

의 조건을 만족하기 위해서는 10nH 이상의 인덕턴스를 갖는 연결 도체 라인이 필요하였다.

도 38에 도시된 바와 같이, 실시예2의 샘플(실선)은 900 mΩ 정도의 매우 높은 ESR을 나타내면서도 광대역의 주파수에서 플랫한 임피던스 특성을 보임에 반하여, 비교예의 샘플(점선)은 광대역에서 플랫한 임피던스 특성을 보이지 못하고, 제2 커패시터부의 임피던스 영역과 제1 커패시터부의 임피던스 영역이 교차하는 주파수에서 골짜기 모양(valley)의 임피던스 특성을 나타내고 있다. 결국, 비교예의 샘플에서는, 연결 도체 라인의 인덕턴스 부족(또는 한계)이 ESR을 높이고 광대역에서 플랫한 임피던스 특성을 구현하는 데에 제약으로 작용한다.

전술한 실시형태들에서는

조건을 만족시키는 연결 도체 라인(141, 142, 241, 242, 341, 342)이 커패시터 본체 외면에 형성되어 있으나, 본 발명이 이에 한정되는 것은 아니다(아래의 실시형태 참조).

도 39 내지 도 41은 다른 실시형태에 따른 커패시터의 외형을 나타낸 사시도, 단면도 및 내부 전극 구조의 평면도이다. 도시된 바와 같이, 커패시터(400)의 본체(110) 측면에 제1 내지 제4 외부 전극(131~134)을 갖는다. 그러나, 연결 도체 라인은 커패시터 본체(110) 상에 배치되어 있지 않고, 본체(110)의 내부에 배치되어 있다. 즉, 도 40 및 41에 도시된 바와 같이, 제1 외부 전극(131)과 제 3 외부 전극(133)을 연결하는 연결 도체 라인(441)과 제2 외부 전극(132)과 제4 외부 전극(134)을 연결하는 연결 도체 라인(442)이 본체(110) 내부에서 유전체층(111) 상에 형성되어 있다. 연결 도체 라인(441, 442)이외의 내부 전극(121~124)과 이들의 연결 관계는 전술한 실시형태와 같다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 도 1의 적층형 칩 커패시터를 XX' 라인을 따라 자른 단면도이다.

도 3는 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 4는 도 1의 커패시터를 회로기판에 실장한 회로기판 장치를 나타낸 사시도이다.

도 5는 도 4의 회로기판 장치에 있어서, 제1 커패시터부(a), 제2 커패시터부(b) 및 회로기판에 실장된 적층형 칩 커패시터(c)의 등가 회로도이다.

도 6은 도 5(c)를 더 간단히 표현한 등가 회로도이다.

도 7은 도 4에 도시된 회로 기판의 개략적 평면도이다.

도 8은 도 4의 회로기판 장치의 단면도이다.

도 9a는 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 평면도이고, 도 9b는 도 9a의 제1 및 제2 커패시터부(CR1, CR2)에서의 인접한 이종극성의 내부 전극의 오버랩 영역을 나타낸 도면이다.

도 10은 또 다른 실시형태에 따른 내부 전극 구조를 나타낸 평면도이다.

도 11은 또 다른 실시형태에 따른 내부 전극 구조를 나타낸 평면도이다.

도 12는 도 4의 회로기판 장치의 변형례를 나타낸 사시도이다.

도 13은 도 12에 도시된 회로기판을 나타낸 평면도이다.

도 14는 도 1의 커패시터의 변형례를 나타낸 사시도이다.

도 15는 도 14의 커패시터의 단면도이다.

도 16은 도 1의 적층형 칩 커패시터의 다른 변형례를 나타내는 사시도이다.

도 17 및 18은 도 16의 커패시터를 실장하기 위한 회로기판의 예들을 나타내는 평면도이다.

도 19는 회로기판에 실장된 도 16의 적층형 칩 커패시터의 등가회로도이다.

도 23 내지 25는 도 22의 변형례를 나타낸 평면도이다.

도 26 및 27은 도 20의 커패시터가 실장되는 회로기판의 예들을 나타낸 평면도이다.

도 28은 도 20의 커패시터의 변형례를 나타낸 사시도이고, 도 29는 도 28의 커패시터의 단면도이다.

도 36은 도 33의 커패시터가 실장되는 회로기판의 예를 나타낸 평면도이다.

도 37은 일 실시예와 종래예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타낸 그래프이다.

도 38은 다른 실시예와 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타낸 그래프이다.

도 39 내지 도 41은 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도, 단면도 및 내부 전극 구조의 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 110: 커패시터 본체

111: 유전체층 121: 제1 내부 전극

122: 제2 내부 전극 123: 제3 내부 전극

124: 제4 내부 전극 121a, 122a: 리드

131~134: 외부 전극 141: 제1 연결 도체 라인

142: 제2 연결 도체 라인 20: 회로기판

31~34: 실장 패드

Claims

복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 배치된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체;

상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극 - 상기 제1 및 제3 외부 전극은 서로 동일한 극성을 갖고, 제2 및 제4 외부 전극은 서로 동일 극성을 갖되 상기 제1 외부 전극의 극성과는 다른 극성을 가짐 - ; 및

상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치된 서로 다른 극성의 복수의 제3 및 제4 내부 전극을 포함하고,

상기 제1 내지 제4 외부 전극은 상기 제1 내지 제4 내부 전극에 각각 연결되고,

상기 제1 커패시터부의 등가직렬저항(R1) 및 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')은, 0.7(R1)≤R2'≤1.3(R1)를 만족하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 등가직렬저항(R1)과, 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')는 실질적으로 동일한 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 등가직렬저항(R1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2'), 상기 제1 커패시터부의 커패시턴스(C1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬인덕턴스(L2')는
을 만족하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극의 오버랩 면적은 상기 제2 커패시터부의 서로 대향하는 제3 내부 전극과 제4 내부 전극의 오버랩 면적보다 더 작은 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 제1 및 제2 내부 전극의 길이는 상기 제2 커패시터부의 제3 및 제4 내부 전극의 길이보다 더 짧은 것을 특징으로 하는 적층형 칩 커패 시터.
제1항에 있어서,

상기 제1 커패시터부의 제1 및 제2 내부 전극의 폭은 상기 제2 커패시터부의 제3 및 제4 내부 전극의 폭보다 더 짧은 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 제1 및 제2 내부 전극에 개구부가 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께는 상기 제2 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께보다 큰 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제2 커패시터부의 내부 전극들의 총 적층수는 상기 제1 커패시터부의 내부 전극들의 총 적층수보다 큰 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 큰 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제2 커패시터부는 상기 제1 커패시터부 사이에 배치되고, 상기 제1 커패시터부는 상기 제2 커패시터부의 상하에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제11항에 있어서,

상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면에 배치되고, 상 기 제1 커패시터부는 상기 제2 커패시터부를 사이에 두고 적층 방향으로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 연결 도체 라인은 상기 커패시터 본체의 외면 상에 형성된 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 연결 도체 라인은 상기 커패시터 본체의 내부에서 유전체층 상에 형성된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 연결 도체 라인의 도전율, 길이, 폭 또는 두께의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제20항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체에 서로 대향하는 2개의 장측면 상에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제20항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장 측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제20항에 있어서,

상기 제1 및 제2 내부 전극은 리드를 통하여 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제1 및 제2 내부 전극의 리드 폭의 조절을 통하여 상기 제1 커패시터부의 ESR을 조정가능한 것을 특징으로 하는 적층형 칩 커패시터.
제20항에 있어서,

상기 제3 및 제4 내부 전극은 리드를 통하여 상기 제3 및 제4 외부 전극에 각각 연결되고, 상기 제3 및 제4 내부 전극의 리드 폭의 조절을 통하여 상기 제2 커패시터부의 ESR을 조정가능한 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 따른 적층형 칩 커패시터; 및

상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 갖는 회로기판을 포함하고,

상기 회로기판의 실장면에는 상기 적층형 칩 커패시터의 제1 외부 전극에 접속되는 제1 패드와, 상기 제2 외부 전극에 접속되는 제2 패드가 형성되어 있고, 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고,

상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부 가 상기 실장면에 더 인접하게 위치하도록 배치된 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 제1 커패시터부의 등가직렬저항(R1)과, 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2')는 실질적으로 동일한 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 제1 커패시터부의 등가직렬저항(R1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬저항(R2'), 상기 제1 커패시터부의 커패시턴스(C1), 상기 제2 커패시터부와 연결 도체 라인의 합성 등가직렬인덕턴스(L2')는
을 만족하는 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 제1 커패시터부의 ESR은 상기 제2 커패시터부의 ESR보다 더 큰 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성된 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함하고,

상기 제3 및 제4 외부 전극은 상기 제1 및 제2 연결 도체 라인을 통해 상기 외부 회로와 연결된 것을 특징으로 하는 회로기판 장치.
제30항에 있어서,

상기 회로기판의 실장면에는 상기 제3 외부 전극에 접속되는 제3 패드와 상기 제4 외부 전극에 접속되는 제4 패드가 더 형성되어 있는 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함하는 것을 특징으로 하는 회로기판 장치.
제32항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제1 연결 도체 라인만을 포함하고, 상기 회로기판의 실장면에는 상기 제4 외부 전극에 접속되는 패드가 더 형성되어 있고, 상기 제4 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결된 것을 특징으로 하는 회로기판 장치.
제33항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제4 외부 전극에 접속되는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성되어 있는 것을 특징으로 하는 회로기판 장치.
제32항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제2 연결 도체 라인만을 포함하고, 상기 회로기판의 실장면에는 상기 제3 외부 전극에 접속되는 패드가 더 형성되어 있고, 상기 제3 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결된 것을 특징으로 하는 회로기판 장치.
제35항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제3 외부 전극에 접속된는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성되어 있는 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 적층형 칩 커패시터는 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터이고,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치된 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극의 오버랩 면적은 상기 제2 커패시터부의 서로 대향하는 제3 내부 전극과 제4 내부 전극의 오버랩 면적보다 더 작은 것을 특징으로 하는 회로기판 장치.
제25항에 있어서,

상기 제1 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께는 상기 제2 커패시터부의 서로 대향하는 제1 내부 전극과 제2 내부 전극 사이의 유전체층의 두께보다 더 큰 것을 특징으로 하는 회로기판 장치.