JP2010045323A - 積層型チップキャパシタ及びこれを備えた回路基板装置 - Google Patents

Abstract

【課題】本発明は積層型チップキャパシタに関する。
【解決手段】本発明の積層型チップキャパシタは、積層方向に沿って配置された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上に形成された第１乃至第４外部電極と、同一極性を有する上記第１外部電極と第３外部電極を相互連結するか、或いは同一極性を有する上記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。上記第１キャパシタ部は第１及び第２内部電極を含み、上記第２キャパシタ部は複数の第３及び第４内部電極を含む。上記第１乃至第４外部電極は上記第１乃至第４内部電極とそれぞれ連結される。上記第１キャパシタ部の等価直列抵抗（Ｒ１）及び上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は、０．７（Ｒ１）≦Ｒ２'≦１．３（Ｒ１）を満たす。
【選択図】図９ｂ

Description

本発明は積層型チップキャパシタに関するもので、より詳しくは、調節可能でありながらも高い等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）と低い等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）を有し、広帯域の周波数でフラットなインピーダンス特性を効果的に具現できる積層型チップキャパシタ及びこれを備えた回路基板装置に関する。

高速ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の動作周波数は増加し続け消耗電流は大きくなり続けており、使用電圧は低くなる傾向にある。従って、ＭＰＵ消耗電流の急激な変化による供給ＤＣ電圧のノイズを一定の範囲（通常１０％）内で抑制することは次第に難しくなってきている。この際、電圧ノイズを除去する手段として、積層型チップキャパシタがディカップリングキャパシタとして電力分配網（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）に広く使われている。このような積層型チップキャパシタは、ＭＰＵ消耗電流の急な変化の際に電流をＣＰＵに供給することにより、電圧ノイズを抑制する役割をする。

最近は、ＭＰＵの動作周波数がより増加することにつれＭＰＵ消耗電流がさらに増加するようになり、これによってディカップリングキャパシタの容量及びＥＳＲを増加させ、ＥＳＬを低くするよう求められている。これは広帯域の周波数範囲で電力分配網のインピーダンスの大きさが低くて一定に維持されるようにするためであり、究極的にはＭＰＵ消耗電流の急激な変化による供給ＤＣ電圧のノイズを抑制するのに役立つ。

ＭＰＵ電力分配網に使用されるディカップリングキャパシタに求められる低ＥＳＬ特性を満たすため、キャパシタの外部電極の位置、外部電極の形態または内部電極の形状の変形が提案された（例えば、特許文献１乃至４など）。このように提案された従来技術は、ＥＳＬ低減のためキャパシタ内の電流経路の変形（短いまたは多重の電流ループ形成）を提案し、これは究極的にＥＳＬを低減させることは出来るが、ＥＳＬだけでなくＥＳＲも低減させることとなる。結局、このような形態のキャパシタは、高周波インピーダンスを低くするには役立つが、低いＥＳＲにより電力分配網のインピーダンスの大きさを一定に維持させるのに妨害となる。

低過ぎるＥＳＲの問題点を克服すべく、外部電極または内部電極に電気的な高抵抗材料を使用して高ＥＳＲ特性を具現する方案が提案された。しかし、高抵抗の外部電極を使用する場合、外部電極内のピンホール（ｐiｎｈｏｌｅ）による電流集中現象により引き起こされる局部的な熱点（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）を防がなければならないという厄介さがあり、またＥＳＲを精密に調節することが難しい。また内部電極に高抵抗の材料を使用する場合、キャパシタの高容量化によるセラミック材料の変更によりセラミック材料とマッチングしなければならない高抵抗の内部電極材料も、セラミック材料の改善または変更に従って共に変更し続けなければならないという短所があり、これは製品コストの上昇の原因となり得る。

米国特許第５，８８０，９２５号 米国特許第６，０３８，１２１号 米国特許第６，２６６，２２８号 米国特許第６，４０７，９０４号

本発明の一様態は、材料を変更することなく、低ＥＳＬ及び高ＥＳＲ特性を両方とも満たすことができ、広帯域の周波数範囲でフラットな（ｆｌａｔ）インピーダンス特性を容易に具現できる積層型チップキャパシタを提供する。また、本発明の他の様態は、上述の積層型チップキャパシタを備えた回路基板装置を提供する。

本発明の第１様態による積層型チップキャパシタは、複数の誘電体層が積層された積層構造を有し、積層方向に沿って配置された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上に形成された第１乃至第４外部電極−上記第１及び第３外部電極は相互同一な極性を有し、第２及び第４外部電極は相互同一な極性を有するが上記第１外部電極の極性とは異なる極性を有する−と、上記第１外部電極と第３外部電極を相互連結するか、或いは上記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。

上記第１キャパシタ部は、上記本体の内部において誘電体層を介して相互対向するよう配置された相互異なる極性の第１及び第２内部電極を含む。また上記第２キャパシタ部は、上記本体の内部において誘電体層を介して相互対向するよう交互に配置された相互異なる極性の複数の第３及び第４内部電極を含む。上記第１外部電極は上記第１内部電極と連結され、上記第２外部電極は上記第２内部電極と連結され、上記第３外部電極は上記第３内部電極と連結され、上記第４外部電極は上記第４内部電極と連結される。

上記第１キャパシタ部の等価直列抵抗（Ｒ１）及び上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は、０．７（Ｒ１）≦Ｒ２'≦１．３（Ｒ１）を満たす。

本発明の実施形態によると、上記第１キャパシタ部の等価直列抵抗（Ｒ１）と、上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は、実質的に同一である。特に、広帯域の周波数範囲でフラットなインピーダンス特性を得るため、上記第１キャパシタ部の等価直列抵抗（Ｒ１）、上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）、上記第１キャパシタ部のキャパシタンス（Ｃ１）、上記第２キャパシタ部と連結導体ラインの合成等価直列インダクタンス（Ｌ２'）は、

を満たすことが出来る。

本発明の実施形態によると、上記第１キャパシタ部の相互対向する第１内部電極と第２内部電極のオーバーラップ面積は、上記第２キャパシタ部の相互対向する第３内部電極と第４内部電極のオーバーラップ面積より小さい。一実施例として、上記第１キャパシタ部の第１及び第２内部電極の長さは上記第２キャパシタ部の第３及び第４内部電極の長さより短いことが出来る。他の実施例として、上記第１キャパシタ部の第１及び第２内部電極の幅が上記第２キャパシタ部の第３及び第４内部電極の幅より短いことが出来る。さらに他の実施例として、上記第１キャパシタ部の第１及び第２内部電極に開口部が形成されていることが出来る。

本発明の実施形態によると、上記第１キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さは、上記第２キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さより大きいことが出来る。

本発明の実施形態によると、上記第２キャパシタ部の内部電極の総積層数は、上記第１キャパシタ部の内部電極の総積層数より大きい。上記第１キャパシタ部のＥＳＲは第２キャパシタ部のＥＳＲより大きいことが出来る。また、上記第１キャパシタ部のＥＳＬは上記第２キャパシタ部のＥＳＬより小さいことが出来る。

本発明の実施形態によると、上記第１キャパシタ部は上記キャパシタ本体内の下端に配置され、上記第２キャパシタ部は上記第１キャパシタ部上に配置されることが出来る。

他の実施形態によると、上記第２キャパシタ部は上記第１キャパシタ部の間に配置され、上記第１キャパシタ部は上記第２キャパシタ部の上下に配置されることが出来る。この場合、上記連結導体ラインは上記キャパシタ本体の上面及び下面に配置されることが出来る。上記第１キャパシタ部は上記第２キャパシタ部を介して積層方向に対称に配置され、上記積層型チップキャパシタは上下対称性を有することが出来る。

本発明の実施形態によると、上記連結導体ラインは上記キャパシタ本体の外面上に形成されることが出来る。この場合、上記少なくとも一つの連結導体ラインは、上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインを含むことが出来る。他の例として、上記第１外部電極と第３外部電極は上記連結導体ラインにより相互連結されるが、上記第２外部電極と第４外部電極は連結導体ラインにより相互連結されないことが出来る。さらに他の例として、上記第２外部電極と第４外部電極は上記連結導体ラインにより相互連結されるが、上記第１外部電極と第３外部電極は連結導体ラインにより相互連結されないことが出来る。

本発明の他の実施形態によると、上記連結導体ラインは上記キャパシタ本体の内部において誘電体層上に形成されることが出来る。

上記第１キャパシタ部は同一極性の外部電極を連結する上記連結導体ラインにより上記第２キャパシタ部と並列に連結され、上記連結導体ラインは第２キャパシタ部と直列に連結されることが出来る。上記連結導体ラインの導電率の調節を通して上記第２キャパシタ部に直列に付加される抵抗を調節することが出来る。また上記連結導体ラインの長さ、幅または厚さの調節を通して上記第２キャパシタ部に直列に付加される抵抗を調節することが出来る。上記連結導体ラインはスクリーンプリンティングなどを利用して厚膜抵抗体の形態に形成されるか、或いはスパッタリングなどを利用して薄膜抵抗体の形態に形成されることが出来る。

本発明の実施形態によると、上記積層型チップキャパシタは、第１乃至第４外部電極がそれぞれ１ずつある４端子キャパシタである。

上記４端子キャパシタにおいて、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する２つの短側面（ｓｈｏｒｔｅｒ ｓｉｄｅ ｆａｃｅ）上に配置され、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する２つの長側面（ｌｏｎｇｅｒ ｓｉｄｅ ｆａｃｅ）上に配置されることが出来る。

上記４端子キャパシタの他の実施形態において、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する２つの長側面上に配置され、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する２つの短側面上に配置されることが出来る。

上記第１及び第２内部電極は、リードを通して上記第１及び第２外部電極にそれぞれ連結されることが出来る。上記第１及び第２内部電極のリード幅の調節を通して上記第１キャパシタ部のＥＳＲを調整することが出来る。上記第３及び第４内部電極はリードを通して上記第３及び第４外部電極にそれぞれ連結されることが出来る。上記第３及び第４内部電極のリード幅の調節を通して上記第２キャパシタ部のＥＳＲを調整することが出来る。

本発明の第２様態による回路基板装置は、上述の第１様態による積層型チップキャパシタと、上記積層型チップキャパシタが実装された実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板とを含む。上記回路基板の実装面には、上記積層型チップキャパシタの第１外部電極に接続される第１パッドと、上記第２外部電極に接続される第２パッドが形成されており、上記第１及び第２パッドは上記外部回路と直接連結されている。上記積層型チップキャパシタは、上記第２キャパシタ部より上記第１キャパシタ部が上記実装面に、より隣接して位置するよう配置される。上記第１キャパシタ部のＥＳＲは上記第２キャパシタ部のＥＳＲより大きいことが出来る。

本発明の実施形態によると、上記回路基板の内部には、上記外部回路の一部として上記第１及び第２パッドに接続されたビアが形成されることが出来る。

本発明の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインを含むことが出来る。この場合、上記第３及び第４外部電極は上記第１及び第２連結導体ラインを通して上記外部回路と連結されることが出来る。また、上記回路基板の実装面には上記第３外部電極に接続される第３パッドと上記第４外部電極に接続される第４パッドがさらに形成されることが出来る。

本発明の他の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインの一つのみを含むことが出来る。

一例として、上記少なくとも一つの連結導体ラインは上記第１連結導体ラインのみを含み、上記回路基板の実装面には上記第４外部電極に接続されるパッドがさらに形成され、上記第４外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第４外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されることが出来る。

他の例として、上記少なくとも一つの連結導体ラインは上記第２連結導体ラインのみを含み、上記回路基板の実装面には上記第３外部電極に接続されるパッドがさらに形成され、上記第３外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第３外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されることが出来る。

本発明によると、材料を変更することなく、低ＥＳＬを具現し高いＥＳＲを維持することが出来る。また、広い周波数範囲で電力分配網のインピーダンスを一定に維持することができ、安定した電力分配網を容易に具現できるようになる。

以下、添付の図面を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は他の形態に変形することができ、本発明の範囲が以下で説明する実施形態に限定されるのではない。本発明の実施形態は当業界において平均的な知識を有している者に本発明をより完全に説明するために提供される。

図１は本発明の一実施形態による積層型チップキャパシタの外形を表した斜視図で、図２は図１の積層型チップキャパシタをＸＸ'ラインに沿って切った断面図で、図３は図１のキャパシタの内部電極構造を表した平面図である。

図１乃至図３を参照すると、積層型チップキャパシタ１００は、キャパシタ本体１１０と、その本体の側面に形成された第１乃至第４外部電極１３１、１３２、１３３、１３４を含む。キャパシタ本体１１０は複数の誘電体層が積層されることにより形成され、その本体１１０内には複数の内部電極１２１、１２２、１２３、１２４が誘電体層を介して相互分離して配置されている。第１内部電極１２１と第２内部電極１２２は相互異なる極性を有し、第３内部電極１２３と第４内部電極１２４は相互異なる極性を有する。第１及び第２外部電極１３１、１３２は本体１１０の相互対向する２つの側面（特に、短側面（ｓｈｏｒｔｅｒ ｓｉｄｅ ｆａｃｅ））に配置され、第３及び第４外部電極１３３、１３４は他の２つの相互対向する側面（特に、長側面（ｌｏｎｇｅｒ ｓｉｄｅ ｆａｃｅ））に配置されている。この積層型チップキャパシタ１００は計４つの外部電極を有する ４端子キャパシタであるが、本発明がこれに限定されるものではない。

図２及び３に図示されたように、キャパシタ本体１１０は、積層方向（ｚ軸方向）に沿って配置された第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２を含む。第１キャパシタ部ＣＲ１は、誘電体層を介して相互対向して交互に配置される第１及び第２内部電極１２１、１２２を含む。第２キャパシタ部ＣＲ２は誘電体層を介して相互対向して交互に配置される第３及び第４内部電極１２３、１２４を含む。

第１キャパシタ部ＣＲ１において、第１及び第２内部電極１２１、１２２はリード１２１ａ、１２２ａを通して第１及び第２外部電極１３１、１３２にそれぞれ連結される。第２キャパシタ部ＣＲ２では、第３及び第４内部電極１２３、１２４はリード１２３ａ、１２４ａを通して第３及び第４外部電極１３３、１３４にそれぞれ連結される。第１及び第２内部電極１２１、１２２は第１及び第２外部電極１３１、１３２のみに直接連結され、第３及び第４外部電極１３３、１３４には直接連結されない。同様に、第３及び第４内部電極１２３、１２４は第３及び第４外部電極１３３、１３４のみに直接連結され、第１及び第２外部電極１３１、１３２には直接連結されない。

第１及び第２内部電極１２１、１２２のリード１２１ａ、１２２ａの幅ｌｗを調節することにより、第１キャパシタ部ＣＲ１のＥＳＲを変化させることが出来る。リード幅が大きいほどリードを通して流れる電流経路の幅が大きくなるため抵抗は減少する。必要に応じて、第１及び第２内部電極のリード幅ｌｗは内部電極のメイン部全体の幅ｅｗだけ拡張することもある。この場合、第１及び第２内部電極１２１、１２２は長方形の形状であって、その長方形の幅ｅｗ全体に渡り第１及び第２外部電極１３１、１３２に接触して連結される。

同様に、第３及び第４内部電極１２３、１２４のリード１２３ａ、１２４ａ幅の調節を通して第２キャパシタ部ＣＲ２のＥＳＲを調整することが出来る。また、第３及び第４内部電極のリード１２３ａ、１２４ａも、必要に応じて内部電極のメイン部全体の長側辺の幅だけ拡張することが出来る。リード幅の変更はＥＳＲに影響を与えるだけでなく、ＥＳＬにも影響を及ぼす。

図１及び図２に図示されたように、第１キャパシタ部ＣＲ１の第１外部電極１３１は第１連結導体ライン１４１を通して第２キャパシタ部ＣＲ２の第３外部電極１３３に連結され、第１キャパシタ部ＣＲ１の第２外部電極１３２は連結導体ライン１４２を通して第２キャパシタ部ＣＲ２の第４外部電極１３４に連結される。このような第１及び第２連結導体ライン１４１、１４２は一種の導電性抵抗体の役割をし、第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２を並列に連結させると同時に、第２キャパシタ部ＣＲ２に付加の抵抗を直列に連結させる役割をする。

本実施形態では、第１及び第２連結導体ライン１４１、１４２が上面に配置されているが、本発明がこれに限定されるのではない。例えば、第１及び第２連結導体ライン１４１、１４２は下面のみに（または上面及び下面に）配置されることも出来る。さらに、連結導体ラインは側面や側面と上下面に渡り配置されるなど、同一極性の外部電極を連結することが出来るようキャパシタ本体の外面に適切に配置することが出来る。但し、本実施形態のように上下非対称の内部構造を有する場合（図２参照）には、キャパシタの上下面の区別の容易さのため、キャパシタ本体１１０の上面に第１及び第２連結導体ライン１４１、１４２を形成することが有利である。

図３に図示されたように、第１キャパシタ部ＣＲ１は積層方向（ｚ軸方向）において少なくとも一端に位置する。後述のように、第２キャパシタ部ＣＲ２より第１キャパシタ部ＣＲ１が回路基板の実装面に、より隣接するようキャパシタが回路基板上に実装される。特に、本実施形態では、積層方向において一側端に（即ち、下部）第１キャパシタ部ＣＲ１が位置し、その上に第２キャパシタ部ＣＲ２が位置する。ここで、キャパシタの下部または下面はキャパシタが基板に実装されるとき、実装面に隣接する部分または面を意味する。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は外部電極１３１〜１３４及び第１及び第２連結導体ライン１４１、１４２を通して相互並列に連結される。

第１キャパシタ部ＣＲ１は、適切なＥＳＲを有するよう積層数が制限され、第２キャパシタ部ＣＲ２より少ない積層数の内部電極を含む。従って、所望または決められた静電容量（ｃａｐａｃｉｔａｎｃｅ）の具現は、第１キャパシタ部と並列に連結される第２キャパシタ部ＣＲ２を主に利用することとなる。このような静電容量の具現のため、第２キャパシタ部ＣＲ２内の第３及び第４内部電極１２３、１２４の総積層数は、第１キャパシタ部ＣＲ１内の第１及び第２内部電極１２１、１２２の総積層数より大きくなるようにする。結局、第２キャパシタ部ＣＲ２の容量は第１キャパシタ部ＣＲ１の容量より高く、第２キャパシタ部ＣＲ２のＥＳＲはより少ない数の内部電極を有する第１キャパシタ部ＣＲ１のＥＳＲより小さくなることが出来る。

図４は本発明の一実施形態による回路基板装置を表したもので、図１の積層型チップキャパシタ１００を回路基板２０に実装した状態を表す。図４を参照すると、回路基板２０のキャパシタ実装面に実装パッド（３１、３２：順次に第１及び第２パッド）が形成されている。第１及び第２実装パッド３１、３２は回路基板２０に備えられた外部回路と電気的に連結される。積層型チップキャパシタ１００は第２キャパシタ部ＣＲ２のＥＳＲより高いＥＳＲを有する第１キャパシタ部ＣＲ１が実装面に隣接して位置するよう上記実装面上に配置される。

回路基板２０の第１パッド３１はキャパシタの第１外部電極１３１に接続され、第２パッド３２は第２外部電極１３２に接続される。これによって、第１パッド３１は第１及び第３外部電極１３１、１３３と相互同一な第１極性（例えば、＋極性）を有し、第２パッド３２は第２及び第４外部電極１３２、１３４と相互同一な第２極性（例えば、−極性）を有する。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は第１及び第２連結導体ライン１４１、１４２を通して相互並列に連結される。ここで、第１及び第２パッド３１、３２は回路基板２０の外部回路（例えば、ビア）と直接連結される（図７及び８参照）。

従って、第１キャパシタ部ＣＲ１の外部電極（即ち、第１及び第２外部電極）はターミナル電極として使用され回路基板２０の外部回路に直接連結されるが、第２キャパシタ部ＣＲ２の外部電極（即ち、第３及び第４外部電極）は第１及び第２連結導体ライン１４１、１４２と第１及び第２外部電極１３１、１３２を通して外部回路に電気的に連結される。

上記第１及び第２連結導体ライン１４１、１４２は同一極性の外部電極の間の連結を通して第１及び第２キャパシタ部ＣＲ１、ＣＲ２を相互並列に連結させる役割だけでなく、第２キャパシタ部ＣＲ２に抵抗を直列に付加させることにより、結果として第２キャパシタ部のＥＳＲを調節するのと実質的に同一な役割をする。従って、提案された積層型チップを回路基板２０のパッド構造に実装すると、第２キャパシタ部ＣＲ２のＥＳＲを第１キャパシタ部ＣＲ１と類似にするのと実質的に同一な効果が得られるため、積層型チップキャパシタのＥＳＲを調節することが可能となる。後述するように、第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）と、上記第１キャパシタ部の等価直列抵抗Ｒ１が相互同一であるか、実質的に同一であること（Ｒ１＝Ｒ２'）は広帯域周波数でフラットな（ｆｌａｔ）インピーダンス特性を得るのに必要な条件の一つになることが出来る。

図５は回路基板２０上に積層型チップキャパシタ１００が実装された図４の回路基板装置２０において、第１キャパシタ部（図５（ａ））、第２キャパシタ部（図５（ｂ））及び積層型チップキャパシタ（図５（ｃ））の等価回路図である。図５（ａ）及び図５（ｂ）に図示されたように、積層型チップキャパシタ１００内の第１キャパシタ部ＣＲ１の等価回路は静電容量Ｃ１、インダクタンスＬ１及び抵抗Ｒ１の直列回路と表示でき、第２キャパシタ部ＣＲ２の等価回路も同様の方式で静電容量Ｃ２、インダクタンスＬ２及び抵抗Ｒ２の直列回路に表示することが出来る。前述のように、Ｃ１＜Ｃ２、Ｒ１＞Ｒ２である。

第１及び第２連結導体ライン１４１、１４２を通して第１及び第２キャパシタ部ＣＲ１、ＣＲ２が相互並列に連結され、外部回路端子は第１キャパシタＣＲ１に接続されるため、図５（ｃ）に図示されたように、第１及び第２連結導体ライン１４１、１４２の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２の抵抗Ｒ２及びインダクタンスＬ２に直接直列に付加され、その直列回路部（１４１−ＣＲ２−１４２）は第１キャパシタ部ＣＲ１の等価回路部（Ｃ１−Ｌ１−Ｒ１）と並列に連結される。図５（ｃ）には第１連結導体ライン１４１と第２連結導体ライン１４２が相互同一な抵抗ＲｃとインダクタンスＬｃを有すると図示されているが、本発明がこれに限定されるのではなく、各連結導体ライン１４１、１４２の抵抗やインダクタンスが相互異なることも出来る。

図５（ｃ）の等価回路は、図６のように、より簡単に表すことが出来る（Ｒ２'−Ｌ２'−Ｃ２'回路部とＲ１−Ｌ１−Ｃ１回路部の並列連結）。図６において、Ｌ２'及びＲ２'は第１及び第２連結導体ライン１４１、１４２と第２キャパシタ部ＣＲ２の合成インダクタンス及び合成抵抗であって、下記の数２の通りである。

（数２）
Ｌ２'＝Ｌ２＋２Ｌｃ、 Ｒ２'＝Ｒ２＋２Ｒｃ

従って、第１及び第２連結導体ライン１４１、１４２による抵抗２Ｒｃの付加により、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加するのと同じ効果を得るようになる。これにより、キャパシタ全体のＥＳＲを容易に調節または増加させることが出来る。

また、上記第１キャパシタ部の等価直列抵抗Ｒ１及び上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗Ｒ２'は、０．７（Ｒ１）≦Ｒ２'≦１．３（Ｒ１）を満たす。これにより、積層型チップキャパシタ全体のＥＳＲを高め、広帯域周波数範囲（Ｒ２'−Ｌ２'−Ｃ２'回路部の共振周波数（ＳＲＦ２'）からＲ１−Ｌ１−Ｃ１回路部の共振周波数（ＳＲＦ１）までの周波数範囲を含む）でインピーダンスの偏差を減らすことが出来る。

一定のインピーダンスの大きさを維持するため、好ましくは上記第１キャパシタ部の等価直列抵抗Ｒ１と、上記第２キャパシタ部と連結導体ラインの合成等価直列抵抗Ｒ２'を実質的に同一に調節する。この場合、第１キャパシタ部ＣＲ１の共振周波数に対応するインピーダンス値の大きさは、第２キャパシタ部ＣＲ２と連結導体ラインの合成回路部の共振周波数に対応するインピーダンス値の大きさとほぼ同等となる。これによって、第２キャパシタ部ＣＲ２と連結導体ラインの合成回路部の共振周波数から第１キャパシタ部ＣＲ１の共振周波数に至るまで、比較的広い範囲でキャパシタ全体のインピーダンスは急激な変化が抑制され、比較的一定に維持される。

上述のＲ１とＲ２'との間の関係（０．７（Ｒ１）≦Ｒ２'≦１．３（Ｒ１）、またはＲ１とＲ２'が実質的に同一）は本実施形態だけでなく、後述する他の実施形態（図９ａ〜３６、３９〜４１参照）でも同一に適用できる。

特に、本実施形態では、広帯域の周波数範囲でフラットなインピーダンス特性を得るため、第１キャパシタ部ＣＲ１の等価直列抵抗Ｒ１は上記合成抵抗（Ｒ２'：連結導体ラインと第２キャパシタ部の合成抵抗）と同じで、また Ｌ２'／Ｃ１の自乗根と同じようにして下記の数３を満たす。

上記の数３は、図６の並列回路において、Ｒ２'−Ｌ２'−Ｃ２'回路部の共振周波数からＲ１−Ｌ１−Ｃ１回路部の共振周波数までの周波数領域において、図６の並列回路が一定のインピーダンスを有するという条件から得ることが出来る。

より具体的に説明すると、Ｒ２'−Ｌ２'−Ｃ２'回路部の共振周波数（ＳＲＦ２'）からＲ１−Ｌ１−Ｃ１回路部の共振周波数（ＳＲＦ１）までの周波数範囲では、Ｒ１−Ｌ１−Ｃ１回路部をＲ１−Ｃ１に近似させることができ（即ち、ＳＲＦ１以下の周波数でＬ１消去または無視）、Ｒ２'−Ｌ２'−Ｃ２'回路部をＲ２'−Ｌ２'に近似させることが出来る（即ち、ＳＲＦ２'以上の周波数でＣ２'消去または無視）。従って、ＳＲＦ２'〜ＳＲＦ１の周波数範囲で、Ｒ１−Ｌ１−Ｃ１回路部のインピーダンス（Ｚ１）はＺ１＝Ｒ１＋ｊ（１／ωＣ１）に近似させることができ、Ｒ２'−Ｌ２'−Ｃ２'回路部のインピーダンス（Ｚ２'）はＺ２'＝Ｒ２'＋ｊωＬ１に近似させることが出来る（ここでωは周波数を示す）。この場合、Ｒ１−Ｃ１のインピーダンス（Ｚ１）とＲ２'−Ｌ２'のインピーダンス（Ｚ２'）は相互並列に連結されるため、Ｚ１とＺ２の合成インピーダンス（Ｚ）は１/Ｚ＝１／Ｚ１＋１／Ｚ２'において下記のような数４のように表現されることが出来る。

ＳＲＦ２'〜ＳＲＦ１の広帯域周波数範囲で全体インピーダンス（Ｚ）がフラットな（ｆｌａｔ）特性を表すためには、各共振周波数（ＳＲＦ１、ＳＲＦ２'）でのインピーダンス（共振周波数でのインピーダンスは虚数項が消去されるため抵抗Ｒ１、Ｒ２'のみで表示される）が相互同じで、ＳＲＦ１とＳＲＦ２の間の周波数でインピーダンスが各共振周波数でのインピーダンスと同じでなければならないため、ＳＲＦ２'≦ω≦ＳＲＦ１でＲ１＝Ｒ２'＝Ｚとなる。

従って、上記数４にＲ１＝Ｒ２'＝Ｒ （Ｒ１及びＲ２'を一つの文字Ｒで表す）を適用すると下記の数５が得られる。

ＳＲＦ２'≦ω≦ＳＲＦ１においてＺ＝Ｒを満たす条件から数５の右辺の分子は０でなければならないため、

となり、上述の数３を得ることとなる。結局、条件

を満たすことにより、広帯域の周波数範囲（特に、既存の周波数−インピーダンス特性曲線でバレー（ｖａｌｌｅｙ）形態で表示される周波数領域を含む周波数範囲）でフラットなインピーダンス特性を得ることとなり（図３７及び３８参照）、これにより安定したＭＰＵ電力分配網を具現することが出来る。

前述のように、キャパシタ全体の静電容量は主に第２キャパシタ部により確保されるため、第２キャパシタ部ＣＲ２は第１キャパシタ部ＣＲ１より多い内部電極積層数を有し、これによって第２キャパシタ部ＣＲ２自体のＥＳＲ（Ｒ２）は第１キャパシタ部ＣＲ２のＥＳＲＲ１より小さい。このようなＥＳＲの差はキャパシタのインピーダンスを一定に維持できないようにる要因となる（特に、各共振周波数の近傍領域で鋭いバレー領域が発生する）。しかし、第１及び第２連結導体ライン１４１、１４２の抵抗２Ｒｃの直列的な付加により実質的に第２キャパシタ部ＣＲ２のＥＳＲの増大のような効果を得ることにより、キャパシタ全体のＥＳＲは増加し両回路部のＥＳＲ（Ｒ１とＲ２'）の差は減少する。また上述の

条件を満たすことにより、広帯域の周波数範囲でフラットなインピーダンス特性を具現することとなる。

数２に表れたように、第１及び第２連結導体ライン１４１、１４２により第２キャパシタ部ＣＲ２のＥＳＬにインダクタンス（２Ｌｃ）が付加されるが、このような第２キャパシタ部ＣＲ２のＥＳＬの実質的な増加に関係なく高周波帯域での積層型チップキャパシタ全体のＥＳＬ及びインピーダンスは第１キャパシタ部ＣＲ１のＥＳＬにより主に影響を受けることとなる。これは、高周波帯域ではインピーダンスが主にインダクタンスにより支配され、第１キャパシタ部ＣＲ１が実装面に隣接して配置され高周波帯域で電流が主に第１キャパシタ部ＣＲ１を通して短い経路で電流ループを形成するためである。結局、本実施形態によると、調節可能でありながらも高いＥＳＲを容易に具現し、広帯域の周波数範囲でフラットなインピーダンス特性を表すだけでなく、全体キャパシタの高周波帯域でのＥＳＬは比較的低い値を維持することが出来る（図３７及び３８参照）。

第１及び第２連結導体ライン１４１、１４２により第２キャパシタ部ＣＲ２に付加される直列抵抗（２Ｒｃ）とインダクタンス（２Ｌｃ）は、連結導体ラインの適切な材質の選択による導電率の調節により、或いは連結導体ラインの長さ、幅または厚さの調節により調節することが出来る。第１及び第２連結導体ライン１４１、１４２の材料としてはルテニウムオキシド（ｒｕｔｈｅｎｉｕｍ ｏｘｉｄｅ）またはタングステン（ｔｕｎｇｓｔｅｎ）などが使用できる。特に、上述の

条件を満たすためには２Ｒｃ＝Ｒ１−Ｒ２の連結導体ラインの抵抗が必要である。このような連結導体ラインはスパッタリングなどが薄膜工程または厚膜工程を通して形成されることが出来る。

第１及び第２連結導体ライン１４１、１４２の形成は、使用する材料の焼成温度によってチップキャパシタの焼成前または焼成後のいずれも可能である。連結導体ラインの焼成温度が比較的高くチップキャパシタと類似な場合、ラインの形成後にチップキャパシタと同時に焼成することができ、連結導体ラインの焼成温度がチップキャパシタの焼成温度に比べて低い場合には、チップキャパシタの焼成完了後、ラインを形成し連結導体ラインを焼成すれば良い。

図７は図４に図示された回路基板の概略的な平面図で、図８は図４の回路基板装置をＴＴ'ライン（図７）に沿って切った断面図である。図７及び８を参照すると、回路基板２０上には実装パッド３１、３２が配置され、回路基板２０内には外部回路（例えば、ディカップリングキャパシタに電源電圧を印加するための回路）の一部としてビア４１、４２が形成されている。このビア４１、４２は第１キャパシタ部に連結される第１及び第２パッド３１、３２に直接接続される。第１パッド３１はビア４１を通して第１導電体パターン（例えば、電源電極パターン；６１）に連結され、第２パッド３２はビア４２を通して第２導電体パターン（例えば、接地電極パターン；６２）に連結されることが出来る。

上述のように、キャパシタ本体の両側の短側面に配置された第１及び第２外部電極１３１、１３２が回路基板２０の第１及び第２パッド３１、３２に接続される。従って、本実施形態によると、既存の２端子キャパシタ用回路基板（キャパシタ実装のための２つの実装パッドを備える）をそのまま使用することが出来る。このような回路基板の互換可能性（ｃｏｍｐａｔｉｂｉｌｉｔｙ）は回路基板装置の全体の製造費用を低減させるという長所を提供する。

図８に図示されたように、第１パッド３１に接続されるビア４１は第２パッド３２に隣接して配置され、第２パッド３２に接続されるビア４２は第１パッド３１に隣接して配置されている。異種極性のビア４１、４２が相互隣接するほど第１及び第２パッド３１、３２を通して第１キャパシタ部に流れる電流ループＣＬの大きさは減り、これによって電流ループによるインダクタンスが減少する。図８において点線で表されたように、異種極性のビア４１'、４２'を相互遠く配置すると、それだけ電流ループの大きさは大きくなり、その電流ループによるインダクタンスは増加することとなる。

また第１及び第２パッド３１、３２のそれぞれには２つ以上のビア（図７では第１及び第２パッドそれぞれに接続された３つのビアが図示される）が接続されることが好ましい。これは、２つ以上のビアを形成することにより電流ループによるインダクタンスを並列に連結させることができ、これによって全体的なインダクタンスがさらに減るためである。

上述の数３を参照すると、積層型チップキャパシタが徐々に高いＥＳＲを有しながら広帯域周波数でフラットなインピーダンス特性を維持するためには、第１及び第２連結導体ライン１４１、１４２のインダクタンスも徐々に増加しなければならない。即ち、広帯域でのフラットなインピーダンスの条件

において、キャパシタ全体のＥＳＲの増加はＲ１の増加をもたらし、Ｌ２'も増加する必要がある。これは材料の変更がない場合、第１及び第２連結導体ライン１４１、１４２の長さが増加し続けなければならないことを意味するが、大幅に増加したＥＳＲを得ようとする場合、キャパシタ本体には（またはキャパシタ本体の内部には）高いインダクタンスを有する（特に、非常に大きい長さを有する）連結導体ラインを具現する空間が足りないことがある。

例えば、各連結導体ライン１４１、１４２が約１ｎＨのインダクタンスを有する場合、積層型チップキャパシタ１００は１００ｍΩのＥＳＲを有しながら広帯域周波数範囲でフラットなインピーダンス特性を得ることが出来る。しかし、積層型チップキャパシタ１００が９００ｍΩの大幅に増加したＥＳＲを有しながらフラットなインピーダンス特性を具現するためには、各連結導体ラインが約１０ｎＨのインダクタンスを有しなければならないが、キャパシタ本体に比較的容易に具現可能な各連結導体ラインのインダクタンスは、例えば、最大１ｎＨ程度であり、１０ｎＨのインダクタンスは具現するのが相対的に難しい。

条件において、広帯域周波数範囲でフラットなインピーダンス特性を表しながらも高いＥＳＲを容易に具現するため、第１キャパシタ部ＣＲ１のキャパシタンスＣ１を減少させることが出来る。即ち、第１キャパシタ部ＣＲ１のキャパシタンスＣ１を固定させた状態で連結導体ラインのインダクタンスＬｃを増加させる代わりに、第１キャパシタ部ＣＲ１のキャパシタンスＣ１を減少させることにより、高いＥＳＲ（例えば、１００ｍΩを超えるＥＳＲ）を有しながら広帯域周波数でフラットなインピーダンス特性を維持するのに必要な連結導体ラインのインピーダンス値を減らすことが可能となる。

第１キャパシタＣＲ１のキャパシタンスＣ１を広くする方案として、図９ａ、１０、または１１に図示された内部電極構造を使用することが出来る。図９ａ、１０または１１の内部電極構造を有するキャパシタは、図１のキャパシタの外形と図２の内部積層構造を有することが出来る。

図９ａは、本発明の実施形態による積層型チップキャパシタの内部電極構造を表した平面図である。図９ａのキャパシタは図１〜３のキャパシタでの第１及び第２内部電極１２１、１２２を第１及び第２内部電極１２１'、１２２'に代替したのと同じである。

図９ａを参照すると、第１キャパシタ部ＣＲ１の第１及び第２内部電極１２１'、１２２'の長さ（長辺方向の長さ）が相対的に減少している。このように、第１及び第２内部電極１２１'、１２２'の長さを第３及び第４内部電極１２３、１２４の長さより小さくすることにより、第１内部電極１２１'と第２内部電極１２２'のオーバーラップ（ｏｖｅｒｌａｐ）面積は小さくなり、これにより第１キャパシタ部ＣＲ１のキャパシタンスＣ１が減る。従って、

条件の満足により、広帯域周波数でフラットなインピーダンス特性を維持するのに必要な連結導体ラインのインピーダンス値を減らすことが可能となる。結局、第１及び第２連結導体ライン１４１、１４２の過度な長さの延長が無くても、高いＥＳＲ特性と広帯域でのフラットなインピーダンス特性を容易に具現できるようになる。

図９ｂは上述の図９ａの内部電極が積層された状態で第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２での隣接した異種極性の内部電極のオーバーラップ領域（斜線の部分）を表した図面である。図９ｂに図示されたように、第１及び第２内部電極１２１'、１２２'の長さを減少させることにより、相互異なる極性を有する第１内部電極１２１'と第２内部電極１２２'のオーバーラップ領域ＯＬ１の面積は減り、これによって第１キャパシタ部ＣＲ１のキャパシタンスは減少する。第１及び第２内部電極１２１'、１２２'のオーバーラップ領域ＯＬ１の面積は第３及び第４内部電極１２３、１２４のオーバーラップ領域ＯＬ２の面積より小さい。このような第１キャパシタ部ＣＲ１のキャパシタンスの減少は、前述のように、高いＥＳＲと共にフラットなインピーダンス特性を容易に具現するのに寄与する。図９ｂにおいて図面符号１２１'ａ、１２２'ａはそれぞれ第１及び第２内部電極１２１'、１２２'のリードを表す。

図１０は第１キャパシタ部ＣＲ１のキャパシタンスを低減させる他の内部電極構造を表す。図１０に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極１２１ｖ、１２２ｖに開口部またはボイド１２１ｂ、１２２ｂを形成することにより、第１及び第２内部電極１２１ｖ、１２２ｖのオーバーラップ面積を減らすことができ、これによって第１キャパシタ部ＣＲ１のキャパシタンスを減らすことが出来る。図１０において図面符号１２１ｖａ、１２２ｖａはそれぞれ第１及び第２内部電極１２１ｖ、１２２ｖのリードを表す。

図１１は第１キャパシタ部ＣＲ１のキャパシタンスを低減できるさらに他の内部電極構造を表す。図１１に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極１２１ｗ、１２２ｗの幅（短辺方向の幅）を減らすことにより、第１及び第２内部電極１２１ｗ、１２２ｗのオーバーラップ面積を減らすことができ、これによって第１キャパシタ部ＣＲ１のキャパシタンスを減らすことが出来る。図１１において図面符号１２１ｗａ、１２２ｗａはそれぞれ第１及び第２内部電極１２１ｗ、１２２ｗのリードを表す。第１キャパシタ部ＣＲ１のキャパシタンスを低減させるさらに他の方案として、相互対向する第１及び第２内部電極の間の誘電体層の厚さを相互対向する第３及び第４内部電極の間の誘電体層の厚さより大きくすることも出来る。

上述のように第１キャパシタ部ＣＲ１のキャパシタンスを減らしても、積層型チップキャパシタ全体の静電容量を確保することが実質的に妨害にはならない。これは、前述のように、積層型チップキャパシタ全体の静電容量は第２キャパシタ部ＣＲ１により主に確保されるためである。

図１２は、図４の回路基板装置の変形例を表した斜視図である。図１２の回路基板装置は、上述の積層型チップキャパシタ１００を実装するため図７の回路基板２０の代わりに図１３の回路基板２１を使用する。図１２及び１３を参照すると、回路基板２１はキャパシタ実装領域で第１及び第２パッド３１、３２に加えて第３及び第４パッド３３、３４をさらに含む。第３及び第４パッド３３、３４は積層型チップキャパシタ１００の第３及び第４外部電極１３３、１３４にそれぞれ接続することが出来る。しかし、第１及び第２パッド３１、３２とは異なって、第３及び第４パッド３３、３４は外部回路（例えば、ビア）と直接連結されず、電気的にフローティングされた状態にある。従って、積層型チップキャパシタ１００の第１及び第２外部電極１３１、１３２は第１及び第２パッド３１、３２を通して外部回路、例えば、ビア４１、４２と直接連結されるが、第３及び第４外部電極１３３、１３４は一種のフローティングされた電極であって、第１及び第２連結導体ライン１４１、１４２を通して外部回路と連結される。

他の代案として、積層型チップキャパシタ１００の実装のため、第１及び第２パッド３１、３２に加えて第３パッド３３または第４パッド３４のいずれか一つのみをさらに含む回路基板を使用することも出来る。

図１４は図１のキャパシタの変形例を表した斜視図で、図１５は図１４のキャパシタの断面図である。図１４の積層型チップキャパシタ１００'は上下対称の内部及び外部構造を有する。

図１４及び１５を参照すると、積層型チップキャパシタ１００'は第１及び第２連結導体ライン１４１、１４２がキャパシタ本体１１０の上面及び下面に形成されているだけでなく、その内部及び外部構造でも上下対称性を有する。図１５に図示されたように、第１キャパシタ部ＣＲ１は積層方向（Ｚ軸方向）の両端（即ち、上部及び下部）に配置され、便宜上、下部ＣＲ１ａと上部ＣＲ１ｂに区分することが出来る。第２キャパシタ部ＣＲ２は第１キャパシタ部の下部ＣＲ１ａと上部ＣＲ１ｂとの間に配置されている。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は外部電極１３１〜１３４及び第１及び第２連結導体ライン１４１、１４２を通して相互並列に連結される。

積層型チップキャパシタ１００'は第１キャパシタ部の上部及び下部ＣＲ１ａ、ＣＲ１ｂが相互対称に配置され、上面及び下面の第１及び第２連結電極ライン１４１、１４２が相互対称に配置されることにより、キャパシタ全体の上下対称性を確保することが出来る。このような上下対称性により、キャパシタ実装時にキャパシタの上下に関する方向性がなくなり、これによって上下の区別無くキャパシタを実装できる実装の便宜性を図ることが出来る。図１４の実施形態でも、各キャパシタ部ＣＲ１、ＣＲ２と第１及び第２連結導体ライン１４１、１４２の間の連結関係は図６のように表示されることができ、キャパシタ実装のため図７または１３の回路基板が使用されることが出来る。従って、本実施形態でも連結導体ラインを通した第２キャパシタ部ＣＲ２への抵抗の直列的な付加効果が得られるということは明確で、

条件を満たすことにより広帯域周波数でフラットなインピーダンス特性を得ることが出来る。

図１６は図１の積層型チップキャパシタの他の変形例を表した斜視図で、図１７及び１８は図１６のキャパシタを実装するための回路基板の例を表した平面図で、図１９は回路基板に実装された図１６の積層型チップキャパシタの等価回路図である。図１６の積層型チップキャパシタ１００''は第１及び第３外部電極１３１、１３３が第１連結導体ライン１４１により相互連結されているが、第２及び第４外部電極１３２、１３４は連結導体ラインにより相互連結されていない。即ち、積層型チップキャパシタ１００''は図１の積層型チップキャパシタ１００において第２連結導体ライン１４２が省略されたのと同様である。積層型チップキャパシタ１００''の本体内部の構造は図２の実施形態のような上下非対称構造と同一であることが出来る。これとは異なって、第１連結導体ライン１４１をキャパシタ本体１１０の下面にも追加形成し、キャパシタ本体の内部を図１５の実施形態のような上下対称構造にすることも出来る。

このような積層型チップキャパシタ１００''を実装するための回路基板として、図１７のような回路基板を利用することが出来る。図１７に図示されたように、回路基板２２は、第１及び第２外部電極１３１、１３２にそれぞれ接続される第１及び第２パッド３１、３２だけでなく、第４外部電極１３４に接続されるパッド３４をさらに備える。また、このパッド３１、３２、３４にはビア４１、４２、４４のような外部回路が直接接続される。

上述のように、パッド３１、３２、３４に外部回路（ビア）を接続させることにより、第１及び第２外部電極１３１、１３２は第１及び第２パッド３１、３２を通して外部回路と直接連結され、第４外部電極１３４はパッド３４を通して外部回路と直接連結される。これに反して、第３外部電極１３３は第１連結導体ライン１４１を通して外部回路と連結される。

図１８に図示されたように、図１６の積層型チップキャパシタ１００''を実装させるため、フローティングされた追加のパッド３３を備えた回路基板２３を使用することも出来る。図１８を参照すると、第１、２、４外部電極１３１、１３２、１３４にそれぞれ接続される第１、２、４パッド３１、３２、３４に加えて第３パッド３３がさらに形成されている。この第３パッド３３は外部回路（例えば、ビア）に直接連結されず、第３外部電極１３３と第１連結導体ライン１４１を通して外部回路に連結される。

図１９を参照すると、回路基板（２２または ２３）に実装された積層型チップキャパシタ１００''において、第１連結導体ライン１４１による抵抗Ｒｃは第２キャパシタ部ＣＲ２に直列に付加され（但し、数２はＬ２'＝Ｌ２＋Ｌｃ、Ｒ２'＝Ｒ２＋Ｒｃに変形）、相互直列に連結された連結導体ラインと第２キャパシタ部ＣＲ２は第１キャパシタ部ＣＲ１と並列に連結される。また、第１、２、４パッド３１、３２、３４に外部回路を直接接続させることにより、第１キャパシタ部ＣＲ１の両端だけでなく第２キャパシタ部ＣＲ２の一端も外部回路へ引出される。

図２０乃至２２は、本発明の他の実施形態による積層型チップキャパシタの斜視図、断面図及び内部電極構造を表した平面図である。

前述の実施形態とは異なって、図２０乃至２２のキャパシタ２００では、キャパシタ本体２１０の下端に配置された第１キャパシタ部ＣＲ１の第１及び第２外部電極２３１、２３２はキャパシタ本体２１０の両側の長側面（ｌｏｎｇｅｒ ｓｉｄｅ ｆａｃｅ）上に形成され、第１キャパシタ部ＣＲ１の上部に配置された第２キャパシタ部ＣＲ２の第３及び第４外部電極２３３、２３４はキャパシタ本体２１０の両側の短側面（ｓｈｏｒｔｅｒ ｓｉｄｅ ｆａｃｅ）上に形成される。本実施形態の場合にも、第１及び第２キャパシタ部ＣＲ１、ＣＲ２のキャパシタンスＣ１、Ｃ２とＥＳＲ（Ｒ１、Ｒ２）の間にはＣ１＜Ｃ２、Ｒ１＞Ｒ２が成立し、

の条件を満たす。

図２０及び２２に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極２２１、２２２はリード２２１ａ、２２２ａを通して第１及び第２外部電極２３１、２３２に連結され、第２キャパシタ部ＣＲ２の第３及び第４内部電極２２３、２２４はリード２２３ａ、２２４ａを通して第３及び第４外部電極２３３、２３４に連結される。本実施形態でも、リード２２１ａ〜２２４ａの幅の調節を通して該当キャパシタ部のＥＳＲを調整することができ、必要な場合、リード幅を内部電極のメイン部の長辺或いは短辺の全体の長さに拡張することが出来る。図面符号２１１は誘電体層を表す。

図２０に図示されたように、第１及び第２外部電極２３１、２３２の間の距離が第３及び第４外部電極２３３、２３４の間の距離より短いため、第１及び第２内部電極１２１、１２２内での電流経路の長さは第３及び第４内部電極１２３、１２４内での電流経路の長さより短い。従って、第１キャパシタ部ＣＲ１は高周波でＥＳＬを低めるのに寄与するよう第２キャパシタ部ＣＲ２より低いＥＳＬを有することが出来る（Ｌ１＜Ｌ２）。第２キャパシタ部ＣＲ２のＥＳＬより低いＥＳＬを有する第１キャパシタ部ＣＲ１を回路基板の実装面に隣接して配置することにより、電流ループによる電流経路がより短くなり、キャパシタ全体のＥＳＬ（特に、高周波領域で）はさらに低くなる。結局、広帯域周波数でフラットなインピーダンス特性（そして、高いＥＳＲ特性）の具現が可能であるだけでなく、全体キャパシタの高周波帯域でのＥＳＬはさらに低い値を維持することとなる。低ＥＳＬの具現に有利な本実施形態は、特にＭＰＵパッケージ用ディカップリングキャパシタとして効果的に使用されることが出来る。

図２０のキャパシタ２００は、より高いＥＳＲを容易に具現するため、図２３、２４または２５の内部電極構造を使用することも出来る。即ち、図２３に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極２２１'、２２２'の幅を減少させるか（第１及び第２内部電極２２１'、２２２'の幅は第３及び第４内部電極２２３、２２４の幅より小さい）、図２４に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極２２１ｖ、２２２ｖに開口部２２１ｂ、２２２ｂを形成するか、図２５に図示されたように、第１キャパシタ部ＣＲ１の第１及び第２内部電極２２１ｗ、２２２ｗの長さを減少させることが出来る（第１及び第２内部電極２２１ｗ、２２２ｗの長さは第３及び第４内部電極の長さより小さい）。上述のように、第１キャパシタ部ＣＲ１での相互隣接した異種極性の内部電極のオーバーラップ面積の減少は第１キャパシタ部ＣＲ１のキャパシタンスＣ１の減少をもたらし、これにより高いＥＳＲを具現しながら

の条件を満たすのが容易になる。相互隣接した第１及び第２内部電極の間の誘電体層の厚さを増加させることにより、第１キャパシタ部ＣＲ１のキャパシタンスＣ１を減少させることも出来る。図２３乃至図２５において、図面符号２２１'ａ、２２２'ａ、２２１ｖａ、２２２ｖａ、２２１ｗａ、２２２ｗａはリードを表す。

図２６は図２０のキャパシタ２００が実装される回路基板の一例を表したものである。図２６を参照すると、回路基板２５は第１及び第２外部電極２３１、２３２が接続される第１及び第２パッド７１、７２を備え、このパッド７１、７２に外部回路（ここではビア８１、８２）がそれぞれ接続される。これによって、図６に図示されたような等価回路を得ることができ、第１及び第２連結導体ライン２４１、２４２による第２キャパシタ部ＣＲ２への抵抗の直列的な付加または第２キャパシタ部ＣＲ２の実質的な抵抗調節の効果を得ることが出来る（数２参照）。

キャパシタ２００を実装するため、図２６の回路基板２５の代わりに図２７の回路基板２６を使用することも出来る。外部回路と直接連結されないフローティングされた付加のパッド７３、７４は第３及び第４外部電極２３３、２３４に接続されることが出来る。

図２８は図２０のキャパシタの変形例を表した斜視図で、図２９は図２８のキャパシタの断面図である。図２８及び２９のキャパシタ２００'は、図２０のキャパシタの内外部構造を上下対称に作ったものに該当する。即ち、図２８及び２９に図示されたように、本体外部では上下面にそれぞれ第１及び第２連結導体ライン２４１、２４２を形成し、キャパシタ本体２１０の内部では上端及び下端に第１キャパシタ部（ＣＲ１：ＣＲ１ａ、ＣＲ１ｂ）を配置し、第１キャパシタ部ＣＲ１の間に第２キャパシタ部ＣＲ２を配置したものである。各キャパシタ部ＣＲ１、ＣＲ２の内部電極構造は図２２乃至２５で説明した通りである。

図３０は図２０のキャパシタの他の変形例を表した斜視図で、図３１及び３２は図３０のキャパシタが実装される回路基板の例を表した平面図である。

図３０のキャパシタ２００''は図２０のキャパシタ２００において第２連結導体ライン２４２を省略したものに該当する。このように、第１外部電極２３１と第３外部電極２３３は第１連結導体ライン２４１を通して相互連結されるが、第２外部電極２３２と第４外部電極２３４は連結導体ラインにより連結されないことが出来る。この場合、図３１に図示されたように、キャパシタ２００''を実装するため、第１、２及び４外部電極にそれぞれ接続されるパッド７１、７２、７４を備える回路基板２７が使用されることが出来る。各パッド７１、７２、７４にはビア８１、８２、８４のような外部回路が直接接続されることが出来る。

これとは異なって、キャパシタ２００''を実装するため、図３２に図示されたように、フローティングされた付加のパッド７３をさらに設けることも出来る。しかし、このパッド７３にはビアが直接接続されない。このような回路基板（２７または２８）を使用することにより、第１、２、４パッド７１、７２、７４（従って、第１、２、４外部電極２３１、２３２、２３４）はビアのような外部回路と直接連結されるが、第３パッド７３（従って、第３外部電極２３３）は第１連結導体ライン２４１を通して外部回路と連結される。

図３０のキャパシタ２００''は下面に第１連結導体ライン２４１をさらに設け、その内部構造を図２９のように作ることにより、内外部構造において上下対称構造に製造することも出来る。

図３３はさらに他の実施形態による積層型チップキャパシタの斜視図で、図３４は図３３のキャパシタをＸＸ'ラインに沿って切った断面図で、図３５はその内部電極構造の一例を表した平面図である。

図３３乃至３５のキャパシタ３００では、第１及び第２外部電極３３１、３３２がキャパシタ本体３１０の長側面の長さの殆どに渡り形成されて長側面を覆い、第３及び第４外部電極３３３、３３４はキャパシタ本体３１０の短側面の一部幅だけ覆っている。その内部構造では、図３４及び３５に図示されたように、下部の第１キャパシタ部ＣＲ１の第１及び第２内部電極３２１、３２２はリード３２１ａ、３２２ａを通して第１及び第２外部電極３３１、３３２に接触して連結される。上部の第２キャパシタ部ＣＲ２の第３及び第４内部電極３２３、３２４はリード３３３ａ、３３４ａを通して第３及び第４外部電極３３３、３３４にそれぞれ接触して連結される。

図３３乃至３５の実施形態では、第１及び第２外部電極３３１、３３２を長側面に配置し、第１及び第２内部電極のリード３２１ａ、３２１ｂの幅が長側面の長さの殆どに渡り長く延長されているため、特に第１キャパシタ部ＣＲ１のＥＳＬが非常に低くなる。回路基板の実装面に隣接配置される第１キャパシタ部ＣＲ１の低いＥＳＬは、チップキャパシタ全体のＥＳＬをさらに低減させるのに寄与する。必要な場合、第１及び第２内部電極のリード３２１ａ、３２２ａの幅は第１及び第２内部電極３２１、３２２のメイン部の長側辺の全体の長さに拡張されることが出来る。図３５では第１及び第２内部電極３２１、３２２は減少した幅を有しているが、本発明がこれに限定されるのではなく、例えば、第３及び第４内部電極３２３、３２４と同一な幅を有するか、減少した長さを有するか、開口部が形成されることもある。

図３３のキャパシタ３００を実装するため、図３６に図示されたような、回路基板２９を使用することが出来る。第１及び第２外部電極３３１、３３２にそれぞれ接続される第１及び第２パッド７０１、７０２には外部回路としてビア８０１、８０２が接続されている。付加的にフローティングされた第３及び第４パッド７０３、７０４の少なくとも一つをさらに設けて使用することも出来る（点線参照）。

図３３の実施形態も、第１連結導体ライン３４１を下面に付加設置し、その内部構造を上下対称の構造にすることにより、上下対称の内外部構造に変更できることは明確である。

図３７は実施例１及び従来例による積層型チップキャパシタの周波数対インピーダンス（ｆ−ｚ）特性を比較して表したグラフである。実施例１のキャパシタのインピーダンス曲線（実線）は図１乃至図７の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数−インピーダンス測定の実験結果を表す。

特に、実施例１のサンプルは、１０μＦ容量の４端子１６０８サイズ（１．６ｍｍ×０．８ｍｍ）の積層型チップキャパシタに該当する。実施例１のキャパシタは約１００ｍΩのＥＳＲを有し、上述の

条件を満たす。従来例の周波数対インピーダンス特性曲線（点線）は、従来の１０μＦ容量の２端子１６０８サイズのキャパシタサンプルに対して測定した結果である。この従来例のサンプルは、２つのキャパシタ部に分けられず、単に２つの外部電極に交互に連結される異種極性内部電極の繰り返し積層構造を有する。

図３７に図示されたように、実施例１は高いＥＳＲを有しながらも広帯域の周波数範囲でフラットな（即ち、実質的に定数に該当する）インピーダンス特性を表す反面、従来例は共振周波数の近くで非常に低いインピーダンス（即ち、低いＥＳＲ特性）をみせながら共振周波数で非常に急なバレー（ｖａｌｌｅｙ）または極小点を表す。従って、実施例１のインピーダンス特性は従来例に比べて著しく安定した電力分配網を提供することが出来ることが分かる。

図３８は実施例２及び比較例による積層型チップキャパシタの周波数対インピーダンス（ｆ−ｚ）特性を比較して表したグラフである。実施例２のキャパシタのインピーダンスの曲線（実線）は、図１及び２のキャパシタ構造及び図７の回路基板と共に図９ａ乃至１１のいずれか一つの内部電極構造を有するサンプルに対する周波数−インピーダンスの測定実験結果を表す。

特に、実施例２のサンプルは、１０μＦ容量の４端子１６０８サイズ（１．６ｍｍ×０．８ｍｍ）の積層型チップキャパシタに該当し、上述の

条件を満たす。実施例２のサンプルにおいてキャパシタのＥＳＲは９００ｍΩと非常に高い。

これに反して、比較例のサンプルは図１乃至４及び７の構造のような構造を有し、そのキャパシタのＥＳＲは約９００ｍΩと非常に高いが、

条件を満たしていない。実際に９００ｍΩの非常に高いＥＳＲを具現しながら

の条件を満たすためには、１０ｎＨ以上のインダクタンスを有する連結導体ラインが必要であった。

図３８に図示されたように、実施例２のサンプル（実線）は９００ｍΩ程度の非常に高いＥＳＲを表しながらも、広帯域の周波数でフラットなインピーダンス特性をみせるのに対して、比較例のサンプル（点線）は広帯域でフラットなインピーダンス特性をみせず、第２キャパシタ部のインピーダンス領域と第１キャパシタ部のインピーダンス領域が交差する周波数でバレー状（ｖａｌｌｅｙ）のインピーダンス特性を表している。結局、比較例のサンプルでは、連結導体ラインのインダクタンスの不足（または限界）がＥＳＲを高め、広帯域でフラットなインピーダンス特性を具現するのに制約として作用する。

前述の実施形態では

の条件を満たす第１及び第２連結導体ライン１４１、１４２、２４１、２４２、３４１、３４２がキャパシタ本体の外面に形成されているが、本発明がこれに限定されるのではない（下記の実施形態参照）。

図３９乃至図４１は他の実施形態によるキャパシタの外形を表した斜視図、断面図及び内部電極構造の平面図である。図示されたように、キャパシタ４００の本体１１０の側面に第１乃至第４外部電極１３１〜１３４を有する。しかし、連結導体ラインはキャパシタ本体１１０上に配置されてなく、キャパシタ本体１１０の内部に配置されている。即ち、図４０及び４１に図示されたように、第１外部電極１３１と第３外部電極１３３を連結する第１連結導体ライン４４１と第２外部電極１３２と第４外部電極１３４を連結する第２連結導体ライン４４２がキャパシタ本体１１０の内部で誘電体層１１１上に形成されている。第１及び第２連結導体ライン４４１、４４２以外の内部電極１２１〜１２４とこれらの連結関係は前述の実施形態の通りである。

本発明は上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定し、請求範囲に記載された本発明の技術的な思想を外れない範囲内で多様な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有している者に自明である。

本発明の一実施形態による積層型チップキャパシタの外形を表した斜視図である。 図１の積層型チップキャパシタをＸＸ'ラインに沿って切った断面図である。 図１のキャパシタの内部電極の構造を表した平面図である。 図１のキャパシタを回路基板に実装した回路基板装置を表した斜視図である。 図４の回路基板装置において、第１キャパシタ部（ａ）、第２キャパシタ部（ｂ）及び回路基板に実装された積層型チップキャパシタ（ｃ）の等価回路図である。 図５（ｃ）をより簡単に表現した等価回路図である。 図４に図示された回路基板の概略的な平面図である。 図４の回路基板装置の断面図である。 他の実施形態による積層型チップキャパシタの内部電極構造を表した平面図である。 図９ａの第１及び第２キャパシタ部ＣＲ１、ＣＲ２での隣接した異種極性の内部電極のオーバーラップ領域を表した図面である。 さらに他の実施形態による内部電極構造を表した平面図である。 さらに他の実施形態による内部電極構造を表した平面図である。 図４の回路基板装置の変形例を表した斜視図である。 図１２に図示された回路基板を表した平面図である。 図１のキャパシタの変形例を表した斜視図である。 図１４のキャパシタの断面図である。 図１の積層型チップキャパシタの他の変形例を表した斜視図である。 図１６のキャパシタを実装するための回路基板の例を表した平面図である。 図１６のキャパシタを実装するための回路基板の例を表した平面図である。 回路基板に実装された図１６の積層型チップキャパシタの等価回路図である。 本発明の他の実施形態による積層型チップキャパシタの斜視図である。 本発明の他の実施形態による積層型チップキャパシタの断面図である。 本発明の他の実施形態による積層型チップキャパシタの内部電極構造を表した平面図である。 図２２の変形例を表した平面図である。 図２２の変形例を表した平面図である。 図２２の変形例を表した平面図である。 図２０のキャパシタが実装される回路基板の例を表した平面図である。 図２０のキャパシタが実装される回路基板の例を表した平面図である。 図２０のキャパシタの変形例を表した斜視図である。 図２８のキャパシタの断面図である。 図２０のキャパシタの他の変形例を表した斜視図である。 図３０のキャパシタが実装される回路基板の例を表した平面図である。 図３０のキャパシタが実装される回路基板の例を表した平面図である。 さらに他の実施形態による積層型チップキャパシタの斜視図である。 図３３のキャパシタをＸＸ'ラインに沿って切った断面図である。 図３３の内部電極構造の一例を表した平面図である。 図３３のキャパシタが実装される回路基板の例を表した平面図である。 一実施例と従来例による積層型チップキャパシタの周波数対インピーダンス特性を比較して表したグラフである。 他の実施例と比較例による積層型チップキャパシタの周波数対インピーダンス特性を比較して表したグラフである。 さらに他の実施形態による積層型チップキャパシタの外形を表した斜視図である。 さらに他の実施形態による積層型チップキャパシタの外形を表した断面図である。 さらに他の実施形態による積層型チップキャパシタの外形を表した内部電極構造の平面図である。

符号の説明

１００ 積層型チップキャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１２１ 第１内部電極
１２２ 第２内部電極
１２３ 第３内部電極
１２４ 第４内部電極
１２１ａ、１２２ａ リード
１３１〜１３４ 外部電極
１４１ 第１連結導体ライン
１４２ 第２連結導体ライン
２０ 回路基板
３１〜３４ 実装パッド

Claims (39)

1. 複数の誘電体層が積層された積層構造を有し、積層方向に沿って配置された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、
   前記キャパシタ本体の側面上に形成された、相互同一な極性を有する第１外部電極及び第３外部電極、並びに前記第１外部電極の極性とは異なる相互同一な極性を有する第２外部電極及び第４外部電極と、
   前記第１外部電極と第３外部電極を相互連結するか、又は前記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含み、
   前記第１キャパシタ部は、前記キャパシタ本体の内部において誘電体層を介して相互対向するよう配置された相互異なる極性の第１内部電極及び第２内部電極を含み、
   前記第２キャパシタ部は、前記本体の内部において誘電体層を介して相互対向するよう交互に配置された相互異なる極性の複数の第３内部電極及び第４内部電極を含み、
   前記第１乃至第４外部電極は前記第１乃至第４内部電極にそれぞれ連結され、
   前記第１キャパシタ部の等価直列抵抗（Ｒ１）及び前記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は、０．７（Ｒ１）≦Ｒ２'≦１．３（Ｒ１）を満たすことを特徴とする積層型チップキャパシタ。
2. 前記第１キャパシタ部の等価直列抵抗（Ｒ１）と、前記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は実質的に同一であることを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記第１キャパシタ部の等価直列抵抗（Ｒ１）、前記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）、前記第１キャパシタ部のキャパシタンス（Ｃ１）、前記第２キャパシタ部と連結導体ラインの合成等価直列インダクタンス（Ｌ２'）は
   

   

   を満たすことを特徴とする請求項１に記載の積層型チップキャパシタ。
4. 前記第１キャパシタ部の相互対向する第１内部電極と第２内部電極のオーバーラップ面積は前記第２キャパシタ部の相互対向する第３内部電極と第４内部電極のオーバーラップ面積より小さいことを特徴とする請求項１から請求項３の何れかに記載の積層型チップキャパシタ。
5. 前記第１キャパシタ部の第１内部電極及び第２内部電極の長さは、前記第２キャパシタ部の第３内部電極及び第４内部電極の長さより短いことを特徴とする請求項１から請求項４の何れかに記載の積層型チップキャパシタ。
6. 前記第１キャパシタ部の第１内部電極及び第２内部電極の幅は、前記第２キャパシタ部の第３内部電極及び第４内部電極の幅より短いことを特徴とする請求項１から請求項５の何れかに記載の積層型チップキャパシタ。
7. 前記第１キャパシタ部の第１内部電極及び第２内部電極に開口部が形成されていることを特徴とする請求項１から請求項６の何れかに記載の積層型チップキャパシタ。
8. 前記第１キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さは、前記第２キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さより大きいことを特徴とする請求項１から請求項７の何れかに記載の積層型チップキャパシタ。
9. 前記第２キャパシタ部の内部電極の総積層数は、前記第１キャパシタ部の内部電極の総積層数より大きいことを特徴とする請求項１から請求項８の何れかに記載の積層型チップキャパシタ。
10. 前記第１キャパシタ部の等価直列抵抗は、第２キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項１から請求項９の何れかに記載の積層型チップキャパシタ。
11. 前記第１キャパシタ部の等価直列インダクタンスは、前記第２キャパシタ部の等価直列インダクタンスより小さいことを特徴とする請求項１から請求項１０の何れかに記載の積層型チップキャパシタ。
12. 前記第１キャパシタ部は前記キャパシタ本体内の下端に配置され、前記第２キャパシタ部は前記第１キャパシタ部上に配置されたことを特徴とする請求項１から請求項１１の何れかに記載の積層型チップキャパシタ。
13. 前記第２キャパシタ部は前記第１キャパシタ部の間に配置され、前記第１キャパシタ部は前記第２キャパシタ部の上下に配置されたことを特徴とする請求項１から請求項１１の何れかに記載の積層型チップキャパシタ。
14. 前記連結導体ラインは前記キャパシタ本体の上面及び下面に配置され、前記第１キャパシタ部は前記第２キャパシタ部を介して積層方向に対称に配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項１３に記載の積層型チップキャパシタ。
15. 前記連結導体ラインは、前記キャパシタ本体の外面上に形成されたことを特徴とする請求項１から請求項１４の何れかに記載の積層型チップキャパシタ。
16. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインとを含むことを特徴とする請求項１５に記載の積層型チップキャパシタ。
17. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインの一つのみを含むことを特徴とする請求項１５に記載の積層型チップキャパシタ。
18. 前記連結導体ラインは、前記キャパシタ本体の内部において誘電体層上に形成されたことを特徴とする請求項１から請求項１７の何れかに記載の積層型チップキャパシタ。
19. 前記連結導体ラインの導電率、長さ、幅または厚さの調節を通して前記第２キャパシタ部に直列に付加する抵抗を調節することを特徴とする請求項１から請求項１８の何れかに記載の積層型チップキャパシタ。
20. 前記積層型チップキャパシタは、第１乃至第４外部電極がそれぞれ１ずつある４端子キャパシタであることを特徴とする請求項１から請求項１９の何れかに記載の積層型チップキャパシタ。
21. 前記第１外部電極及び第２外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置され、前記第３外部電極及び第４外部電極は前記キャパシタ本体に相互対向する２つの長側面上に配置されたことを特徴とする請求項２０に記載の積層型チップキャパシタ。
22. 前記第１外部電極及び第２外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置され、前記第３外部電極及び第４外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置されたことを特徴とする請求項２０に記載の積層型チップキャパシタ。
23. 前記第１内部電極及び第２内部電極はリードを通して前記第１外部電極及び第２外部電極にそれぞれ連結され、前記第１内部電極及び第２内部電極のリード幅の調節を通して前記第１キャパシタ部の等価直列抵抗が調整可能であることを特徴とする請求項２０に記載の積層型チップキャパシタ。
24. 前記第３内部電極及び第４内部電極はリードを通して前記第３外部電極及び第４外部電極にそれぞれ連結され、前記第３内部電極及び第４内部電極のリード幅の調節を通して前記第２キャパシタ部の等価直列抵抗が調整可能であることを特徴とする請求項２０に記載の積層型チップキャパシタ。
25. 請求項１による積層型チップキャパシタと、
    前記積層型チップキャパシタが実装された実装面と、前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板とを含み、
    前記回路基板の実装面には前記積層型チップキャパシタの第１外部電極に接続する第１パッドと、前記第２外部電極に接続される第２パッドが形成されており、前記第１パッド及び第２パッドは前記外部回路と直接連結され、
    前記積層型チップキャパシタは、前記第２キャパシタ部より前記第１キャパシタ部が前記実装面に、より隣接して位置するよう配置されたことを特徴とする回路基板装置。
26. 前記第１キャパシタ部の等価直列抵抗（Ｒ１）と、前記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）は実質的に同一であることを特徴とする請求項２５に記載の回路基板装置。
27. 前記第１キャパシタ部の等価直列抵抗（Ｒ１）、前記第２キャパシタ部と連結導体ラインの合成等価直列抵抗（Ｒ２'）、前記第１キャパシタ部のキャパシタンス（Ｃ１）、前記第２キャパシタ部と連結導体ラインの合成等価直列インダクタンス（Ｌ２'）は
    

    

    を満たすことを特徴とする請求項２５に記載の回路基板装置。
28. 前記第１キャパシタ部の等価直列抵抗は、前記第２キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項２５から請求項２７の何れかに記載の回路基板装置。
29. 前記回路基板の内部には、前記外部回路の一部として前記第１パッド及び第２パッドに接続したビアが形成されたことを特徴とする請求項２５から請求項２８の何れかに記載の回路基板装置。
30. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインを含み、
    前記第３外部電極及び第４外部電極は前記第１連結導体ライン及び第２連結導体ラインを通して前記外部回路と連結されたことを特徴とする請求項２５から請求項２９の何れかに記載の回路基板装置。
31. 前記回路基板の実装面には前記第３外部電極に接続される第３パッドと、前記第４外部電極に接続される第４パッドがさらに形成されていることを特徴とする請求項３０に記載の回路基板装置。
32. 前記少なくとも一つの連結導体ラインは前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインの一つのみを含むことを特徴とする請求項２５から請求項３１の何れかに記載の回路基板装置。
33. 前記少なくとも一つの連結導体ラインは前記第１連結導体ラインのみを含み、前記回路基板の実装面には前記第４外部電極に接続されるパッドがさらに形成されており、前記第４外部電極に接続されるパッドは前記外部回路と直接連結されたことを特徴とする請求項３２に記載の回路基板装置。
34. 前記回路基板の内部には、前記外部回路の一部として前記第４外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されていることを特徴とする請求項３３に記載の回路基板装置。
35. 前記少なくとも一つの連結導体ラインは前記第２連結導体ラインのみを含み、前記回路基板の実装面には前記第３外部電極に接続されるパッドがさらに形成されており、前記第３外部電極に接続されるパッドは前記外部回路と直接連結されたことを特徴とする請求項３２に記載の回路基板装置。
36. 前記回路基板の内部には、前記外部回路の一部として前記第３外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されていることを特徴とする請求項３５に記載の回路基板装置。
37. 前記積層型チップキャパシタは第１乃至第４外部電極がそれぞれ１ずつある４端子キャパシタであり、
    前記第１外部電極及び第２外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置され、前記第３外部電極及び第４外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置されたことを特徴とする請求項２５から請求項３６の何れかに記載の回路基板装置。
38. 前記第１キャパシタ部の相互対向する第１内部電極と第２内部電極のオーバーラップ面積は、前記第２キャパシタ部の相互対向する第３内部電極と第４内部電極のオーバーラップ面積より小さいことを特徴とする請求項２５から請求項３７の何れかに記載の回路基板装置。
39. 前記第１キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さは、前記第２キャパシタ部の相互対向する第１内部電極と第２内部電極の間の誘電体層の厚さより大きいことを特徴とする請求項２５から請求項３８の何れかに記載の回路基板装置。

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