JP5108678B2 - 積層型チップキャパシタ及びこれを備えた回路基板装置 - Google Patents

Description

本発明は積層型チップキャパシタに関するもので、より詳しくは、調整可能でありながらも高い等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）と低い等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）を有し、広い周波数帯域で一定なインピーダンス特性を具現できる積層型チップキャパシタ及びこれを備えた回路基板装置に関する。

積層型チップキャパシタは、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の電力分配網（Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ）など電源回路の安定化のためのディカップリングキャパシタとして広く使われている。ディカップリングキャパシタは、ＭＰＵなどの同時スイッチングによる電圧ノイズを除去するため低インピーダンス電流源として使用されるキャパシタである。

ＭＰＵは、動作速度が増加し続け集積度が向上されるにつれ、消耗電流は大きくなる一方であり使用電圧は低くなる傾向にある。従って、ＭＰＵ消耗電流の急激な変化による供給ＤＣ電圧のノイズを一定な範囲内で抑制することはさらに困難になりつつある。最近はＭＰＵの動作周波数がさらに増加するに伴いＭＰＵ消耗電流の変化がより激しくなり、これによってディカップリングキャパシタの容量とＥＳＲを増加させ、ＥＳＬを減少させることが求められている。これは広帯域の周波数範囲で電力分配網のインピーダンスの大きさが低くて一定に保持されるようにするためであり、究極的にＭＰＵ消耗電流の激しい変化による供給ＤＣ電圧のノイズを抑制するのに役立てることが出来る。

ＭＰＵ電力分配網に使用されるディカップリングキャパシタに求められる低ＥＳＬ特性を満たすため、キャパシタの外部電極の位置、外部電極の形態または内部電極の形状の変形が提案された。例えば、特許文献１は、キャパシタ内の電流経路を変形するよう異種極性の第１内部電極と第２内部電極のリードを相互隣接してかみ合った配列に配置させることによりＥＳＬを低減させる方案を提案している。このような従来の技術は究極的にＥＳＬを低減させることは出来るが、ＥＳＬだけでなくＥＳＲも低減させることになる。電源回路の安定性はキャパシタのＥＳＬだけでなくＥＳＲにも依存し、小さ過ぎるＥＳＲは電源回路の安定性を劣らせて共振発生時に電圧が激しく変動することになる。結局、このような形態のキャパシタは高周波インピーダンスを低めるには役立つものの、低すぎるＥＳＲにより電力分配網のインピーダンスの大きさを低くて一定に保持させることの妨げとなる。

低すぎるＥＳＲの問題点を克服すべく、外部電極または内部電極に電気的な高抵抗の材料を使用して高ＥＳＲ特性を具現する方案が提案された。しかし、高抵抗の外部電極を使用する場合、外部電極内のピンホールによる電流集中現象により引き起こされる局部的熱点を防止しなければならないという厄介さがあり、またＥＳＲを精密に調整することが難しい。また内部電極に高抵抗の材料を使用する場合、キャパシタ高容量化によるセラミック材料の変更によりセラミック材料とマッチングすべき高抵抗の内部電極材料もセラミック材料の改善または変更に伴って変更し続けなければならないという短所があり、これは製品のコスト上昇の原因となり得る。

特許文献２は、相互容量の異なる２つのキャパシタを同じキャパシタ本体内に一体に配置して広い周波数帯域で低いインピーダンスを有するキャパシタを提案した。しかし、上記公報にも開示された通り、各共振周波数の近傍で一定なインピーダンスを保持することは出来ず、これにより電源回路の安定性に好ましくない影響を与えることになる。

米国特許第５，８８０，９２５号 米国特許出願公開公報第２００６／０２０９４９２号

本発明の一様態は、材料を変更することなく低ＥＳＬ及び高ＥＳＲ特性を全て満たすことができ、広い周波数範囲で電力分配網のインピーダンスの大きさを一定に保持できる積層型チップキャパシタを提供する。また本発明の他の様態は上述の積層型チップキャパシタを備えた回路基板装置を提供する。

本発明の第１様態による積層型チップキャパシタは、複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上にそれぞれ１つずつ形成された第１ないし第４外部電極−上記第１及び第３外部電極は相互同じ極性を有し、第２及び第４外部電極は相互同じ極性を有するが上記第１外部電極の極性とは異なる極性を有する−と、上記キャパシタ本体の外面上に形成され、上記第１外部電極と第３外部電極を相互連結するか上記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。

上記第１キャパシタ部は、上記本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の第１及び第２内部電極を含む。また上記第２キャパシタ部は、上記本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の複数の第３及び第４内部電極を含む。上記第１外部電極は上記第１内部電極と連結され、上記第２外部電極は上記第２内部電極と連結され、上記第３外部電極は上記第３内部電極と連結され、上記第４外部電極は上記第４内部電極と連結される。上記連結導体ラインは上記第２キャパシタ部に直列に付加されて調整された抵抗値を有する。

本発明の実施形態によると、上記第２キャパシタ部内の第３及び第４内部電極の総積層数は、上記第１キャパシタ部内の第１及び第２内部電極の総積層数より大きい。上記第１キャパシタ部のＥＳＲは第２キャパシタ部のＥＳＲより大きいことが出来る。また上記第１キャパシタ部のＥＳＬは上記第２キャパシタ部のＥＳＬより小さいことが出来る。

本発明の実施形態によると、上記第１キャパシタ部は上記積層方向からの両端（即ち、上部及び下部）のいずれか一端に位置する。この場合、上記連結導体ラインは上記キャパシタ本体の上面及び下面（積層方向に垂直な面）のいずれか一つに配置されることが出来る。

これとは異なって、上記第１キャパシタ部は上記積層方向からの両端に２つの上記第１キャパシタ部が配置され、上記第２キャパシタ部は上記２つの第１キャパシタ部の間に配置されることが出来る。この場合、上記連結導体ラインは上記キャパシタ本体の上面及び下面に配置されることが出来る。特に、上記両端の第１キャパシタが相互対称して配置されることにより、上記積層型チップキャパシタは上下対称性を有することが出来る。

本発明の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインの少なくとも一方を含むことが出来る。他の実施形態として、上記第１外部電極と第３外部電極は上記連結導体ラインにより相互連結されるが、上記第２外部電極と第４外部電極は連結導体ラインにより相互連結されないことがある。さらに他の実施形態として、上記第２外部電極と第４外部電極は上記連結導体ラインにより相互連結されるが、上記第１外部電極と第３外部電極は連結導体ラインにより相互連結されないことがある。

上記第１キャパシタ部は同一極性の外部電極を連結する上記連結導体ラインにより上記第２キャパシタ部と並列に連結され、上記連結導体ラインは第２キャパシタ部と直列に連結されることが出来る。上記連結導体ラインの導電率の調整を通して上記第２キャパシタ部に直列に付加される抵抗を調整することが出来る。また上記連結導体ラインの長さ、幅または厚さの調整を通して上記第２キャパシタ部に直列に付加される抵抗を調整することが出来る。上記連結導体ラインはスクリーンプリンティングなどを用いて厚膜抵抗体の形態で形成されたり、スパッタリングなどを用いて薄膜抵抗体の形態で形成されることが出来る。

本発明の実施形態によると、上記積層型チップキャパシタは、第１から第４外部電極がそれぞれ１つずつある４端子キャパシタである。

上記４端子キャパシタにおいて、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する２つの短側面上に配置され、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する２つの長側面上に配置されることが出来る。

４端子キャパシタの他の実施形態において、上記第１及び第２外部電極は上記キャパシタ本体の相互対向する２つの長側面上に配置され、上記第３及び第４外部電極は上記キャパシタ本体の相互対向する２つの短側面上に配置されることが出来る。

上記第１及び第２内部電極は、リードを通して上記第１及び第２外部電極にそれぞれ連結されることが出来る。上記第１及び第２内部電極のリード幅の調整を通して上記第１キャパシタ部のＥＳＲを調整することが出来る。上記第３及び第４内部電極はリードを通して上記第３及び第４外部電極にそれぞれ連結されることが出来る。上記第３及び第４内部電極のリード幅の調整を通して上記第２キャパシタ部のＥＳＲを調整することが出来る。

本発明の第２様態による回路基板装置は、上述の第１様態による積層型チップキャパシタと、上記積層型チップキャパシタが実装された実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板を含む。上記回路基板の実装面には、上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記積層型チップキャパシタは、上記第２キャパシタ部より上記第１キャパシタ部が上記実装面に、より隣接して位置するよう配置される。上記第１キャパシタ部のＥＳＲは上記第２キャパシタ部のＥＳＲより大きいことが出来る。

上記複数の実装パッドは、上記第１外部電極に接続される第１パッドと、上記第２外部電極に接続される第２パッドとを含み、上記第１及び第２パッドは上記外部回路と直接連結される。

本発明の実施形態によると、上記回路基板の内部には、上記外部回路の一部として上記第１及び第２パッドに接続されたビアが形成されることが出来る。好ましくは、上記第１及び第２パッドを通して上記第１キャパシタ部に流れる電流ループの大きさを最少化するため、上記第１パッドに接続されるビアは上記第２パッドに隣接するよう配置され、上記第２パッドに接続されるビアは上記第１パッドに隣接するよう配置されることが出来る。好ましくは、上記第１または第２パッドそれぞれには２つ以上のビアが接続されることが出来る。

本発明の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインとを含むことが出来る。この場合、上記第３及び第４外部電極は上記第１及び第２連結導体ラインを通して上記外部回路と連結されることが出来る。また、上記複数の実装パッドは上記第３外部電極に接続される第３パッドと上記第４外部電極に接続される第４パッドをさらに含むことが出来る。

本発明の他の実施形態によると、上記少なくとも一つの連結導体ラインは上記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、上記第２外部電極と第４外部電極を相互連結する第２連結導体ラインのうち一つのみ含むことが出来る。

一例として、上記少なくとも一つの連結導体ラインは上記第１連結導体ラインのみ含み、上記複数の実装パッドは上記第４外部電極に接続されるパッドをさらに含み、上記第４外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第４外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されることが出来る。

さらに他の例として、上記少なくとも一つの連結導体ラインは上記第２連結導体ラインのみ含み、上記複数の実装パッドは上記第３外部電極に接続されるパッドをさらに含み、上記第３外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第３外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されることが出来る。

上記回路基板に実装された上記積層型チップキャパシタは、周波数−インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことが出来る。

本発明によると、材料を変更することなく、低ＥＳＬを具現し適切なＥＳＲを維持することが出来る。また本発明をディカップリングキャパシタに適用する場合、広い周波数範囲で電力分配網のインピーダンスを低く一定に維持させることが出来る。ＥＳＲが高いながらも調整可能でＥＳＬの低いディカップリングキャパシタが具現される。

以下、添付の図面を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な形態に変形されることができ、本発明の範囲が以下に説明する実施形態により限定されるものではない。本発明の実施形態は当業界において平均的な知識を有している者に本発明をより完全に説明するため提供される。

図１は本発明の一実施形態による積層型チップキャパシタの外形を表した斜視図で、図２は図１のキャパシタの上面図及び底面図である。また、図３は図１のキャパシタを図２のＳＳ'ラインに沿って切った断面図で、図４は図１のキャパシタの内部電極の構造を表した平面図である。

図１ないし図４を参照すると、積層型チップキャパシタ１００はキャパシタ本体１１０と、その本体の側面に形成された複数の外部電極（１３１，１３２，１３３，１３４：順次に第１ないし第４外部電極）を含む。キャパシタ本体１１０は複数の誘電体層が積層されることにより形成され、そのキャパシタ本体１１０の内には複数の内部電極（１２１，１２２，１２３，１２４：順次に第１ないし第４内部電極）が誘電体層を介して相互分離され配置されている。第１内部電極１２１と第２内部電極１２２は相互異なる極性を有し、第３内部電極１２３と第４内部電極１２４は相互異なる極性を有する。第１及び第２外部電極１３１，１３２はキャパシタ本体１１０の相互対向する２つの側面（特に、短側面）に配置され、第３及び第４外部電極１３３，１３４は他の２つの対向側面（特に、長側面）に配置されている。この積層型チップキャパシタ１００は計４つの外部電極を有する４端子キャパシタであるが、本発明はこれに限定されるものではない。

図３及び４に図示された通り、キャパシタ本体１１０は、積層方向（ｚ軸方向）に沿って配列された第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２を含む。第１キャパシタ部ＣＲ１は、誘電体層を介して相互対向して交代に配置される第１及び第２内部電極１２１，１２２を含む−図示された通り、第１及び第２内部電極１２１，１２２が交代に繰り返して配置される−。第２キャパシタ部ＣＲ２は誘電体層を介して相互対向して交代に配置される第３及び第４内部電極１２３，１２４を含む。

第１キャパシタ部ＣＲ１において第１及び第２内部電極１２１，１２２は、リード１２１ａ，１２２ａを通して第１及び第２外部電極１３１，１３２にそれぞれ連結される。第２キャパシタ部ＣＲ２では、第３及び第４内部電極１２３，１２４はリード１２３ａ，１２４ａを通して第３及び第４外部電極１３３，１３４にそれぞれ連結される。第１及び第２内部電極１２１，１２２は第１及び第２外部電極１３１，１３２にのみ直接連結され、第３及び第４外部電極１３３，１３４には直接連結されない。同様に、第３及び第４内部電極１２３，１２４は第３及び第４外部電極１３３，１３４にのみ直接連結され、第１及び第２外部電極１３１，１３２には直接連結されない。

第１及び第２内部電極１２１，１２２のリード１２１ａ，１２２ａの幅ｌｗを調整することにより、第１キャパシタ部ＣＲ１のＥＳＲを変えることが出来る。リード幅が大きいほどリードを通して流れる電流経路の幅が大きくなるため抵抗Ｒは減少する。必要に応じて、第１及び第２内部電極のリード幅ｌｗは内部電極のメイン部全体の短側辺幅ｅｗだけ拡張されることもある。この場合、第１及び第２内部電極１２１，１２２は長方形であり、この長方形の短辺の長さｅｗの全体にわたり第１及び第２外部電極１３１，１３２に接触連結される。

同様に、第３及び第４内部電極１２３，１２４のリード１２３ａ，１２４ａの幅の調整を通して第２キャパシタ部ＣＲ２のＥＳＲを調整することが出来る。また第３及び第４内部電極のリード１２３ａ，１２４ａも、必要に応じて内部電極のメイン部全体の長側辺の幅だけ拡張されることが出来る。リード幅の変更はＥＳＲに影響を与えるだけでなくＥＳＬにも影響を与える。

図１ないし図３に図示された通り、第１キャパシタ部ＣＲ１の第１及び第２外部電極１３１，１３２は、連結導体ライン１４１，１４２を通して第２キャパシタ部ＣＲ２の第３及び第４外部電極１３３，１３４にそれぞれ連結される。このような連結導体ライン１４１，１４２は一種の導電性抵抗体の役割をし、第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２を並列に連結させると同時に、第２キャパシタ部ＣＲ２に付加の抵抗を直列に連結させる役割をする。

本実施形態では、連結導体ライン１４１，１４２が上面に配置されているが、本発明はこれに限定されるものではない。例えば、連結導体ライン１４１，１４２は下面にのみ（または上面及び下面に）配置されることも出来る。さらに、連結導体ラインは側面や側面と上下面にかけて配置されるなど、同一極性の外部電極を連結できるようキャパシタ本体の外面に適切に配置されることが出来る。但し、本実施形態のように上下非対称の内部構造を有する場合（図２参照）には、上下面の区別を容易にするため上面に連結導体ライン１４１，１４２を形成することが有利である。

図３に図示された通り、積層方向（ｚ軸方向）からの少なくとも一端（即ち、キャパシタ内において上部及び／または下部）に位置する。後術する通り、第２キャパシタ部ＣＲ２より第１キャパシタ部ＣＲ１が回路基板の実装面に、より隣接するようキャパシタが回路基板上に実装される。特に、本実施形態では、積層方向からの一端（即ち、下部）に第１キャパシタ部ＣＲ１が位置し、その上に第２キャパシタ部ＣＲ２が位置する。ここで、キャパシタの下部または下面はキャパシタが基板に実装されるとき実装面に隣接する部分または面を意味する。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は外部電極１３１〜１３４及び連結導体ライン１４１，１４２を通して相互並列連結される。

第１キャパシタ部ＣＲ１は、適切なＥＳＲを有するよう積層数が制限され第２キャパシタ部ＣＲ２より少ない積層数の内部電極を含む。従って、所望のまたは定められた静電容量の具現は、第１キャパシタ部と並列に連結される第２キャパシタ部ＣＲ２を主に用いることになる。このような静電容量の具現のため、第２キャパシタ部ＣＲ２内の第３及び第４内部電極１２３，１２４の総積層数は、第１キャパシタ部ＣＲ１内の第１及び第２内部電極１２１，１２２の総積層数より大きくなるようにする。結局、第２キャパシタ部ＣＲ２の容量は第１キャパシタ部ＣＲ１の容量より高く、第２キャパシタ部ＣＲ２のＥＳＲは内部電極の積層数が相対的に小さい第１キャパシタ部ＣＲ１のＥＳＲより小さくなる。

図５は本発明の一実施形態による回路基板装置を表したもので、図１の積層型チップキャパシタ１００を回路基板２０に実装した状態を表す。図５を参照すると、回路基板２０のキャパシタ実装面に実装パッド（３１，３２：順次に第１及び第２パッド）が形成されている。第１及び第２実装パッド３１，３２は回路基板２０に備えられた外部回路と電気的に連結される。積層型チップキャパシタ１００は第２キャパシタ部ＣＲ２のＥＳＲより高いＥＳＲを有する第１キャパシタ部ＣＲ１が実装面に隣接して位置するよう上記実装面上に配置される。

回路基板２０の第１パッド３１はキャパシタの第１外部電極１３１に接続され、第２パッド３２は第２外部電極１３２に接続される。これによって、第１パッド３１は第１及び第３外部電極１３１，１３３と共に相互同じ一極性（例えば、＋極性）を有し、第２パッド３２は第２及び第４外部電極１３２，１３４と共に相互同じ他極性（例えば、−極性）を有する。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は連結導体ライン１４１，１４２を通して相互並列に連結される。ここで、第１及び第２外部電極１３１，１３２に接続されるパッド（即ち、第１及び第２パッド３１，３２）は回路基板２０の外部回路（例えば、ビア）と直接連結される（図５及び８参照）。

上記連結導体ライン１４１，１４２は同一極性の外部電極間の連結を通して第１及び第２キャパシタ部ＣＲ１，ＣＲ２を相互並列に連結させる役割だけでなく、第２キャパシタ部ＣＲ２に抵抗を直列に付加させることにより、結果として第２キャパシタ部のＥＳＲを調整することと実質的に同じ役割をする。従って、提案された積層型チップキャパシタ１００を回路基板２０のパッド構造に実装すると、第２キャパシタ部ＣＲ２のＥＳＲを第１キャパシタ部ＣＲ１と類似にすることと実質的に同じ効果が得られるため、積層型チップキャパシタのＥＳＲを調整することが可能となる（図３２参照）。

図６は回路基板２０上に積層型チップキャパシタ１００が実装された図５の回路基板装置２０，１００において、第１キャパシタ部（図６（ａ））、第２キャパシタ部（図６（ｂ））及び回路基板の実装面に実装された積層型チップキャパシタ（図６（ｃ））の等価回路図である。図６（ａ）及び図６（ｂ）に図示された通り、積層型チップキャパシタ１００内の第１キャパシタ部ＣＲ１の等価回路は静電容量Ｃ１、インダクタンスＬ１及び抵抗Ｒ１の直列回路で表すことができ、第２キャパシタ部ＣＲ２の等価回路も同様の方式により静電容量Ｃ２、インダクタンスＬ２及び抵抗Ｒ２の直列回路で表すことが出来る。前述の通り、Ｃ１＜Ｃ２、Ｒ１＞Ｒ２である。

連結導体ライン１４１，１４２を通して第１及び第２キャパシタ部ＣＲ１，ＣＲ２が相互並列連結され、外部回路端子は第１キャパシタＣＲ１に接続されるため、図６（ｃ）に図示された通り、第１及び第２連結導体ライン１４１，１４２の抵抗ＲｃとインダクタンスＬｃが第２キャパシタ部ＣＲ２の抵抗Ｒ２及びインダクタンスＬ２に直接直列に付加され、その直列回路部１４１，ＣＲ２，１４２は第１キャパシタ部ＣＲ１の等価回路部Ｃ１−Ｌ１−Ｒ１と並列に連結される。図６（ｃ）には第１連結導体ライン１４１と第２連結導体ライン１４２が相互同じ抵抗ＲｃとインダクタンスＬｃを有するものと図示されているが、本発明はこれに限定されず、各連結導体ライン１４１，１４２の抵抗やインダクタンスが相互異なることもある。

図６（ｃ）の等価回路をさらに簡単に表すと図７のように表すことが出来る。図７において、Ｌ２'及びＲ２'は下記の数１の通りである。

（数１）
Ｌ２'＝Ｌ２＋２Ｌｃ、Ｒ２'＝Ｒ２＋２Ｒｃ

従って、連結導体ライン１４１，１４２による抵抗２Ｒｃの付加によって、第２キャパシタ部ＣＲ２のＥＳＲが実質的に増加することと同じ効果を得ることになる。

前述の通り、静電容量の確保のため、第２キャパシタ部ＣＲ２は第１キャパシタ部ＣＲ１より多い内部電極の積層数を有し、これによって第２キャパシタ部ＣＲ２自体のＥＳＲは第１キャパシタ部ＣＲ1のＥＳＲより小さい（内部電極の積層数が増加するほど抵抗が並列に追加で連結されるためＥＳＲは小さくなる）。このようなＥＳＲの差はキャパシタのインピーダンスを一定に維持できない要因となる（特に、各共振周波数の近傍の領域で尖っている極小点領域が発生する）。しかし、連結導体ライン１４１，１４２の抵抗２Ｒｃの直列の付加により第２キャパシタ部ＣＲ２のＥＳＲが実質的に増大することで、２つのキャパシタ部ＣＲ１，ＣＲ２間のＥＳＲの差は実質的に減少し、これにより広い周波数帯域で一定のインピーダンス特性の具現が可能となる。

連結導体ライン１４１，１４２により、上記数１表した通り第２キャパシタ部ＣＲ２のＥＳＬ（インダクタンス）は実質的に増加するのと同じ効果があらわれる。しかし、このような第２キャパシタ部ＣＲ２のＥＳＬの実質的増加に係わらず高周波帯域での積層型チップキャパシタ全体のＥＳＬ及びインピーダンスは第１キャパシタ部ＣＲ１のＥＳＬによって主に影響を受けることになる。これは、高周波帯域ではインピーダンスが主にインダクタンスにより支配され第１キャパシタ部ＣＲ１が実装面に隣接して配置されて、高周波帯域において電流が主に第１キャパシタ部ＣＲ１を通して短い経路で電流ループを形成するためである。結局、広い周波数帯域で一定なインピーダンス特性の具現が可能であるだけでなく、全体キャパシタの高周波帯域でのＥＳＬは比較的低い値を維持することとなる（図３２参照）。本実施形態のキャパシタはＭＰＵパッケージまたはメインボード上に実装されたディカップリングキャパシタとして有用に使われることが出来る。

連結導体ライン１４１，１４２により第２キャパシタ部ＣＲ２に付加される直列抵抗Ｒｃは、連結導体ラインの適切な材質の選択による導電率の調整により、或いは連結導体ラインの長さ、幅または厚さの調整により調整されることが出来る。連結導体ライン１４１，１４２の材料としては、ルテニウムオキサイド（ｒｕｔｈｅｎｉｕｍ ｏｘｉｄｅ）またはタングステン（ｔｕｎｇｓｔｅｎ）などが使用されることが出来る。

連結導体ライン１４１，１４２は、スパッタリングを用いて薄膜の形態で形成されることも出来る。また連結導体ライン１４１，１４２は、スクリーン印刷などを用いて熱またはＵＶ硬化型厚膜抵抗体など厚膜の形態で形成されることが出来る。連結導体ライン形成のために薄膜工程を用いると、ラインの幅及び厚さの調整が精密で同じ面積において比較的広い範囲のＥＳＲ調整が可能となる。その反面、厚膜印刷工程を用いる場合、薄膜工程に比べてラインの幅、厚さの調整は精密ではないが、連結導体ラインの製造コストが低いという長所がある。

連結導体ライン１４１，１４２の形成は、使用する材料の焼成温度によってチップキャパシタの焼成前または焼成後のいずれにも可能である。連結導体ラインの焼成温度が比較的高くチップキャパシタと類似な場合、ライン形成後にチップキャパシタと同時に焼成でき、連結導体ラインの焼成温度がチップキャパシタの焼成温度に比べて低い場合には、チップキャパシタの焼成完了後ラインを形成し連結導体ラインを焼成すれば良い。

図８は図５に図示された回路基板の概略的平面図で、図９は図５の回路基板装置をＴＴ'ラインに沿って切った断面図である。図８及び９を参照すると、回路基板２０上に実装パッド３１，３２が配置されている。外部回路（例えば、ディカップリングキャパシタに電源電圧を印加するための回路）の一部として回路基板２０内にはビア４１，４２が形成されているが、このビア４１，４２は第１キャパシタ部に連結される第１及び第２パッド３１，３２に直接接続される。第１パッド３１はビア４１を通して第１電極パターン（例えば、電源電極パターン；６１）に連結され、第２パッド３２はビア４２を通して第２電極パターン（例えば、接地電極パターン；６２）に連結されることが出来る。

上述の通り、キャパシタ本体の両短側面に配置された第１及び第２外部電極１３１，１３２が回路基板２０の第１及び第２パッド３１，３２に接続される。従って、本実施形態によると、既存の２端子キャパシタ用回路基板（キャパシタ実装のための２つの実装パッドを備える）をそのまま使用することが出来る。このような回路基板の互換可能性は回路基板装置の全体の製造コストを低減させるという長所を提供する。

図９に図示された通り、第１パッド３１に接続されるビア４１は第２パッド３２に隣接して配置され、第２パッド３２に接続されるビア４２は第１パッド３１に隣接して配置されている。異種極性のビア４１，４２が相互隣接するほど第１及び第２パッド３１，３２を通して第１キャパシタ部に流れる電流ループＣＬの大きさが減り、これによって電流ループによるインダクタンスが減少する。図９に点線で表した通り異種極性のビア４１'，４２'を相互遠く配置すると、それだけ電流ループの大きさは大きくなり、この電流ループによるインダクタンスは増加することになる。

また、第１及び第２パッド３１，３２のそれぞれには２つ以上のビア（図８では第１及び第２パッドそれぞれに接続された３つのビアが図示される）が接続されることが好ましい。これは、２つ以上のビアを形成することにより電流ループによるインダクタンスを並列に連結させることができ、これにより全体的なインダクタンスがさらに減るためである。

図１０は、図８の回路基板の変形例を表した平面図である。図１の積層型チップキャパシタ１００を実装するため、図８の回路基板２０の代わりに図１０の回路基板２１を使用することが出来る。図１０を参照すると、回路基板２１は第１及び第２パッド３１，３２に加えて第３及び第４パッド３３，３４をさらに含む。第３及び第４パッド３３，３４は積層型チップキャパシタ１００の第３及び第４外部電極１３３，１３４にそれぞれ接続されることが出来る。しかし、第１及び第２パッド３１，３２とは異なって、第３及び第４パッド３３，３４は外部回路（例えば、ビア）と直接連結されず、電気的にフローティングされた状態にある。従って、積層型チップ積層型チップキャパシタ１００の第１及び第２外部電極１３１，１３２は第１及び第２パッド３１，３２を通して外部回路（ビア）と直接連結されるが、第３及び第４外部電極１３３，１３４は一種のフローティングされた電極として第１及び第２連結導体ライン１４１，１４２を通して外部回路と連結される。

他の代案として、図１の積層型チップキャパシタ１００（第１及び第２連結導体ラインを備えたキャパシタ）の実装のため、第１及び第２パッド３１，３２に加えて第３パッド３３または第４パッド３４のいずれか一つのみさらに含む回路基板を使用することも出来る。

図１１は図１のキャパシタの変形例を表した斜視図で、図１２は図１１のキャパシタの断面図である。図１１及び１２の積層型チップキャパシタ１００'は上下対称の内部及び外部構造を有する。

図１１及び１２に図示された通り、上面及び下面に第１及び第２連結導体ライン１４１，１４２がキャパシタ本体１１０の上面及び下面の両方に形成されているだけでなく、その内部及び外部の構造でも上下対称性を有する。図１２に図示された通り、積層方向（ｚ方向）の両端（即ち、上部及び下部）に２つの第１キャパシタ部（ＣＲ１ａ，ＣＲ１ｂ：ＣＲ１）が位置し、その間に第２キャパシタ部ＣＲ２が介されている。第１キャパシタ部ＣＲ１と第２キャパシタ部ＣＲ２は外部電極１３１〜１３４及び連結導体ライン１４１，１４２を通して相互並列連結される。

特に、好ましくは、両端の第１キャパシタ部ＣＲ１ａ，ＣＲ１ｂが相互対称して配置されることにより、キャパシタ全体が上下対称性を確保することが出来る。このような上下対称性により、キャパシタ実装時にキャパシタの上下に対する方向性が無くなり、これによって上下を区別することなく、キャパシタを実装できるという実装の便宜性を図ることが出来る。図１１及び１２の実施形態でも、各キャパシタ部ＣＲ１，ＣＲ２と連結導体ライン１４１，１４２との間の連結関係は図６のように表すことができ、実装のために使用される回路基板は図８及び図１０の回路基板の通りである。従って、本実施形態でも連結導体ラインを通した第２キャパシタ部ＣＲ２への抵抗の直列的な付加効果を得ることが出来るということは明らかである。

図１３は図１の積層型チップキャパシタの他の変形例を表した斜視図で、図１４及び１５は図１３のキャパシタを実装するための回路基板の例を表した平面図で、図１６は回路基板に実装された図１３の積層型チップキャパシタの等価回路図である。図１３の積層型チップキャパシタ１００''、第１及び第３外部電極１３１，１３３は連結導体ライン１４１により相互連結されているが、第２及び第４外部電極１３２，１３３は連結導体ラインにより相互連結されていない（即ち、第２連結導体ライン１４２が省略される）。

図１３の積層型チップキャパシタ１００''において、キャパシタ本体の内部の構造は、図１の実施形態のような上下非対称構造（図３及び４参照）と同一であることが出来る。これとは異なって、連結導体ライン１４１をキャパシタ本体１１０の下面にも追加形成し、キャパシタ本体の内部を図１１の実施形態のような上下対称構造（図１２参照）にすることも出来る。

このような積層型チップキャパシタ１００''を実装するための回路基板として図１４のような回路基板を用いることが出来る。図１４に図示された通り、回路基板２２は、第１及び第２外部電極１３１，１３２にそれぞれ接続される第１及び第２パッド３１，３２だけでなく、第４外部電極１３４に接続されるパッド３４をさらに備える。また、このパッド３１，３２，３４にはビア４１，４２，４４のような外部回路が直接接続される。

上述の通り、パッド３１，３２，３４に外部回路（ビア）を接続させることにより、第１及び第２外部電極１３１，１３２は第１及び第２パッド３１，３２を通して外部回路と直接連結され、第４外部電極１３４はパッド３４を通して外部回路と直接連結される。これに対して、第３外部電極１３３は連結導体ライン１４１を通して外部回路と連結される。

図１５に図示された通り、図１３の積層型チップキャパシタ１００''を実装させるため、フローティングされた追加のパッド３３を備えた回路基板２３を使用することも出来る。図１５を参照すると、第１、２、４外部電極１３１，１３２，１３４にそれぞれ接続される第１、２、４パッド３１，３２，３４に加えて第３パッド３３がさらに形成されている。この第３パッド３３は外部回路（例えば、ビア）に直接連結されず、第３外部電極１３３と連結導体ライン１４１を通して外部回路に連結される。

図１６を参照すると、回路基板２２または２３に実装された積層型チップキャパシタ１００''において、連結導体ライン１４１による抵抗Ｒｃは第２キャパシタ部ＣＲ２に直列に付加され（但し、数１はＬ２'＝Ｌ２＋Ｌｃ、Ｒ２'＝Ｒ２＋Ｒｃに変形）、相互直列連結された連結導体ラインと第２キャパシタ部ＣＲ２は、第１キャパシタ部ＣＲ１と並列連結される。また、第１、２、４パッド３１，３２，３４に外部回路を直接接続させることにより、第１キャパシタ部ＣＲ１の両端だけでなく第２キャパシタ部ＣＲ２の一端も外部回路に引き出される。

図１７ないし２０は、本発明の他の実施形態による積層型チップキャパシタの斜視図、上面図及び底面図、ＳＳ'ラインに沿って切った断面図、内部電極の構造を表した平面図である。

前述の実施形態とは異なって、図１７ないし２０のキャパシタ２００では、キャパシタ本体２１０の下端に配置された第１キャパシタ部ＣＲ１の第１及び第２外部電極２３１，２３２はキャパシタ本体２１０の両長側面上に形成され、第１キャパシタ部ＣＲ１の上部に配置された第２キャパシタ部ＣＲ２の第３及び第４外部電極２３３，２３４はキャパシタ本体２１０の両短側面上に形成される。本実施形態の場合にも、第１及び第２キャパシタ部ＣＲ１，ＣＲ２のキャパシタンスＣ１，Ｃ２とＥＳＲ（Ｒ１，Ｒ２）との間には、Ｃ１＜Ｃ２、Ｒ１＞Ｒ２が成立する。

図１７及び２０に図示された通り、第１キャパシタ部ＣＲ１の第１及び第２内部電極２２１，２２２は、リード２２１ａ，２２２ａを通して第１及び第２外部電極２３１，２３２に連結され、第２キャパシタ部ＣＲ２の第３及び第４内部電極２２３，２２４はリード２２３ａ，２２４ａを通して第３及び第４外部電極２３３，２３４に連結される。本実施形態でも、リード２２１ａ〜２２４ａ幅の調整を通して該当キャパシタ部のＥＳＲを調整することができ、必要な場合、リード幅を内部電極のメイン部の長辺或いは短辺の全体の長さに拡張することが出来る。

図１７及び２０に図示された通り、第１及び第２外部電極２３１，２３２間の距離が第３及び第４外部電極２３３，２３４間の距離より短いため、第１及び第２内部電極１２１，１２２内からの電流経路の長さは第３及び第４内部電極１２３，１２４内での電流経路の長さより短い。従って、第１キャパシタ部ＣＲ１は、高周波でＥＳＬを低くするのに寄与するよう第２キャパシタ部ＣＲ２より低いＥＳＬを有することが出来る（Ｌ１＜Ｌ２）。第２キャパシタ部ＣＲ２のＥＳＬより低いＥＳＬを有する第１キャパシタ部ＣＲ１を回路基板の実装面に隣接して配置することにより、電流ループによる電流経路がさらに短くなり、キャパシタ全体のＥＳＬ（特に、高周波領域で）はさらに低くなる。結局、広い周波数帯域で一定のインピーダンス特性の具現が出来るだけでなく、全体キャパシタの高周波帯域でのＥＳＬはさらに低い値を維持することとなる（図３３参照）。低ＥＳＬの具現に有利な本実施形態は特にＭＰＵパッケージ用ディカップリングキャパシタとして効果的に使用されることが出来る。

図２１は、図１７のキャパシタ２００が実装される回路基板の一例を表したものである。図２１を参照すると、回路基板２５は第１及び第２外部電極２３１，２３２が接続される第１及び第２パッド７１，７２を備え、このパッド７１，７２に外部回路（ここではビア８１，８２）がそれぞれ接続される。これによって、図６に図示されたような等価回路が得られ、連結導体ライン２４１，２４２による第２キャパシタ部ＣＲ２への抵抗の直列の付加または第２キャパシタ部ＣＲ２の実質的な抵抗調整の効果が得られる（数１参照）。

キャパシタ２００を実装するため、図２１の回路基板２５の代わりに図２２の回路基板２６を使用することも出来る。外部回路と直接連結されないフローティングされた付加のパッド７３，７４は第３及び第４外部電極２３３，２３４に接続されることが出来る。

図２３は図１７のキャパシタの変形例を表した斜視図で、図２４は図２３のキャパシタの断面図である。図２３及び２４のキャパシタ２００'は、図２１のキャパシタの内外部の構造を上下対称に製作したものに該当する。即ち、図２３、２４に図示された通り、本体の外部では上下面にそれぞれ連結導体ライン２４１，２４２を形成し、本体２１０の内部では上端及び下端に２つの第１キャパシタ部（ＣＲ１ａ、ＣＲ１ｂ：ＣＲ１）を配置し、その間に第２キャパシタ部ＣＲ２を配置したものである。各キャパシタ部ＣＲ１，ＣＲ２の内部電極の構造は図２０で説明した通りである。

図２５は、図１７のキャパシタの他の変形例を表した斜視図で、図２６及び２７は図２５のキャパシタが実装される回路基板の例を表した平面図である。

図２５のキャパシタ２００''は、図１７のキャパシタ２００において第２連結導体ライン２４２を省略したものに該当する。このように第１外部電極２３１と第３外部電極２３３は連結導体ライン２４１を通して相互連結されるが、第２外部電極２３２と第４外部電極２３４は連結導体ラインにより連結されないことがある。この場合、図２６に図示された通り、キャパシタ２００''を実装するため、第１、２及び４外部電極にそれぞれ接続されるパッド７１，７２，７４を備える回路基板２７が使用されることが出来る。各パッド７１，７２，７４にはビア８１，８２，８４のような外部回路が直接接続されることが出来る。

これとは異なって、キャパシタ２００''を実装するため、図２７に図示された通り、フローティングされた付加のパッド７３をさらに設けることも出来る。しかし、このパッド７３にはビアが直接接続されない。図２６または２７の回路基板２７または２８を使用することにより、第１、２、４パッド７１，７２，７４（従って、第１、２、４外部電極２３１，２３２，２３４）はビアのような外部回路と直接連結されるが、第３パッド７３（従って、第３外部電極２３３）は連結導体ライン２４１を通して外部回路と連結される。

図２５のキャパシタ２００''は下面に連結導体ライン２４１をさらに設け、その内部の構造を図２４のようにすることにより、内外部の構造において上下対称構造に製造することも出来る。

図２８はさらに他の実施形態による積層型チップキャパシタの斜視図で、図２９は図２８のキャパシタをＸＸ'ラインに沿って切った断面図で、図３０は内部電極の構造を表した水平断面図である。

図２８ないし３０のキャパシタ３００では、第１及び第２外部電極３３１，３３２がキャパシタ本体３１０の長側面の長さの殆どにかけて形成され長側面を覆い、第３及び第４外部電極３３３，３３４はキャパシタ本体３１０の短側面の一部幅だけ覆っている。その内部構造では、図２９及び３０に図示された通り、下部の第１キャパシタ部ＣＲ１の第１及び第２内部電極３２１，３２２は、リード３２１ａ，３２２ａを通して第１及び第２外部電極３３１，３３２に接触連結される。上部の第２キャパシタ部ＣＲ２の第３及び第４内部電極３２３，３２４は、リード３２３ａ，３２４ａを通して第３及び第４外部電極３３３，３３４にそれぞれ接触連結される。

図２８ないし３０の実施形態では、第１及び第２外部電極３３１，３３２を長側面に配置し、第１及び第２内部電極のリード３２１ａ，３２１ｂの幅が長側面の長さの殆どにかけて長く延長されているため、特に第１キャパシタ部ＣＲ１のＥＳＬが非常に低くなる。回路基板の実装面に隣接して配置される第１キャパシタ部ＣＲ１の低いＥＳＬは、チップキャパシタ全体のＥＳＬをさらに低減させるのに寄与する。必要な場合、第１及び第２内部電極のリード３２１ａ，３２２ａの幅は第１及び第２内部電極３２１，３２２のメイン部の長側辺の全体長さに拡張されることが出来る。

図２８のキャパシタ３００を実装するため、図３１に図示されたような回路基板２７を使用することが出来る。第１及び第２外部電極３３１，３３２にそれぞれ接続される第１及び第２パッド７０１，７０２には外部回路としてビア８０１，８０２が接続されている。また、フローティングされた第３及び第４パッド７０３，７０４のうち少なくとも一つをさらに設けて使用することも出来る（点線参照）。

図２８の実施形態も、連結導体ライン３４１を下面に付加設置し、その内部の構造を上下対称の構造にすることにより、上下対称の内外部の構造に変更されることが明らかである。

図３２は、実施例１及び比較例による積層型チップキャパシタの周波数対インピーダンス（ｆ−ｚ）の特性を比較して表したグラフである。実施例１のキャパシタのインピーダンス曲線ａは、図１ないし図５の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数−インピーダンス測定の実験結果を表す。

特に、実施例のサンプルは、１０μＦ容量の４端子１６０８サイズ（１．６ｍｍ×０．８ｍｍ）の積層型チップキャパシタに該当する。第１キャパシタ部の容量は１．７３μＦで、第２キャパシタ部の容量は８．２７μＦである。また、第１キャパシタ部のＥＳＬとＥＳＲはそれぞれ３５０ｐＨと３８ｍΩで、直列に連結された連結導体ラインと第２キャパシタ部全体の実質的ＥＳＬ及びＥＳＲ（図６のＬ２'、Ｒ２'）はそれぞれ２２００ｐＨと４０ｍΩである。このように第１及び第２キャパシタ部の大きい容量の差にもかかわらず連結導体ラインの直列の付加により第２キャパシタ部は第１キャパシタ部のＥＳＲに匹敵するようなＥＳＲを具現する。比較例の周波数対インピーダンス特性の曲線ｂは、従来の１０μＦ容量の２端子１６０８サイズのキャパシタサンプルに対して測定した結果である。この比較例のサンプルは、２つのキャパシタ部に分けられず、ただ２つの外部電極に交代に連結される異種極性の内部電極の繰り返し積層構造を有する。

比較例と実施例１のサンプルの特性値（平均ＥＳＬと最少インピーダンス（Ｍｉｎ|Ｚ|））を表すと下記の表１の通りである。

図３２に図示された通り、実施例１のサンプルは共振周波数を中心に広い周波数領域で平坦なインピーダンス曲線ａを表す。これは、比較敵広い周波数帯域でインピーダンスが激しく変化すること無く、一定な値を有し、非常に安定していることを表す。これに対して、比較例のサンプルｂは共振周波数領域の近傍で非常に激しいインピーダンスの変化を有することにより、周波数−インピーダンス曲線において尖っている極小点が形成されている。また、高周波帯域で実施例１ａは比較例ｂに比べて低いインピーダンスを有する。

図３３は、実施例２及び上述の比較例による積層型チップキャパシタの周波数対インピーダンス（ｆ−ｚ）の特性を比較して表したグラフである。実施例２のキャパシタのインピーダンス曲線ｃは、図１７ないし図２１の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数−インピーダンス測定の実験結果を表す。

特に、実施例２のサンプルは、１０μＦ容量の４端子１６０８サイズ（１．６ｍｍ×０．８ｍｍ）の積層型チップキャパシタに該当する。第１キャパシタ部の容量は０．５２μＦで、第２キャパシタ部の容量は９．４８μＦである。また第１キャパシタ部のＥＳＬとＥＳＲはそれぞれ３００ｐＨと６０ｍΩで、直列に連結された連結導体ラインと第２キャパシタ部全体の実質的ＥＳＬ及びＥＳＲ（図６のＬ２'、Ｒ２'）はそれぞれ７００ｐＨと３５ｍΩである。

比較例と実施例２のサンプルの特性値（平均ＥＳＬと最少インピーダンス（Ｍｉｎ|Ｚ|））を表すと下記の表２の通りである。

図３３に図示された通り、実施例２のサンプルは共振周波数を中心に広い周波数領域で平坦なインピーダンス曲線ｃを表す（平坦なフラット部で約３１ｍΩの一定のインピーダンスを表す）。これは、比較敵広い周波数帯域でインピーダンスが激しく変化することなく、一定の値を有し、非常に安定していることを表す（比較例のサンプルの曲線ｂと比較）。また高周波帯域で実施例２ｃは比較例ｂに比べて低いインピーダンスを有する。

本発明は上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野において通常の知識を有している者には自明である。

本発明の一実施形態による積層型チップキャパシタの外形を表した斜視図である。 図１の積層型チップキャパシタの上面図及び底面図である。 図１のキャパシタをＳＳ'ラインに沿って切った断面図である。 図１のキャパシタの内部電極の構造を表した平面図である。 図１のキャパシタを回路基板に実装した回路基板装置を表した斜視図である。 図５の回路基板装置において、第１キャパシタ部（ａ）、第２キャパシタ部（ｂ）及び回路基板に実装された積層型チップキャパシタ（ｃ）の等価回路図である。 図６（ｃ）をさらに簡単に表した等価回路図である。 図５に図示された回路基板の概略的平面図である。 図５の回路基板装置の断面図である。 図８の回路基板の変形例を表した平面図である。 図１の積層型チップキャパシタの変形例を表した斜視図である。 図１１の積層型チップキャパシタの断面図である。 図１の積層型チップキャパシタの他の変形例を表した斜視図である。 図１３の積層型チップキャパシタが実装される回路基板の一例を表した平面図である。 図１３の積層型チップキャパシタが実装される回路基板の他の例を表した平面図である。 回路基板に実装された図１３の積層型チップキャパシタの等価回路図である。 他の実施形態による積層型チップキャパシタの斜視図である。 図１７の積層型チップキャパシタの上面図及び底面図である。 図１７の積層型チップキャパシタをＳＳ'ラインに沿って切った断面図である。 図１７の内部電極の構造を表した平面図である。 図１７の積層型チップキャパシタが実装される回路基板の一例を表した平面図である。 図１７の積層型チップキャパシタが実装される回路基板の他の例を表した平面図である。 図１７の積層型チップキャパシタの変形例を表した斜視図である。 図２３の積層型チップキャパシタの断面図である。 図１７の積層型チップキャパシタの他の変形例を表した斜視図である。 図２５の積層型チップキャパシタが実装される回路基板の一例を表した平面図である。 図２５の積層型チップキャパシタが実装される回路基板の他の例を表した平面図である。 さらに他の実施形態による積層型チップキャパシタの斜視図である。 図２８の積層型チップキャパシタをＸＸ'ラインに沿って切った断面図である。 図２８の積層型チップキャパシタの内部電極の構造を表した水平断面図である。 図２８の積層型チップキャパシタが実装される回路基板の例を表した平面図である。 一実施例と比較例による積層型チップキャパシタの周波数対インピーダンス特性を比較して表したグラフである。 他の実施例と比較例による積層型チップキャパシタの周波数対インピーダンス特性を比較して表したグラフである。

符号の説明

１００ 積層型チップキャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１２１ 第１内部電極
１２２ 第２内部電極
１２３ 第３内部電極
１２４ 第４内部電極
１２１ａ、１２２ａ リード
１３１〜１３４ 外部電極
１４１ 第１連結導体ライン
１４２ 第２連結導体ライン
２０ 回路基板
３１〜３４ 実装パッド

Claims (32)

1. 複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、
   前記キャパシタ本体の側面上にそれぞれ１つずつ形成された、同じ極性を有する第１外部電極及び第３外部電極、ならびに同じ極性を有するが前記第１外部電極の極性とは異なる極性を有する第２外部電極及び第４外部電極と、
   前記キャパシタ本体の外面上に形成され、前記第１外部電極と第３外部電極および前記第２外部電極と第４外部電極の少なくとも一方を相互連結する少なくとも一つの連結導体ラインと、を含み、
   前記第１キャパシタ部は、前記キャパシタ本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の第１及び第２内部電極を有し、
   前記第２キャパシタ部は、前記キャパシタ本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の第３及び第４内部電極を有し、
   前記第１外部電極は前記第１内部電極と連結され、前記第２外部電極は前記第２内部電極と連結され、前記第３外部電極は前記第３内部電極と連結され、前記第４外部電極は前記第４内部電極と連結され、前記連結導体ラインは前記第２キャパシタ部に直列に付加されて調整された抵抗値を有することを特徴とする積層型チップキャパシタ。
2. 前記第２キャパシタ部内の第３及び第４内部電極の総積層数は、前記第１キャパシタ部内の第１及び第２内部電極の総積層数より大きいことを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記第１キャパシタ部の等価直列抵抗は、第２キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項１または２に記載の積層型チップキャパシタ。
4. 前記第１キャパシタ部の等価直列インダクタンスは、前記第２キャパシタ部の等価直列インダクタンスより小さいことを特徴とする請求項１から３のいずれか１項に記載の積層型チップキャパシタ。
5. 前記第１キャパシタ部は、前記積層方向の両端のいずれか一端に位置することを特徴とする請求項１から４のいずれか１項に記載の積層型チップキャパシタ。
6. 前記連結導体ラインは、前記キャパシタ本体の上面及び下面のいずれか一つに配置されたことを特徴とする請求項１から５のいずれか１項に記載の積層型チップキャパシタ。
7. 前記積層方向の両端に２つの前記第１キャパシタ部が配置され、前記第２キャパシタ部は前記２つの第１キャパシタ部の間に配置されたことを特徴とする請求項１から４のいずれか１項に記載の積層型チップキャパシタ。
8. 前記連結導体ラインは、前記キャパシタ本体の上面及び下面に配置されたことを特徴とする請求項７に記載の積層型チップキャパシタ。
9. 前記両端の第１キャパシタは相互対称して配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項８に記載の積層型チップキャパシタ。
10. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインの少なくとも一方を含むことを特徴とする請求項１から６のいずれか１項に記載の積層型チップキャパシタ。
11. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインのうち一つのみ含むことを特徴とする請求項１から６のいずれか１項に記載の積層型チップキャパシタ。
12. 前記連結導体ラインの導電率、長さ、幅及び厚さのうち少なくとも一つの調整を通して抵抗を調整できることを特徴とする請求項１から１１のいずれか１項に記載の積層型チップキャパシタ。
13. 前記連結導体ラインは、厚膜抵抗体または薄膜抵抗体で形成されたことを特徴とする請求項１から１２のいずれか１項に記載の積層型チップキャパシタ。
14. 前記第１及び第２外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置され、前記第３及び第４外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置されたことを特徴とする請求項１から１３のいずれか１項に記載の積層型チップキャパシタ。
15. 前記第１及び第２外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置され、前記第３及び第４外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置されたことを特徴とする請求項１から１３のいずれか１項に記載の積層型チップキャパシタ。
16. 前記第１及び第２内部電極はリードを通して前記第１及び第２外部電極にそれぞれ連結され、前記第１及び第２内部電極のリード幅の調整を通して前記第１キャパシタ部の等価直列抵抗を調整できることを特徴とする請求項１から１５のいずれか１項に記載の積層型チップキャパシタ。
17. 前記第３及び第４内部電極はリードを通して前記第３及び第４外部電極にそれぞれ連結され、前記第３及び第４内部電極のリード幅の調整を通して前記第２キャパシタ部の等価直列抵抗を調整できることを特徴とする請求項１から１６のいずれか１項に記載の積層型チップキャパシタ。
18. 請求項１による積層型チップキャパシタと、
    前記積層型チップキャパシタが実装された実装面と、前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板とを含み、
    前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成され、前記積層型チップキャパシタは、前記第２キャパシタ部より前記第１キャパシタ部が前記実装面に、より隣接して位置するよう配置され、
    前記複数の実装パッドは前記第１外部電極に接続される第１パッドと前記第２外部電極に接続される第２パッドとを含み、
    前記第１及び第２パッドは前記外部回路と直接連結されることを特徴とする回路基板装置。
19. 前記第１キャパシタ部の等価直列抵抗は、第２キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項１８に記載の回路基板装置。
20. 前記回路基板の内部には、前記外部回路の一部として前記第１及び第２パッドに接続されたビアが形成されたことを特徴とする請求項１８または１９に記載の回路基板装置。
21. 前記第１パッドに接続されるビアは前記第２パッドに隣接するよう配置され、前記第２パッドに接続されるビアは前記第１パッドに隣接するよう配置されたことを特徴とする請求項２０に記載の回路基板装置。
22. 前記第１または第２パッドのそれぞれには、２つ以上のビアが接続されたことを特徴とする請求項２０または２１に記載の回路基板装置。
23. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインとを含み、
    前記第３及び第４外部電極は前記第１及び第２連結導体ラインを通して前記外部回路と連結されることを特徴とする請求項１８から２２のいずれか１項に記載の回路基板装置。
24. 前記複数の実装パッドは、前記第３外部電極に接続される第３パッドと前記第４外部電極に接続される第４パッドとをさらに含むことを特徴とする請求項１８から２３のいずれか１項に記載の回路基板装置。
25. 前記少なくとも一つの連結導体ラインは、前記第１外部電極と第３外部電極を相互連結する第１連結導体ラインと、前記第２外部電極と第４外部電極を相互連結する第２連結導体ラインのうち一つのみ含むことを特徴とする請求項１８に記載の回路基板装置。
26. 前記少なくとも一つの連結導体ラインは前記第１連結導体ラインのみ含み、前記複数の実装パッドは前記第４外部電極に接続されるパッドをさらに含み、前記第４外部電極に接続されるパッドは前記外部回路と直接連結されることを特徴とする請求項２５に記載の回路基板装置。
27. 前記回路基板の内部には、前記外部回路の一部として前記第４外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されたことを特徴とする請求項２６に記載の回路基板装置。
28. 前記少なくとも一つの連結導体ラインは前記第２連結導体ラインのみ含み、前記複数の実装パッドは前記第３外部電極に接続されるパッドをさらに含み、前記第３外部電極に接続されるパッドは前記外部回路と直接連結されることを特徴とする請求項２５に記載の回路基板装置。
29. 前記回路基板の内部には、前記外部回路の一部として前記第３外部電極に接続されるパッド、第１パッド及び第２パッドに接続されるビアが形成されたことを特徴とする請求項２８に記載の回路基板装置。
30. 前記第１及び第２外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置され、前記第３及び第４外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置されたことを特徴とする請求項１８から２９のいずれか１項に記載の回路基板装置。
31. 前記第１及び第２外部電極は前記キャパシタ本体の相互対向する２つの長側面上に配置され、前記第３及び第４外部電極は前記キャパシタ本体の相互対向する２つの短側面上に配置されたことを特徴とする請求項１８から２９のいずれか１項に記載の回路基板装置。
32. 前記回路基板に実装された前記積層型チップキャパシタは、周波数−インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことを特徴とする請求項１８から３１のいずれか１項に記載の回路基板装置。

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