KR20090056585A

KR20090056585A - 적층형 칩 커패시터 및 이를 구비한 회로기판 장치

Info

Publication number: KR20090056585A
Application number: KR1020070123801A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-11-30
Filing date: 2007-11-30
Publication date: 2009-06-03
Also published as: US20090139757A1; JP2011216898A; JP5240631B2; US8050012B2; JP5108678B2; JP2009135416A; KR100916476B1

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체; 상기 커패시터 본체의 측면들 상에 형성된 적어도 하나의 제1 내지 제4 외부 전극 - 상기 제1 및 제3 외부 전극은 서로 동일한 극성을 갖고, 제2 및 제4 외부 전극은 서로 동일 극성을 갖되 상기 제1 외부 전극의 극성과는 다른 극성을 가짐 - ; 및 상기 커패시터 본체의 외면 상에 형성되고, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함한다.

적층형 칩 커패시터, 등가직렬 저항

Description

적층형 칩 커패시터 및 이를 구비한 회로기판 장치{Multilayer Chip Capacitor and Circuit Board Apparatus Having the Capacitor}

본 발명은 적층형 칩 커패시터에 관한 것으로, 보다 상세하게는 조절가능하면서도 높은 등가직렬 저항(ESR; Equivalent Series Resistance)과 낮은 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)를 갖고 넓은 주파수 대역에서 일정한 임피던스 특성을 구현할 수 있는 적층형 칩 커패시터 및 이를 구비한 회로기판 장치에 관한 것이다.

적층형 칩 커패시터는 MPU(Micro Processing Unit)의 전력 분배망(Power Distribution Network) 등 전원 회로의 안정화를 위한 디커플링 커패시터(decoupling)로서 널리 사용되고 있다. 디커플링 커패시터는 MPU 등의 동시 스위칭으로 인한 전압 노이즈를 제거하기 위해 저 임피던스 전류원으로 사용되는 커패시터이다.

MPU는 동작속도가 계속해서 증가하고 있고 집적도가 향상됨에 따라 소모 전 류는 계속해서 커지고 있으며 사용 전압은 낮아지는 추세이다. 따라서, MPU 소모 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 일정한 범위 내에서 억제하는 것은 점점 어려워지고 있다. 최근에는 MPU의 동작 주파수가 더욱 증가함에 따라 MPU 소모 전류의 변화가 더욱 심하게 되었으며 이에 따라 디커플링 커패시터의 용량과 ESR을 증가시키고 ESL을 감소시킬 것이 요구되어지고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하게 유지되도록 하기 위함이며 궁극적으로 MPU 소모 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 억제하는 데에 도움을 줄 수 있다.

MPU 전력 분배망에 사용되는 디커플링 커패시터에 요구되는 저 ESL 특성을 만족시키기 위하여 커패시터의 외부 전극 위치, 외부 전극 형태 또는 내부 전극 형상의 변형이 제안되었다. 예를 들어, 미국특허 제5,880,925호는, 커패시터 내의 전류 경로를 변형하도록 이종 극성의 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열로 배치시킴으로써 ESL을 저감시키는 방안을 제안하고 있다. 이러한 종래 기술들은 궁극적으로 ESL을 저감시킬 수는 있지만 ESL뿐만 아니라 ESR도 저감시키게 된다. 전원 회로의 안정성은 커패시터의 ESL 뿐만 아니라 ESR에도 의존하며, 너무 작은 ESR은 전원 회로의 안정성을 약화시켜 공진 발생시 전압이 급격히 변동하게 된다. 결국 이러한 형태의 커패시터는 고주파 임피던스를 낮추는 데에는 도움이 되지만 너무 낮은 ESR로 인해 전력 분배망의 임피던스 크기를 낮고 일정하게 유지시키는 데에 방해가 된다.

너무 낮은 ESR의 문제점을 극복하기 위해 외부 전극 또는 내부 전극에 전기적인 고저항 재료를 사용하여 고 ESR 특성을 구현하는 방안이 제안되었다. 그러나, 고저항 외부 전극을 사용할 경우, 외부 전극 내의 핀홀(pinhole)에 의한 전류 집중 현상으로 야기되는 국부적 열점(localized heat spot)을 방지하여야 하는 어려움이 있고 또한 ESR을 정밀하게 조절하기가 어렵다. 또한 내부 전극에 고저항 재료를 사용할 경우, 커패시터 고용량화에 따른 세라믹 재료의 변경에 따라 세라믹 재료와 매칭되어야 하는 고저항 내부 전극 재료도 세라믹 재료의 개선 또는 변경에 따라 함께 계속해서 변경해주어야하는 단점이 있고 이는 제품 단가 상승의 원인이 될 수 있다.

미국 특허출원공개공보 제2006/0209492호는, 서로 용량이 다른 2개의 커패시터를 동일 커패시터 본체 내에 일체로 배치하여 넓은 주파수 대역에서 낮은 임피던스를 갖는 커패시터를 제안하였다. 그러나 상기 공보에도 개시된 바와 같이, 각 공진주파수 근방에서 일정한 임피던스를 유지하지는 못하며, 이로 인해 전원회로의 안정성에 바람직하지 않은 영향을 미치게 된다.

본 발명의 일 양태는, 재료의 변경 없이도 저 ESL 및 고 ESR 특성을 모두 만족시킬 수 있으며 넓은 주파수 범위에서 전력 분배망의 임피던스 크기를 일정하게 유지시킬 수 있는 적층형 칩 커패시터를 제공한다. 또한 본 발명의 다른 양태는 상술한 적층형 칩 커패시터를 구비한 회로기판 장치를 제공한다.

본 발명의 제1 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체; 상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극 - 상기 제1 및 제3 외부 전극은 서로 동일한 극성을 갖고, 제2 및 제4 외부 전극은 서로 동일 극성을 갖되 상기 제1 외부 전극의 극성과는 다른 극성을 가짐 - ; 및 상기 커패시터 본체의 외면 상에 형성되고, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함한다.

상기 제1 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 포함한다. 또한 상기 제2 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향 하도록 교대로 배치된 서로 다른 극성의 복수의 제3 및 제4 내부 전극을 포함한다. 상기 제1 외부 전극은 상기 제1 내부 전극과 연결되고, 상기 제2 외부 전극은 상기 제2 내부 전극과 연결되고, 상기 제3 외부 전극은 상기 제3 내부 전극과 연결되고, 상기 제4 외부 전극은 상기 제4 내부 전극과 연결된다.

본 발명의 실시형태에 따르면, 상기 제2 커패시터부 내의 제3 및 제4 내부 전극의 총 적층수는 상기 제1 커패시터부 내의 제1 및 제2 내부 전극의 총 적층수보다 크다. 상기 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 클 수 있다. 또한 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작을 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부는 상기 적층방향에서의 양쪽 단(즉, 상부 및 하부) 중 한쪽 단에 위치한다. 이 경우, 상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면(적층방향에 수직인 면) 중 어느 하나에 배치될 수 있다.

이와 달리,상기 제1 커패시터부는 상기 적층방향에서의 양쪽 단에 2개의 상기 제1 커패시터부가 배치되어 있고, 상기 제2 커패시터부는 상기 2개의 제1 커패시터부 사이에 배치될 수 있다. 이 경우, 상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면에 배치될 수 있다. 특히, 상기 양쪽 단의 제1 커패시터가 서로 대칭적으로 배치됨으로써, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수 있 다.

본 발명의 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함할 수 있다. 다른 실시형태로서, 상기 제1 외부 전극과 제3 외부 전극은 상기 연결 도체 라인에 의해 서로 연결되나, 상기 제2 외부 전극과 제4 외부 전극은 연결 도체 라인에 의해 서로 연결되지 않을 수 있다. 또 다른 실시형태로서, 상기 제2 외부 전극과 제4 외부 전극은 상기 연결 도체 라인에 의해 서로 연결되나, 상기 제1 외부 전극과 제3 외부 전극은 연결 도체 라인에 의해 서로 연결되지 않을 수 있다.

상기 제1 커패시터부는 동일 극성의 외부 전극들을 연결하는 상기 연결 도체 라인에 의해 상기 제2 커패시터부와 병렬로 연결되고, 상기 연결 도체 라인은 제2 커패시터부와 직렬로 연결될 수 있다. 상기 연결 도체 라인의 도전율의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절할 수 있다. 또한 상기 연결 도체 라인의 길이, 폭 또는 두께의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절할 수 있다. 상기 연결 도체 라인은 스크린 프린팅 등을 이용하여 후막 저항체의 형태로 형성되거나, 스퍼터링 등을 이용하여 박막 저항체의 형태로 형성될 수 있다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터이다.

상기 4단자 커패시터에 있어서, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단(短)측면(shorter side face) 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체 서로 대향하는 2개의 장(長)측면(longer side face) 상에 배치될 수 있다.

4단자 커패시터의 다른 실시형태에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치될 수 있다.

상기 제1 및 제2 내부 전극은 리드를 통하여 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 상기 제1 및 제2 내부 전극의 리드 폭의 조절을 통하여 상기 제1 커패시터부의 ESR을 조정할 수 있다. 상기 제3 및 제4 내부 전극은 리드를 통하여 상기 제3 및 제4 외부 전극에 각각 연결될 수 있다. 상기 제3 및 제4 내부 전극의 리드 폭의 조절을 통하여 상기 제2 커패시터부의 ESR을 조정할 수 있다.

본 발명의 제2 양태에 따른 회로기판 장치는, 상술한 제1 양태에 따른 적층형 칩 커패시터; 및 상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 갖는 회로기판을 포함한다. 상기 회로기판의 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있다. 상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부가 상기 실장면에 더 인접하게 위치하도록 배치된다. 상기 제1 커패시터부의 ESR은 상기 제2 커패시터부의 ESR보다 더 클 수 있다.

상기 복수의 실장 패드는 상기 제1 외부 전극에 접속되는 제1 패드와, 상기 제2 외부 전극에 접속되는 제2 패드를 포함하고, 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결된다.

본 발명의 실시형태에 따르면, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성될 수 있다. 바람직하게는, 상기 제1 및 제2 패드를 통해 상기 제1 커패시터부에 흐르는 전류 루프의 크기를 최소화하도록, 상기 제1 패드에 접속되는 비아는 상기 제2 패드에 인접하도록 배치되고, 상기 제2 패드에 접속되는 비아는 상기 제1 패드에 인접하도록 배치될 수 있다. 바람직하게는, 상기 제1 또는 제2 패드 각각에는 2개 이상의 비아들이 접속될 수 있다.

본 발명의 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함할 수 있다. 이 경우, 상기 제3 및 제4 외부 전극은 상기 제1 및 제2 연결 도체 라인을 통해 상기 외부 회로와 연결될 수 있다. 또한, 상기 복수의 실장 패드는 상기 제3 외부 전극에 접속되는 제3 패드와 상기 제4 외부 전극에 접속되는 제4 패드를 더 포함할 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함할 수 있다.

일례로서, 상기 적어도 하나의 연결 도체 라인은 상기 제1 연결 도체 라인만을 포함하고, 상기 복수의 실장 패드는 상기 제4 외부 전극에 접속되는 패드를 더 포함하고, 상기 제4 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결될 수 있다. 이 경우, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제4 외부 전극에 접속되는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성될 수 있다.

이와 다른 예로서, 상기 적어도 하나의 연결 도체 라인은 상기 제2 연결 도체 라인만을 포함하고, 상기 복수의 실장 패드는 상기 제3 외부 전극에 접속되는 패드를 더 포함하고, 상기 제3 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결될 수 있다. 이 경우, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제3 외부 전극에 접속된는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성될 수 있다.

상기 회로기판에 실장된 상기 적층형 칩 커패시터는 주파수-임피던스 곡선에 있어서 평탄한 플랫부를 갖는 임피던스 특성을 나타낼 수 있다.

본 발명에 따르면, 재료의 변경 없이도, 저 ESL을 구현하고 적절한 ESR을 유지할 수 있다. 또한 본 발명을 디커플링 커패시터에 적용할 경우, 넓은 주파수 범위에서 전력 분배망의 임피던스를 낮고 일정하게 유지시킬 수 있다. ESR이 높으면서도 조절가능하며 ESL이 낮은 디커플링 커패시터가 구현된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터 칩 커패시터의 외형을 나타내는 사시도이고, 도 2는 도 1의 커패시터의 상면도 및 저면도이다. 또한 도 3은 도 1의 커패시터를 도 2의 SS'라인을 따라 자른 단면도이며, 도 4는 도 1의 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 1 내지 도 4를 참조하면, 커패시터(100)는 커패시터 본체(110)와, 그 본체의 측면에 형성된 복수의 외부 전극(131, 132, 133, 134: 순차적으로 제1 내지 제 4 외부 전극)을 포함한다. 커패시터 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 그 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 내부 전극(121)과 제2 내부 전극(122)은 서로 다른 극성을 갖고, 제3 내부 전극(123)과 제4 내부 전극(124)은 서로 다른 극성을 갖는다. 제1 및 제2 외부 전극(131, 132)은 본체(110)의 서로 대향하는 2개 측면(특히, 단측면(短側面, shorter side face))에 배치되고, 제3 및 제4 외부 전극(133, 134)은 다른 2개의 대향 측면(특히, 장측면(長側面, longer side face))에 배치되어 있다. 이 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.

도 3 및 4에 도시된 바와 같이, 커패시터 본체(110)는, 적층방향(z축 방향)을 따라 배열된 제1 커패시터부(CR1)과 제2 커패시터부(CR2)를 포함한다. 제1 커패 시터부(CR1)는, 유전체층을 사이에 두고 서로 대향하여 교대로 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다 - 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)이 교대로 반복하여 배치됨 -. 제2 커패시터부(CR2)는 유전체층을 사이에 두고 서로 대향하여 교대로 배치되는 제3 및 제4 내부 전극(123, 124)를 포함한다.

제1 커패시터부(CR1)에 있어서 제1 및 제2 내부 전극(121, 122)은 리드(121a, 122a)를 통해 제1 및 제2 외부 전극(131, 132)에 각각 연결된다. 제2 커패시터부(CR2)에 있어서는, 제3 및 제4 내부 전극(123, 124)은 리드(123a, 124a)를 통해 제3 및 제4 외부 전극(133)에 각각 연결된다. 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 외부 전극(131, 132)에만 직접 연결되고, 제3 및 제4 외부 전극(133, 134)에는 직접 연결되지 않는다. 마찬가지로, 제3 및 제4 내부 전극(123, 124)은 제3 및 제4 외부 전극(133, 134)에만 직접 연결되고, 제1 및 제2 외부 전극(131, 132)에는 직접 연결되지 않는다.

제1 및 제2 내부 전극(121, 122)의 리드(121a, 122a)의 폭(lw)를 조절함으로써 제1 커패시터부(CR1)의 ESR을 변화시킬 수 있다. 리드 폭이 클수록 리드를 통해 흐르는 전류 경로의 폭이 커지므로 저항(R)은 감소된다. 필요에 따라, 제1 및 제2 내부 전극의 리드폭(lw)은 내부 전극의 메인부 전체의 단측변 폭(ew)만큼 확장될 수도 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 직사각형의 형상으로서 그 직사각형 단변 길이(ew) 전체에 걸쳐 제1 및 제2 외부 전극(131, 132)에 접촉 연결될 것이다.

마찬가지로, 제3 및 제4 내부 전극(123, 124)의 리드(123a, 124a) 폭의 조절을 통해 제2 커패시터부(CR2)의 ESR을 조정할 수 있다. 또한 제3 및 제4 내부 전극의 리드(123a, 124a)도 필요에 따라 내부 전극의 메인부 전체의 장측변 폭만큼 확장될 수 있다. 리드 폭의 변경은 ESR에 영향을 미칠 뿐만 아니라 ESL에도 영향을 미친다.

도 1 내지 도 3에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 및 제2 외부 전극(131, 132)는 연결 도체 라인(141, 142)을 통해 제2 커패시터부(CR2)의 제3 및 제4 외부 전극(133, 134)에 각각 연결된다. 이러한 연결 도체 라인(141, 142)은 일종의 도전성 저항체 역할을 하며, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)를 병렬로 연결시킴과 동시에 제2 커패시터부(CR2)에 부가적인 저항을 직렬로 연결시키는 역할을 한다.

본 실시형태에서는 연결 도체 라인(141, 142)이 상면에 배치되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 연결 도체 라인(141, 142)은 하면에만(또는 상면 및 하면에) 배치될 수도 있다. 뿐만 아니라, 연결 도체 라인은 측면이나 측면과 상하면을 거쳐 배치되는 등, 동일 극성의 외부 전극을 연결할 수 있 도록 커패시터 본체 외면에 적절히 배치될 수 있다. 다만, 본 실시형태에와 같이 상하 비대칭적인 내부 구조를 갖는 경우(도 2 참조)에는, 상하면의 구별의 용이함을 위해 상면에 연결 도체 라인(141, 142)을 형성하는 것이 유리하다.

도 3에 도시된 바와 같이, 적층방향(z축 방향)에서의 적어도 한쪽 단(즉, 커패시터 내에서 상부 및/또는 하부)에 위치한다. 후술하는 바와 같이, 제2 커패시터부(CR2)보다 제1 커패시터부(CR1)가 회로기판의 실장면에 더 인접하도록 커패시터가 회로기판 상에 실장된다. 특히, 본 실시형태에서는, 적층방향에서의 한쪽 단에(즉, 하부)에 제1 커패시터부(CR1)가 위치하고, 그 위에 제2 커패시터부(CR2)가 위치한다. 여기서, 커패시터의 하부 또는 하면은 커패시터가 기판에 실장될 때 실장면에 인접하는 부분 또는 면을 의미한다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 전극(131~134) 및 연결 도체 라인(141, 142)을 통해 서로 병렬 연결되어진다.

제1 커패시터부(CR1)는, 적절한 ESR을 갖도록 적층수가 제한되어 제2 커패시터부(CR2)보다 더 적은 적층수의 내부 전극들을 포함한다. 따라서, 원하는 또는 정해진 정전용량(capacitance)의 구현은, 제1 커패시터부와 병렬로 연결되는 제2 커패시터부(CR2)를 주로 이용하게 된다. 이러한 정전용량의 구현을 위해, 제2 커패시터부(CR2) 내의 제3 및 제4 내부 전극(123, 124)의 총 적층수는, 제1 커패시터부(CR1) 내의 제1 및 제2 내부 전극(121, 122)의 총 적층수보다 더 크게 되도록 한 다. 결국, 제2 커패시터부(CR2)의 용량은 제1 커패시터부(CR1)의 용량보다 높고, 제2 커패시터부(CR2)의 ESR은 내부 전극 적층수가 상대적으로 작은 제1 커패시터부(CR1)의 ESR보다 더 작게 된다.

도 5는 본 발명의 일 실시형태에 따른 회로기판 장치를 나타낸 것으로서, 도 1의 커패시터(100)를 회로기판(20)에 실장한 상태를 나타낸다. 도 5를 참조하면, 회로기판(20)의 커패시터 실장면에 실장 패드(31, 32: 순차적으로 제1 및 제2 패드)가 형성되어 있다. 제1 및 제2 실장 패드(31, 32)는 회로기판(20)에 마련된 외부회로와 전기적으로 연결된다. 커패시터(100)는 제2 커패시터부(CR2)의 ESR보다 더 높은 ESR을 갖는 제1 커패시터부(CR1)가 실장면에 인접하게 위치하도록 상기 실장면 상에 배치된다.

회로 기판(20)의 제1 패드(31)는 커패시터의 제1 외부 전극(131)에 접속되고, 제2 패드(32)는 제2 외부 전극(132)에 접속된다. 이에 따라, 제1 패드(31)는 제1 및 제3 외부 전극(131, 133)과 함께 상호 동일한 일 극성(예컨대, + 극성)을 갖고, 제2 패드(32)는 제2 및 제4 외부 전극(132, 134)과 함께 상호 동일한 타극성(예컨대, - 극성)을 갖는다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 연결 도체 라인(141, 142)을 통해 서로 병렬로 연결된다. 여기서, 제1 및 제2 외부 전극(131, 132))에 접속되는 패드(즉, 제1 및 제2 패드(31, 32))는 회로기판(20)의 외부회로(예컨대, 비아)와 직접 연결된다(도 5 및 8 참조).

상기 연결 도체 라인(141, 142)은 동일 극성의 외부 전극 간 연결을 통해 제1 및 제2 커패시터부(CR1, CR2)을 상호 병렬로 연결시키는 역할 뿐만 아니라, 제2 커패시터부(CR2)에 저항을 직렬로 부가시킴으로써 결과적으로 제2 커패시터부의 ESR을 조절하는 것과 실질적으로 동일한 역할을 한다. 따라서, 제안된 커패시터(100)를 회로기판(20)의 패드 구조에 실장하면, 제2 커패시터부(CR2)의 ESR을 제1 커패시터부(CR1)과 유사하게 만드는 것과 실질적으로 동일한 효과를 얻을 수 있어서 적층형 칩 커패시터의 ESR을 조절할 수 있게 된다(도 32 참조).

도 6은 회로기판(20) 상에 커패시터(100)가 실장된 도 5의 회로기판 장치(20, 100)에 있어서, 제1 커패시터부(도 6(a)), 제2 커패시터부(도 6(b)) 및 회로기판의 실장면에 실장된 적층형 칩 커패시터(도 6(c))의 등가 회로도이다. 도 6(a) 및 도 6(b)에 도시된 바와 같이, 커패시터(100) 내의 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시될 수 있고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시될 수 있다. 전술한 바와 같이, C1＜C2, R1＞R2이다.

연결 도체 라인(141, 142)을 통해 제1 및 제2 커패시터부(CR1, CR2)가 상호 병렬 연결되고 외부 회로 단자는 제1 커패시터(CR1)에 접속되므로, 도 6(c)에 도시된 바와 같이, 제1 및 제2 연결 도체 라인(141, 142)의 저항들(Rc)과 인덕턴스 들(Lc)이 제2 커패시터부(CR2)의 저항(R2) 및 인덕턴스(L2)에 직접 직렬로 부가되고, 그 직렬 회로부(141, CR2, 142)는 제1 커패시터부(CR1)의 등가회로부(C1-L1-R1)와 병렬로 연결된다. 도 6(c)에는 제1 연결 도체 라인(141)과 제2 연결 도체 라인(142)이 서로 동일한 저항(Rc)과 인덕턴스(Lc)를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 각 연결 도체 라인(141, 142)의 저항이나 인덕턴스가 서로 다를 수도 있다.

도6(c)의 등가회로는, 이를 더 간단히 표시하면 도 7과 같이 나타낼 수 있다. 도 7에서, L2' 및 R2'는 아래의 수학식 1과 같다.

L2' = L2 + 2Lc, R2' = R2 + 2Rc

따라서, 연결 도체 라인(141, 142)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 된다.

전술한 바와 같이, 정전용량 확보를 위해, 제2 커패시터부(CR2)는 제1 커패시터부(CR1)보다 더 많은 내부전극 적층수를 갖고 이에 따라 제2 커패시터부(CR2) 자체의 ESR은 제1 커패시터부(CR2)의 ESR보다 작다(내부 전극 적층수가 증가할수록 저항이 병렬로 추가적으로 연결되므로 ESR은 작아짐). 이러한 ESR의 차이는 커패시터의 임피던스를 일정하게 유지하지 못하게 하는 요인이 된다(특히, 각 공진 주파수 근방 영역에서 뾰족한 극소점 영역이 발생함). 그러나, 연결 도체 라인(141, 142)의 저항(2Rc)의 직렬적 부가에 의해 제2 커패시터부(CR2)의 ESR이 실질적으로 증대됨으로써, 두 커패시터부(CR1, CR2) 간의 ESR의 차이는 실질적으로 감소되고 이에 따라 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능하게 된다.

연결 도체 라인(141, 142)으로 인해, 상기 수학식 1에 나타난 바와 같이 제2 커패시터부(CR2)의 ESL(인덕턴스)는 실질적으로 증가하는 것과 같은 효과가 나타난다. 그러나, 이러한 제2 커패시터부(CR2)의 ESL의 실질적 증가와 상관없이 고주파 대역에서의 적층형 칩 커패시터 전체의 ESL 및 임피던스는 제1 커패시터부(CR1)의 ESL에 의해 주로 영향을 받게 된다. 이는, 고주파 대역에서는 임피던스가 주로 인덕턴스에 의해 지배받으며 제1 커패시터부(CR1)가 실장면에 인접하게 배치되어 고주파 대역에서 전류가 주로 제1 커패시터부(CR1)를 통해 짧은 경로로 전류 루프를 형성하기 때문이다. 결국, 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 비교적 낮은 값을 유지하게 된다(도 32 참조). 본 실시형태의 커패시터는 MPU 패키지 또는 메인 보드 상에 실장된 디커플링 커패시터로서 유용하게 사용될 수 있다.

연결 도체 라인(141, 142)에 의해 제2 커패시터부(CR2)에 부가되는 직렬 저항(Rc)은, 연결 도체 라인의 적절한 재질 선택에 의한 도전율 조절에 의해, 혹은 연결 도체 라인의 길이, 폭 또는 두께의 조절에 의해 조절될 수 있다. 연결 도체 라인(141, 142)의 재료로는 루테늄 옥사이드(ruthenium oxide) 또는 텅스 텐(tungsten) 등이 사용될 수 있다.

연결 도체 라인(141, 142)은 스퍼터링을 이용하여 박막의 형태로 형성될 수도 있다. 또한 연결 도체 라인(141, 142)은 스크린 인쇄 등을 이용하여 열 또는 UV 경화형 후막 저항체 등 후막의 형태로 형성될 수 있다. 연결 도체 라인 형성을 위해 박막 공정을 이용하면 라인의 폭 및 두께 조절이 정밀하고 동일한 면적에서 비교적 넓은 범위의 ESR 조절이 가능해진다. 반면, 후막 인쇄 공정을 이용할 경우 박막 공정에 비하여 라인의 폭, 두께 조절이 정밀하지 못하지만 연결 도체 라인의 제조 비용이 저렴하다는 장점이 있다.

연결 도체 라인(141, 142)의 형성은 사용하는 재료의 소성 온도에 따라 칩 커패시터의 소성 전 또는 소성 후에 모두 가능하다. 연결 도체 라인의 소성 온도가 비교적 높아 칩 커패시터와 유사할 경우 라인 형성 후에 칩 커패시터와 동시에 소성할 수 있으며, 연결 도체 라인의 소성 온도가 칩 커패시터의 소성 온도에 비해 낮은 경우에는 칩 커패시터의 소성 완료후 라인을 형성하고 연결 도체 라인을 소성하면 된다.

도 8은 도 5에 도시된 회로기판의 개략적 평면도이고, 도 9는 도 5의 회로기판 장치를 TT' 라인을 따라 자른 단면도이다. 도 8 및 9를 참조하면, 기판(20) 상에 실장 패드(31, 32)가 배치되어 있다. 외부 회로(예컨대, 디커플링 커패시터에 전원 전압을 인가하기 위한 회로)의 일부로서 회로기판(20) 내에는 비아들(41, 42)이 형성되어 있는데, 이 비아들(41, 42)은 제1 커패시터부에 연결되는 제1 및 제2 패드(31, 32)에 직접 접속된다. 제1 패드(31)는 비아(41)를 통해 제1 전극 패턴(예컨대, 전원 전극 패턴; 61)에 연결되고, 제2 패드(32)는 비아(42)를 통해 제2 전극 패턴(예컨대, 접지 전극 패턴; 62)에 연결될 수 있다.

상술한 바와 같이, 커패시터 본체의 양쪽 단측면에 배치된 제1 및 제2 외부 전극(131, 132)이 회로기판(20)의 제1 및 제2 패드(31, 32)에 접속된다. 따라서, 본 실시형태에 따르면, 기존의 2단자 커패시터용 회로기판(커패시터 실장을 위한 2개의 실장 패드를 구비함)을 그대로 사용할 수 있다. 이러한 회로기판의 호환 가능성(compatibility)은 회로기판 장치의 전체 제조 비용을 저감시키는 장점을 제공한다.

도 9에 도시된 바와 같이, 제1 패드(31)에 접속되는 비아(41)는 제2 패드(32)에 인접하게 배치되고, 제2 패드(32)에 접속되는 비아(42)는 제1 패드(31)에 인접하게 배치되어 있다. 이종 극성의 비아(41, 42)들이 상호 인접할수록 제1 및 제2 패드(31, 32)를 통해 제1 커패시터부에 흐르는 전류 루프(CL)의 크기가 줄어들고 이에 따라 전류 루프에 의한 인덕턴스가 감소된다. 만약 도 9에서 점선으로 표시된 바와 같이 이종 극성의 비아(41', 42')를 상호 멀리 배치하게 되면, 그 만큼 전류 루프의 크기는 커지고 그 전류 루프에 의한 인덕턴스는 증가하게 된다.

또한 제1 및 제2 패드(31, 32) 각각에는 2개 이상의 비아(도 8에서는 제1 및 제2 패드 각각에 접속된 3개의 비아가 도시됨)가 접속되는 것이 바람직하다. 이는, 2개 이상의 비아를 형성함으로써 전류 루프에 의한 인덕턴스를 병렬로 연결시킬 수 있고 이에 따라 전체적인 인덕턴스가 더 줄어들기 때문이다.

도 10은 도 8의 회로기판의 변형례를 나타내는 평면도이다. 도 1의 커패시터(100)를 실장하기 위해서 도 8의 회로기판(20) 대신에 도 10의 회로기판(21)을 사용할 수 있다. 도 10을 참조하면, 회로기판(21)은 제1 및 제2 패드(31, 32)에 더하여 제3 및 제4 패드(33, 34)를 더 포함한다. 제3 및 제4 패드(33, 34)는 커패시터(100)의 제3 및 제4 외부 전극(133, 134)에 각각 접속될 수 있다. 그러나, 제1 및 제2 패드(31, 32)와 달리, 제3 및 제4 패드(33, 34)는 외부회로(예컨대, 비아)와 직접 연결되지 않고, 전기적으로 플로팅된 상태로 있다. 따라서, 적층형 칩 커패시터(100)의 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 패드(31, 32)를 통해 외부 회로(비아)와 직접 연결되지만, 제3 및 제4 외부 전극(133, 134)은 일종의 플로팅된 전극으로서 제1 및 제2 연결 도체 라인(141, 142)을 통하여 외부 회로와 연결된다.

다른 대안으로서, 도 1의 커패시터(100)(제1 및 제2 연결 도체 라인을 구비한 커패시터)의 실장을 위해, 제1 및 제2 패드(31, 32)에 더하여 제3 패드(33) 또는 제4 패드(34) 중 어느 하나만을 더 포함하는 회로기판을 사용할 수도 있다.

도 11은 도 1의 커패시터의 변형례를 나타내는 사시도이고, 도 12는 도 11의 커패시터의 단면도이다. 도 11 및 12의 커패시터(100')는 상하 대칭적인 내부 및 외부 구조를 갖는다.

도 11 및 12에 도시된 바와 같이, 상면 및 하면에 제1 및 제2 연결 도체 라인(141, 142)가 커패시터 본체(110)의 상면 및 하면에 모두 형성되어 있을 뿐만 아니라, 그 내부 및 외부 구조에서도 상하 대칭성을 갖는다. 도 12에 도시된 바와 같이, 적층방향(z 방향)의 양쪽 단(즉, 상부 및 하부)에 2개의 제1 커패시터부(CR1a, CR1b: CR1)가 위치하고, 그 사이에 제2 커패시터부(CR2)가 끼워져 있다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 전극(131~134) 및 연결 도체 라인(141, 142)을 통해 서로 병렬 연결되어진다.

특히, 바람직하게는, 양쪽 단의 제1 커패시터부(CR1a, CR1b)가 상호 대칭적으로 배치됨으로써 커패시터 전체가 상하 대칭성을 확보할 수 있다. 이러한 상하 대칭성에 의해, 커패시터 실장시 커패시터의 상하에 관한 방향성이 사라지게 되고, 이에 따라 상하 구별 없이 커패시터를 실장할 수 있는 실장의 편의성을 도모할 수 있다. 도 11 및 12의 실시형태에서도, 각 커패시터부(CR1, CR2)와 연결 도체 라인(141, 142)간 연결 관계는 도 6과 같이 표시될 수 있으며, 실장을 위해 사용되는 회로기판은 도 8 및 도 10의 회로기판과 같다. 따라서, 본 실시형태에서도 연결 도체 라인을 통한 제2 커패시터부(CR2)로의 저항의 직렬적 부가 효과를 얻을 수 있음 은 명확하다.

도 13은 도 1의 적층형 칩 커패시터의 다른 변형례를 나타내는 사시도이고, 도 14 및 15는 도 13의 커패시터를 실장하기 위한 회로기판의 예들을 나타내는 평면도이고, 도 16은 회로기판에 실장된 도 13의 적층형 칩 커패시터의 등가회로도이다. 도 13의 커패시터(100''), 제1 및 제3 외부 전극(131, 133)은 연결 도체 라인(141)에 의해 서로 연결되어 있으나, 제2 및 제4 외부 전극(132, 133)은 연결 도체 라인에 의해 서로 연결되어 있지 않다(즉, 제2 연결 도체 라인(142)이 생략됨).

도 13의 커패시터(100'')에 있어서, 커패시터 본체 내부의 구조는 도 1의 실시형태와 같은 상하 비대칭 구조(도 3 및 4 참조)와 동일할 수 있다. 이와 달리, 연결 도체 라인(141)을 커패시터 본체(110)의 하면에도 추가 형성하고 커패시터 본체 내부를 도 11의 실시형태와 같은 상하 대칭 구조(도 12 참조)로 만들 수도 있다.

이러한 커패시터(100'')를 실장하기 위한 회로기판으로 도 14와 같은 회로기판을 이용할 수 있다. 도 14에 도시된 바와 같이, 회로기판(22)은, 제1 및 제2 외부 전극(131, 132)에 각각 접속되는 제1 및 제2 패드(31, 32)뿐만 아니라, 제4 외부 전극(133)에 접속되는 패드(34)를 더 구비한다. 또한 이 패드들(31, 32, 34)에는 비아(41, 42, 44)와 같은 외부 회로가 직접 접속된다.

상술한 바와 같이 패드(31, 32, 34)에 외부 회로(비아)를 접속시킴으로써, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 패드(31, 32)를 통해 외부 회로와 직접 연결되고, 제4 외부 전극(134)은 패드(34)를 통해 외부 회로와 직접 연결된다. 이에 반하여, 제3 외부 전극(133)은 연결 도체 라인(141)을 통하여 외부 회로와 연결되어진다.

도 15에 도시된 바와 같이, 도 13의 커패시터(100'')를 실장시키기 위해, 플로팅된 추가적인 패드(33)를 구비한 회로기판(23)을 사용할 수도 있다. 도 15를 참조하면, 제1, 2, 4 외부 전극(131, 132, 134)에 각각 접속되는 제1, 2, 4 패드(31, 32, 34)에 더하여 제3 패드(33)가 더 형성되어 있다. 이 제3 패드(33)은 외부 회로(예컨대, 비아)에 직접 연결되지 않고, 제3 외부 전극(133)과 연결 도체 라인(141)을 통해 외부 회로에 연결된다.

도 16을 참조하면, 회로기판(22 또는 23)에 실장된 커패시터(100'')에 있어서, 연결 도체 라인(141)에 의한 저항(Rc)은 제2 커패시터부(CR2)에 직렬로 부가되고(단, 수학식 1은 L2' = L2 + Lc, R2' = R2 + Rc 로 변형) , 상호 직렬 연결된 연결 도체 라인과 제2 커패시터부(CR2)는 제1 커패시터부(CR1)와 병렬 연결된다. 또한, 제1, 2, 4 패드(31, 32, 34)에 외부 회로를 직접 접속시킴으로써, 제1 커패시터부(CR1)의 양단 뿐만 아니라 제2 커패시터부(CR2)의 일단도 외부 회로로 인출된다.

도 17 내지 20은 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 사시도, 상면도 및 저면도, SS' 라인을 따라 자른 단면도, 내부 전극 구조를 나타낸 평면도이다.

전술한 실시형태와 달리, 도 17 내지 20의 커패시터(200)에서는, 커패시터 본체(210)의 하단에 배치된 제1 커패시터부(CR1)의 제1 및 제2 외부 전극(231, 232)은 커패시터 본체(210)의 양쪽 장측면(longer side face) 상에 형성되고, 제1 커패시터부(CR1)의 상부에 배치된 제2 커패시터부(CR2)의 제3 및 제4 외부 전극(233, 234)은 커패시터 본체(210)의 양쪽 단측면(shorter side face) 상에 형성된다. 본 실시형태의 경우에도, 제1 및 제2 커패시터부(CR1, CR2)의 커패시턴스(C1, C2)와 ESR(R1, R2) 사이에는 C1＜C2, R1＞R2이 성립한다.

도 17 및 20에 도시된 바와 같이, 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(221, 222)은 리드(221a, 222a)를 통해 제1 및 제2 외부 전극(231, 232)에 연결되고, 제2 커패시터부(CR2)의 제3 및 제4 내부 전극(223, 224)은 리드(223a, 224a)를 통해 제3 및 제4 외부 전극(233, 234)에 연결된다. 본 실시형태에서도, 리드(221a~224a) 폭의 조절을 통해 해당 커패시터부의 ESR을 조정할 수 있고, 필요한 경우 리드 폭을 내부 전극 메인부의 장변 혹은 단변 전체 길이로 확장될 수 있다.

도 17 및 20에 도시된 바와 같이, 제1 및 제2 외부 전극(231, 232) 간 거리 가 제3 및 제4 외부 전극(233, 234) 간 거리보다 짧기 때문에, 제1 및 제2 내부 전극(121, 122) 내에서의 전류 경로의 길이는 제3 및 제4 내부 전극(123, 124) 내에서의 전류 경로의 길이보다 짧다. 따라서, 제1 커패시터부(CR1)는 고주파에서 ESL을 낮추는 데에 기여하도록 제2 커패시터부(CR2)보다 더 낮은 ESL을 가질 수 있다(L1＜L2). 제2 커패시터부(CR2)의 ESL보다 더 낮은 ESL을 갖는 제1 커패시터부(CR1)를 회로기판 실장면에 인접하게 배치함으로써, 전류 루프에 의한 전류 경로가 더 짧아지게 되고 커패시터 전체의 ESL(특히, 고주파 영역에서)은 더욱 더 낮아진다. 결국, 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 더욱 낮은 값을 유지하게 된다(도 33 참조). 저 ESL 구현에 유리한 본 실시형태는 특히 MPU 패키지용 디커플링 커패시터로 효과적으로 사용될 수 있다.

도 21은 도 17의 커패시터(200)가 실장되는 회로기판의 일례를 나타낸 것이다. 도 21을 참조하면, 회로기판(25)은 제1 및 제2 외부 전극(231, 232)이 접속되는 제1 및 제2 패드(71, 72)를 구비하고, 이 패드(71, 72)에 외부 회로(여기서는 비아(81, 82))가 각각 접속된다. 이에 따라, 도 6에 도시된 바와 같은 등가회로를 얻을 수 있고, 연결 도체 라인(241, 243)에 의한 제2 커패시터부(CR2)로의 저항의 직렬적 부가 또는 제2 커패시터부(CR2)의 실질적 저항 조절의 효과를 얻을 수 있다(수학식 1 참조).

커패시터(200)를 실장하기 위해, 도 21의 회로기판(25) 대신에 도 22의 회로기판(26)을 사용할 수도 있다. 외부회로와 직접 연결되지 않은 플로팅된 부가적인 패드(73, 74)는 제3 및 제4 외부 전극(233, 234)에 접속될 수 있다.

도 23은 도 17의 커패시터의 변형례를 나타낸 사시도이고, 도 24는 도 23의 커패시터의 단면도이다. 도 23 및 24의 커패시터(200')는, 도 21의 커패시터의 내외부 구조를 상하 대칭적으로 만든 것에 해당한다. 즉, 도 23, 24에 도시된 바와 같이, 본체 외부에서는 상하면에 각각 연결 도체 라인(241, 242)을 형성하고, 본체(210) 내부에서는 상단 및 하단에 2개의 제1 커패시터부(CR1a, CR1b: CR1)을 배치하고, 그 사이에 제2 커패시터부(CR2)를 배치한 것이다. 각 커패시터부(CR1, CR2)의 내부 전극 구조는 도 20에서 설명한 바와 같다.

도 25는 도 17의 커패시터의 다른 변형례를 나타낸 사시도이고, 도 26 및 27은 도 25의 커패시터가 실장되는 회로기판의 예들을 나타낸 평면도이다.

도 25의 커패시터(200'')는 도 17의 커패시터(200)에서 제2 연결 도체 라인(242)을 생략한 것에 해당한다. 이와 같이 제1 외부 전극(231)과 제3 외부 전극(232)은 연결 도체 라인(242)를 통해 서로 연결되나, 제2 외부 전극(233)과 제4 외부 전극(234)은 연결 도체 라인에 의해 연결되지 않을 수 있다. 이 경우, 도 26에 도시된 바와 같이, 커패시터(200'')를 실장하기 위해, 제1, 2 및 4 외부 전극에 각각 접속되는 패드(71, 72, 74)를 구비하는 회로기판(27)이 사용될 수 있다. 각 패드(71, 72, 74)에는 비아(81, 82, 84)와 같은 외부 회로가 직접 접속될 수 있다.

이와 달리, 커패시터(200'')를 실장하기 위해, 도 27에 도시된 바와 같이, 플로팅된 부가적인 패드(71)를 더 설치할 수도 있다. 그러나 이 패드(71)에는 비아가 직접 접속되지 않는다. 도 26 또는 27의 회로기판(27 또는 28)을 사용함으로써, 제1, 2, 4 패드(71, 72, 74)(따라서, 제1, 2, 4 외부 전극(231, 232, 234))은 비아와 같은 외부회로와 직접 연결되나 제3 패드(73)(따라서, 제3 외부 전극(233))은 연결 도체 라인(241)을 통해 외부회로와 연결된다.

도 25의 커패시터(200'')는 하면에 연결 도체 라인(241)을 추가 설치하고, 그 내부 구조를 도 24와 같이 만듦으로써 내외부 구조에 있어서 상하 대칭 구조로 제조할 수도 있다.

도 28은 또 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이고, 도 29는 도 28의 커패시터를 XX'라인을 따라 자른 단면도이고, 도 30은 내부 전극 구조를 나타낸 수평 단면도이다.

도 28 내지 30의 커패시터(300)에서는, 제1 및 제2 외부 전극(331, 332)이 커패시터 본체(310)의 장측면 길이의 대부분에 걸쳐 형성되어 장측면을 덮고 있고, 제3 및 제4 외부 전극(333, 334)은 커패시터 본체(310)의 단측면의 일부 폭만큼만 덮고 있다. 그 내부 구조에 있어서는, 도 29 및 30에 도시된 바와 같이, 하단의 제1 커패시터부(CR1)의 제1 및 제2 내부 전극(321, 322)은 리드(321a, 322a)를 통해 제1 및 제2 외부 전극(331, 332)에 접촉 연결된다. 상부의 제2 커패시터부(CR2)의 제3 및 제4 내부 전극(323, 324)은 리드(333a, 334a)를 통해 제3 및 제4 외부 전극(333, 334)에 각각 접촉 연결된다.

도 28 내지 30의 실시형태에서는, 제1 및 제2 외부 전극(331, 332)을 장측면에 배치하고 제1 및 제2 내부 전극의 리드(321a, 321b) 폭을 장측면의 길이 대부분에 걸쳐 길게 연장되어 있기 때문에, 특히 제1 커패시터부(CR1)의 ESL이 매우 낮게 된다. 회로 기판의 실장면에 인접 배치되는 제1 커패시터부(CR1)의 낮은 ESL은 칩 커패시터 전체의 ESL를 더욱 저감시키는데 기여한다. 필요한 경우, 제1 및 제2 내부 전극의 리드(321a, 322a)의 폭은 제1 및 제2 내부 전극(321, 322)의 메인부의 장측변 전체 길이로 확장될 수 있다.

도 28의 커패시터(300)를 실장하기 위해서, 도 31에 도시된 바와 같은 회로기판(27)을 사용할 수 있다. 제1 및 제2 외부 전극(331, 332)에 각각 접속되는 제1 및 제2 패드(701, 702)에는 외부 회로로서 비아(801, 802)가 접속되어 있다. 부가적으로 플로팅된 제3 및 제4 패드(703, 704) 중 적어도 하나를 더 설치하여 사용할 수도 있다(점선 참조).

도 28의 실시형태도, 연결 도체 라인(341)을 하면에 부가 설치하고 그 내부 구조를 상하 대칭적인 구조로 만듦으로써, 상하 대칭인 내외부 구조로 변경될 수 있음은 명확하다.

(실시예)

실시예1

도 32는 실시예1 및 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 비교하여 나타낸 그래프이다. 실시예1 커패시터의 임피던스 곡선(a)은 도 1 내지 도 5의 실시형태에 따른 커패시터 및 회로기판 장치를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 실시예 샘플은, 10㎌ 용량의 4단자 1608 사이즈(1.6mm×0.8mm)의 적층형 칩 커패시터에 해당한다. 제1 커패시터부의 용량은 1.73㎌이고, 제2 커패시터부의 용량은 8.27㎌이다. 또한 제1 커패시터부의 ESL과 ESR은 각각 350pH와 38mΩ이고, 직렬로 연결된 연결 도체 라인과 제2 커패시터부 전체의 실질적 ESL 및 ESR(도 6의 L2', R2')은 각각 2200pH와 40mΩ이다. 이와 같이 제1 및 제2 커패시터부의 큰 용량 차이에도 불구하고 연결 도체 라인들의 직렬적 부가에 의해 제2 커패시터부는 제1 커패시터부의 ESR에 필적되는 ESR을 구현한다. 비교예의 주파수 대 임피던스 특성 곡선(b)은, 종래의 10㎌ 용량의 2단자 1608 사이즈의 커패시터 샘플에 대하여 측정한 결과이다. 이 비교예 샘플은, 2개의 커패시터부로 나뉘어지지 않고 단지 2 개의 외부 전극에 교대로 연결되는 이종 극성 내부 전극들의 반복 적층구조를 갖는다.

비교예와 실시예1 샘플의 특성치(평균 ESL과 최소 임피던스(Min |Z|))를 나타내면 아래 표 1과 같다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
비교예 (b)	578 pH	4.5 mΩ
실시예1 (a)	301 pH	30.1 mΩ

도 32에 도시된 바와 같이, 실시예1의 샘플은 공진주파수를 중심으로 넓은 주파수 영역에서 평탄한 임피던스 곡선(a)을 나타낸다. 이는, 비교적 넓은 주파수 대역에서 임피던스가 급격한 변화없이 일정한 값을 갖고 현저히 안정적이다는 것을 나타낸다. 이에 반하여, 비교예 샘플(b)은 공진 주파수 영역 근방에서 매우 급격한 임피던스 변화를 가짐으로써 주파수-임피던스 곡선에 있어서 뾰족한 극소점이 형성되어 있다. 또한 고주파 대역에서 실시예1(a)은 비교예(b)에 비하여 낮은 임피던스를 갖는다.

실시예2

도 33은 실시예2 및 상술한 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 비교하여 나타낸 그래프이다. 실시예2 커패시터의 임피던스 곡선(c)은 도 17 내지 도 21의 실시형태에 따른 커패시터 및 회로기판 장치를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 실시예2 샘플은, 10㎌ 용량의 4단자 1608 사이즈(1.6mm×0.8mm)의 적층형 칩 커패시터에 해당한다. 제1 커패시터부의 용량은 0.52㎌이고, 제2 커패시터부의 용량은 9.48㎌이다. 또한 제1 커패시터부의 ESL과 ESR은 각각 300pH와 60mΩ이고, 직렬로 연결된 연결 도체 라인과 제2 커패시터부 전체의 실질적 ESL 및 ESR(도 6의 L2', R2')은 각각 700pH와 35mΩ이다.

비교예와 실시예2 샘플의 특성치(평균 ESL과 최소 임피던스(Min |Z|))를 나타내면 아래 표 2과 같다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
비교예 (b)	578 pH	4.5 mΩ
실시예2 (c)	213 pH	31.1 mΩ

도 33에 도시된 바와 같이, 실시예2의 샘플은 공진주파수를 중심으로 넓은 주파수 영역에서 평탄한 임피던스 곡선(c)을 나타낸다(평탄한 플랫부에서 약 31mΩ의 일정한 임피던스를 나타냄). 이는, 비교적 넓은 주파수 대역에서 임피던스가 급격한 변화없이 일정한 값을 갖고 현저히 안정적이다는 것을 나타낸다(비교예 샘플의 곡선 b와 비교). 또한 고주파 대역에서 실시예2(c)은 비교예(b)에 비하여 낮은 임피던스를 갖는다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 도 1의 적층형 칩 커패시터의 상면도 및 저면도이다.

도 3는 도 1의 커패시터를 SS' 라인을 따라 자른 단면도이다.

도 4는 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 5는 도 1의 커패시터를 회로기판에 실장한 회로기판 장치를 나타낸 사시도이다.

도 6은 도 5의 회로기판 장치에 있어서, 제1 커패시터부(a), 제2 커패시터부(b) 및 회로기판에 실장된 적층형 칩 커패시터(c)의 등가 회로도이다.

도 7은 도 6(c)를 더 간단히 표현한 등가 회로도이다.

도 8은 도 5에 도시된 회로기판의 개략적 평면도이다.

도 9는 도 5의 회로기판 장치의 단면도이다.

도 10은 도 8의 회로기판의 변형례를 나타내는 평면도이다.

도 11은 도 1의 적층형 칩 커패시터의 변형례를 나타내는 사시도이다.

도 12는 도 11의 적층형 칩 커패시터의 단면도이다.

도 13은 도 1의 적층형 칩 커패시터의 다른 변형례를 나타내는 사시도이다.

도 14는 도 13의 적층형 칩 커패시터가 실장되는 회로기판의 일례를 나타내는 평면도이다.

도 15는 도 13의 적층형 칩 커패시터가 실장되는 회로기판의 다른 예를 나타 내는 평면도이다.

도 16은 회로기판에 실장된 도 13의 적층형 칩 커패시터의 등가회로도이다.

도 17은 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이다.

도 18은 도 17의 적층형 칩 커패시터의 상면도 및 저면도이다.

도 19는 도 17의 적층형 칩 커패시터를 SS' 라인을 따라 자른 단면도이다.

도 20은 도 17의 내부 전극 구조를 나타낸 평면도이다.

도 21은 도 17의 적층형 칩 커패시터가 실장되는 회로기판의 일례를 나타내는 평면도이다.

도 22는 도 17의 적층형 칩 커패시터가 실장되는 회로기판의 다른 예를 나타내는 평면도이다.

도 23은 도 17의 적층형 칩 커패시터의 변형례를 나타내는 사시도이다.

도 24는 도 23의 적층형 칩 커패시터의 단면도이다.

도 25는 도 17의 적층형 칩 커패시터의 다른 변형례를 나타내는 사시도이다.

도 26은 도 25의 적층형 칩 커패시터가 실장되는 회로기판의 일례를 나타내는 평면도이다.

도 27은 도 25의 적층형 칩 커패시터가 실장되는 회로기판의 다른 예를 나타내는 평면도이다.

도 28은 또 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이다.

도 29는 도 28의 적층형 칩 커패시터를 XX' 라인을 따라 자른 단면도이다.

도 30은 도 28의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 수평 단 면도이다.

도 31은 도 28의 적층형 칩 커패시터가 실장되는 회로기판의 예를 나타내는 평면도이다.

도 32는 일 실시예와 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타낸 그래프이다.

도 33은 다른 실시예와 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타낸 그래프이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 110: 커패시터 본체

111: 유전체층 121: 제1 내부 전극

122: 제2 내부 전극 123: 제3 내부 전극

124: 제4 내부 전극 121a, 122a: 리드

131~134: 외부 전극 141: 제1 연결 도체 라인

142: 제2 연결 도체 라인 20: 회로기판

31~34: 실장 패드

Claims

복수의 유전체층이 적층된 적층구조를 갖고, 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체;

상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극 - 상기 제1 및 제3 외부 전극은 서로 동일한 극성을 갖고, 제2 및 제4 외부 전극은 서로 동일 극성을 갖되 상기 제1 외부 전극의 극성과는 다른 극성을 가짐 - ; 및

상기 커패시터 본체의 외면 상에 형성되고, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하거나 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 적어도 하나의 연결 도체 라인;을 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치된 서로 다른 극성의 제1 및 제2 내부 전극을 갖고,

상기 제2 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치된 서로 다른 극성의 복수의 제3 및 제4 내부 전극을 갖고,

상기 제1 외부 전극은 상기 제1 내부 전극과 연결되고, 상기 제2 외부 전극은 상기 제2 내부 전극과 연결되고, 상기 제3 외부 전극은 상기 제3 내부 전극과 연결되고, 상기 제4 외부 전극은 상기 제4 내부 전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제2 커패시터부 내의 제3 및 제4 내부 전극의 총 적층수는 상기 제1 커패시터부 내의 제1 및 제2 내부 전극의 총 적층수보다 큰 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 큰 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 커패시터부는 상기 적층방향의 양쪽 단 중 한쪽 단에 위치하는 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면 중 어느 하나에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층방향의 양쪽 단에 2개의 상기 제1 커패시터부가 배치되어 있고, 상기 제2 커패시터부는 상기 2개의 제1 커패시터부 사이에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 연결 도체 라인은 상기 커패시터 본체의 상면 및 하면에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서,

상기 양쪽 단의 제1 커패시터는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 연결 도체 라인의 도전율, 길이, 폭 및 두께 중 적어도 어느 하나의 조절을 통해 상기 제2 커패시터부에 직렬로 부가되는 저항을 조절가능한 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 연결 도체 라인은 후막 저항체 또는 박막 저항체로 형성된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제14항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단 측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제14항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제14항에 있어서,

상기 제1 및 제2 내부 전극은 리드를 통하여 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제1 및 제2 내부 전극의 리드 폭의 조절을 통하여 상기 제1 커패시터부의 ESR을 조정가능한 것을 특징으로 하는 적층형 칩 커패시터.
제14항에 있어서,

상기 제3 및 제4 내부 전극은 리드를 통하여 상기 제3 및 제4 외부 전극에 각각 연결되고, 상기 제3 및 제4 내부 전극의 리드 폭의 조절을 통하여 상기 제2 커패시터부의 ESR을 조정가능한 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 따른 적층형 칩 커패시터; 및

상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전 기적으로 연결되는 외부 회로를 갖는 회로기판을 포함하고,

상기 회로기판의 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있고, 상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부가 상기 실장면에 더 인접하게 위치하도록 배치되고,

상기 복수의 실장 패드는 상기 제1 외부 전극에 접속되는 제1 패드와 상기 제2 외부 전극에 접속되는 제2 패드를 포함하고,

상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되는 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 큰 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성된 것을 특징으로 하는 회로기판 장치.
제21항에 있어서,

상기 제1 패드에 접속되는 비아는 상기 제2 패드에 인접하도록 배치되고, 상 기 제2 패드에 접속되는 비아는 상기 제1 패드에 인접하도록 배치된 것을 특징으로 하는 회로기판 장치.
제21항에 있어서,

상기 제1 또는 제2 패드 각각에는 2개 이상의 비아들이 접속된 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인을 포함하고,

상기 제3 및 제4 외부 전극은 상기 제1 및 제2 연결 도체 라인을 통해 상기 외부 회로와 연결되는 것을 특징으로 하는 회로기판 장치.
제24항에 있어서,

상기 복수의 실장 패드는 상기 제3 외부 전극에 접속되는 제3 패드와 상기 제4 외부 전극에 접속되는 제4 패드를 더 포함하는 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제1 외부 전극과 제3 외부 전극을 서로 연결하는 제1 연결 도체 라인과, 상기 제2 외부 전극과 제4 외부 전극을 서로 연결하는 제2 연결 도체 라인 중 하나만을 포함하는 것을 특징으로 하는 회로기판 장치.
제26항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제1 연결 도체 라인만을 포함하고, 상기 복수의 실장 패드는 상기 제4 외부 전극에 접속되는 패드를 더 포함하고, 상기 제4 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결되는 것을 특징으로 하는 회로기판 장치.
제27항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제4 외부 전극에 접속되는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성된 것을 특징으로 하는 회로기판 장치.
제26항에 있어서,

상기 적어도 하나의 연결 도체 라인은 상기 제2 연결 도체 라인만을 포함하고, 상기 복수의 실장 패드는 상기 제3 외부 전극에 접속되는 패드를 더 포함하고, 상기 제3 외부 전극에 접속되는 패드는 상기 외부 회로와 직접 연결되는 것을 특징 으로 하는 회로기판 장치.
제29항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제3 외부 전극에 접속된는 패드, 제1 패드 및 제2 패드에 접속되는 비아들이 형성된 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 적층형 칩 커패시터는 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터이고,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치된 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 적층형 칩 커패시터는 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터이고,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 단측면 상에 배치되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 2개의 장측면 상에 배치된 것을 특징으로 하는 회로기판 장치.
제19항에 있어서,

상기 회로기판에 실장된 상기 적층형 칩 커패시터는 주파수-임피던스 곡선에 있어서 평탄한 플랫부를 갖는 임피던스 특성을 나타내는 것을 특징으로 하는 회로기판 장치.