JPWO2014162987A1 - 複合チップ部品、回路アセンブリおよび電子機器 - Google Patents

Abstract

本発明の複合チップ部品は、共通の基板上に互いに間隔を空けて配置され、互いに異なる機能を有する複数のチップ素子と、各前記チップ素子において、前記基板の表面に形成された一対の電極とを含む。これにより、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる複合チップ部品を提供することができる。

Description

本発明は、複合チップ部品、および前記複合チップ部品を備えた回路アセンブリおよび電子機器に関する。

特許文献１は、絶縁基板上に形成された抵抗膜をレーザトリミングした後、ガラスによるカバーコートを形成したチップ抵抗器を開示している。

特開２００１−７６９１２号公報

本発明の目的は、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる複合チップ部品を提供することである。

本発明の他の目的は、本発明の複合チップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。

本発明の複合チップ部品は、共通の基板上に互いに間隔を空けて配置され、互いに異なる機能を有する複数のチップ素子と、各前記チップ素子において、前記基板の表面に形成された一対の電極とを含む。

この構成によれば、複数のチップ素子が共通の基板上に配置されるので、従来に比べて、実装基板に対する接合面積（実装面積）を縮小できる。

また、複合チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品（単品チップ）をＮ回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの面積を大きくできるので、チップマウンタによる吸着動作を安定させることができる。

本発明の複合チップ部品は、前記電極と前記基板との間に介在された絶縁膜をさらに含み、前記絶縁膜は、前記基板の表面において、互いに隣り合う前記チップ素子の境界領域を覆うように形成されていることが好ましい。

前記一対の電極は、互いに対向する前記基板の一方の側面側およびその反対の側面側にそれぞれ配置されており、各前記電極は、前記基板の縁部を覆うように、前記基板の表面および側面に跨って形成された周縁部を有していてもよい。

この構成によれば、基板の表面に加えて側面にも電極が形成されているので、複合チップ部品を実装基板に半田付けする際の接着面積を拡大できる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定させることができる。

前記複合チップ部品は、一対の前記チップ素子を共通の前記基板上に備えるペアチップ部品であり、前記電極の前記周縁部は、前記基板の四隅の角部を覆うように形成されていてもよい。

この構成によれば、実装基板へ実装後のペアチップ部品を四点支持できるため、実装形状を一層安定させることができる。

本発明の複合チップ部品は、前記基板の表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含んでいてもよい。

この構成によれば、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。

前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する部分が選択的に露出しており、当該露出部分を除く部分が樹脂膜で選択的に覆われていてもよい。

この構成によれば、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。

前記電極は、前記樹脂膜の表面から突出するように形成されていてもよい。また、前記電極は、前記樹脂膜の表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含んでいてもよい。

前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出していてもよい。

この構成によれば、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。

前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含んでいてもよい。

この構成によれば、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。

前記複数のチップ素子は、平面寸法が０．４ｍｍ×０．２ｍｍである０４０２サイズであるチップ素子を含むことが好ましく、平面寸法が０．３ｍｍ×０．１５ｍｍである０３０１５サイズであるチップ素子を含むことがさらに好ましい。

この構成によれば、複合チップ部品のサイズを一層小さくできるので、実装基板に対する接合面積（実装面積）をさらに縮小できる。

前記複数のチップ素子は、前記一対の電極間に接続された抵抗体を有する抵抗器を含んでいてもよい。

この場合、前記抵抗器は、複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズと含むことが好ましい。

この構成によれば、一つまたは複数のヒューズを選択して切断することによって、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値の抵抗器を共通の設計で実現できる。

前記複数のチップ素子は、前記一対の電極間に接続されたキャパシタを有するコンデンサを含んでいてもよい。

この場合、前記コンデンサは、前記キャパシタを構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとを含むことが好ましい。

この構成によれば、一つまたは複数のヒューズを選択して切断することによって、複数種類の容量値に、容易にかつ速やかに対応できる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のコンデンサを共通の設計で実現できる。

本発明の回路アセンブリは、本発明の複合チップ部品と、前記基板の表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む。

この構成によれば、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる複合チップ部品を備える回路アセンブリを提供できる。

本発明の電子機器は、本発明の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器である。

この構成によれば、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる複合チップ部品を備える電子部品を提供できる。

本発明の一実施形態に係る複合チップの構成を説明するための模式的な斜視図である。 前記複合チップが実装基板に実装された状態の回路アセンブリの模式的な断面図である。 前記回路アセンブリを前記複合チップの裏面側から見た模式的な平面図である。 前記回路アセンブリを前記複合チップの素子形成面側から見た模式的な平面図である。 ２つの単品チップが実装基板に実装された状態を示す図である。 前記複合チップの抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図２に示す素子の一部分を拡大して描いた平面図である。 素子における抵抗体の構成を説明するために描いた図３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 素子における抵抗体の構成を説明するために描いた図３ＡのＣ−Ｃに沿う幅方向の縦断面図である。 抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図５（ａ）は、図２の抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ−Ｂに沿う断面構造を示す図である。 前記抵抗器の素子の一実施形態に係る電気回路図である。 前記抵抗器の素子の他の実施形態に係る電気回路図である。 前記抵抗器の素子のさらに他の実施形態に係る電気回路図である。 前記抵抗器の模式的な断面図である。 前記複合チップのコンデンサの平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 前記コンデンサの模式的な断面図であり、図１０のXI−XIに沿う断面構造を示す図である。 前記コンデンサの一部の構成を分離して示す分解斜視図である。 前記コンデンサの内部の電気的構成を示す回路図である。 前記複合チップの製造方法の一部を示す断面図である。 図１４Ａの次の工程を示す断面図である。 図１４Ｂの次の工程を示す断面図である。 図１４Ｃの次の工程を示す断面図である。 図１４Ｄの次の工程を示す断面図である。 図１４Ｅの次の工程を示す断面図である。 図１４Ｆの次の工程を示す断面図である。 図１４Ｇの次の工程を示す断面図である。 図１４Ｈの次の工程を示す断面図である。 図１４Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 第１接続電極および第２接続電極の製造工程を説明するための図である。 図１４Ｉの工程後における複合チップの回収工程を示す模式的な断面図である。 図１７Ａの次の工程を示す断面図である。 図１７Ｂの次の工程を示す断面図である。 図１７Ｃの次の工程を示す断面図である。 図１４Ｉの工程後における複合チップの回収工程（変形例）を示す模式的な断面図である。 図１８Ａの次の工程を示す断面図である。 図１８Ｂの次の工程を示す断面図である。 本発明の複合チップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図２１Ａは、第１参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。 図２１Ｂは、前記チップ抵抗器が実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図２１Ｃは、前記回路アセンブリを前記チップ抵抗器の裏面側から見た模式的な平面図である。 図２１Ｄは、前記回路アセンブリを前記チップ抵抗器の素子形成面側から見た模式的な平面図である。 図２１Ｅは、２つの単品チップが実装基板に実装された状態を示す図である。 図２２は、前記チップ抵抗器の一方の抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図２３Ａは、図２２に示す素子の一部分を拡大して描いた平面図である。 図２３Ｂは、素子における抵抗体の構成を説明するために描いた図２３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図２３Ｃは、素子における抵抗体の構成を説明するために描いた図２３ＡのＣ−Ｃに沿う幅方向の縦断面図である。 図２４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図２５（ａ）は、図２２の抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図２５（ｂ）は、図２５（ａ）のＢ−Ｂに沿う断面構造を示す図である。 図２６は、第１参考例の実施形態に係る素子の電気回路図である。 図２７は、第１参考例の他の実施形態に係る素子の電気回路図である。 図２８は、第１参考例のさらに他の実施形態に係る素子の電気回路図である。 図２９Ａは、前記チップ抵抗器の模式的な断面図であり、図２１のＡ−Ａに沿う断面構造を示す図である。 図２９Ｂは、前記チップ抵抗器の模式的な断面図であり、図２１のＢ−Ｂに沿う断面構造を示す図である。 図３０Ａは、図２９Ａ，Ｂのチップ抵抗器の製造方法を示す断面図であって、図２９Ａと同じ断面構造を示す図である。 図３０Ｂは、図３０Ａの次の工程を示す断面図である。 図３０Ｃは、図３０Ｂの次の工程を示す断面図である。 図３０Ｄは、図３０Ｃの次の工程を示す断面図である。 図３０Ｅは、図３０Ｄの次の工程を示す断面図である。 図３０Ｆは、図３０Ｅの次の工程を示す断面図である。 図３０Ｇは、図３０Ｆの次の工程を示す断面図である。 図３０Ｈは、図３０Ｇの次の工程を示す断面図である。 図３０Ｉは、図３０Ｈの次の工程を示す断面図である。 図３１は、図３０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図３２は、第１接続電極および第２接続電極の製造工程を説明するための図である。 図３３Ａは、図３０Ｉの工程後におけるチップ抵抗器の回収工程を示す模式的な断面図である。 図３３Ｂは、図３３Ａの次の工程を示す断面図である。 図３３Ｃは、図３３Ｂの次の工程を示す断面図である。 図３３Ｄは、図３３Ｃの次の工程を示す断面図である。 図３４Ａは、図３０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す模式的な断面図である。 図３４Ｂは、図３４Ａの次の工程を示す断面図である。 図３４Ｃは、図３４Ｂの次の工程を示す断面図である。 図３５は、第１参考例の他の実施形態に係るチップコンデンサの一部を示す平面図である。 図３６は、前記チップコンデンサの模式的な断面図であり、図３５のＡ−Ａに沿う断面構造を示す図である。 図３７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図３８は、コンデンサの内部の電気的構成を示す回路図である。 図３９は、第１参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図４０は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図４１Ａは、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。 図４１Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。 図４１Ｃは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。 図４２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図４３Ａは、図４２に示す素子の一部分を拡大して描いた平面図である。 図４３Ｂは、素子における抵抗体の構成を説明するために描いた図３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図４３Ｃは、素子における抵抗体の構成を説明するために描いた図４３ＡのＣ−Ｃに沿う幅方向の縦断面図である。 図４４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図４５（ａ）は、図２のチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４５（ｂ）は、図４５（ａ）のＢ−Ｂに沿う断面構造を示す図である。 図４６は、第２参考例の実施形態に係る素子の電気回路図である。 図４７は、第２参考例の他の実施形態に係る素子の電気回路図である。 図４８は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。 図４９は、チップ抵抗器の模式的な断面図である。 図５０Ａは、図４９のチップ抵抗器の製造方法を示す断面図である。 図５０Ｂは、図５０Ａの次の工程を示す断面図である。 図５０Ｃは、図５０Ｂの次の工程を示す断面図である。 図５０Ｄは、図５０Ｃの次の工程を示す断面図である。 図５０Ｅは、図５０Ｄの次の工程を示す断面図である。 図５０Ｆは、図５０Ｅの次の工程を示す断面図である。 図５０Ｇは、図５０Ｆの次の工程を示す断面図である。 図５０Ｈは、図５０Ｇの次の工程を示す断面図である。 図５０Ｉは、図５０Ｈの次の工程を示す断面図である。 図５１は、図５０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図５２は、第１接続電極および第２接続電極の製造工程を説明するための図である。 図５３Ａは、図５０Ｉの工程後におけるチップ抵抗器の回収工程を示す模式的な断面図である。 図５３Ｂは、図５３Ａの次の工程を示す断面図である。 図５３Ｃは、図５３Ｂの次の工程を示す断面図である。 図５３Ｄは、図５３Ｃの次の工程を示す断面図である。 図５４Ａは、図５０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す模式的な断面図である。 図５４Ｂは、図５４Ａの次の工程を示す断面図である。 図５４Ｃは、図５４Ｂの次の工程を示す断面図である。 図５５は、第２参考例の他の実施形態に係るチップコンデンサの平面図である。 図５６は、図５５の切断面線Ａ−Ａから見た断面図である。 図５７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図５８は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図５９は、第２参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図６０は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 第３参考例の一実施形態に係るチップ型ヒューズの模式的な平面図である。 図６１のチップ型ヒューズのＡ−Ａ切断面、Ｂ−Ｂ切断面およびＣ−Ｃ切断面における断面図である。 図６１のチップ型ヒューズのＤ−Ｄ切断面における断面図である。 図６１のチップ型ヒューズの製造工程の一部を説明するための断面図である。 図６４の次の工程を示す図である。 図６５の次の工程を示す図である。 図６６の次の工程を示す図である。 図６７の次の工程を示す図である。 図６８の次の工程を示す図である。 図６９の次の工程を示す図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。

図１Ａは、本発明の一実施形態に係る複合チップ１の構成を説明するための模式的な斜視図である。

複合チップ１は、図１Ａに示すように、共通の基板２上に、本発明のチップ素子の一例としての抵抗器６およびコンデンサ１０１を搭載したペアチップである。抵抗器６およびコンデンサ１０１は、その境界領域７に対して左右対称となるように互いに隣り合って配置されている。

複合チップ１は、直方体形状をなしている。複合チップ１の平面形状は、抵抗器６およびコンデンサ１０１の並び方向（以下、基板２の横方向）に沿う辺（横辺８２）および横辺８２に直交する辺（縦辺８１）を有する四角形である。複合チップ１の平面寸法は、たとえば、長さＬ（縦辺８１の長さ）＝約０．３ｍｍ、幅Ｗ＝約０．１５ｍｍである０３０１５サイズの抵抗器６およびコンデンサ１０１の組み合わせによって、０３０３サイズとされている。むろん、複合チップ１の平面寸法はこれに限るものではなく、たとえば、長さＬ＝約０．４ｍｍ、幅Ｗ＝約０．２ｍｍである０４０２サイズの素子の組み合わせによって、０４０４サイズとされていてもよい。また、複合チップ１の厚さＴは約０．１ｍｍであり、互いに隣り合う抵抗器６とコンデンサ１０１との間の境界領域７の幅は約０．０３ｍｍであることが好ましい。

複合チップ１は、ウエハ上に多数個の複合チップ１を格子状に形成してから当該ウエハに溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々の複合チップ１に分離することによって得られる。

抵抗器６およびコンデンサ１０１は、複合チップ１の本体を構成する基板２と、外部接続電極となる第１接続電極３および第２接続電極４と、第１接続電極３および第２接続電極４によって外部接続される素子５とを主に備えている。この実施形態では、第１接続電極３は、抵抗器６およびコンデンサ１０１に跨るように形成されており、抵抗器６およびコンデンサ１０１の共通の電極となっている。

基板２は、略直方体のチップ形状である。基板２において図１Ａにおける上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において素子５が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の縦辺８１および横辺８２によって区画された四角形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の縦辺８１および横辺８２によって区画された四角形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている（後述する図１Ｃ，Ｄ参照）。なお、基板２は、たとえば、裏面２Ｂ側からの研削または研磨によって薄型化された基板であってもよい。基板２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。当該複数の側面２Ｃ〜２Ｆは、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。

側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける基板２の横方向に直交する縦方向（以下、基板２の縦方向）の一方側（図１Ａにおける左手前側）の横辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける基板２の縦方向の他方側（図１Ａにおける右奥側）の横辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該縦方向における基板２の両端面である。

側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける基板２の横方向一方側（図１Ａにおける左奥側）の縦辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける基板２の横方向他方側（図１Ａにおける右手前側）の縦辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該横方向における基板２の両端面である。

側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ〜側面２Ｆにおいて隣り合うもの同士が直角を成している。

基板２では、素子形成面２Ａおよび側面２Ｃ〜２Ｆのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図１Ａでは、素子形成面２Ａおよび側面２Ｃ〜２Ｆのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、複合チップ１は、樹脂膜２４を有している。

樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。

第１接続電極３および第２接続電極４は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ〜２Ｆに跨って形成された周縁部８６，８７を有している。この実施形態では、周縁部８６，８７は、基板２の側面２Ｃ〜２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。また、基板２は、各コーナー部１１が平面視で面取りされたラウンド形状となっている。これにより、複合チップ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。

第１接続電極３および第２接続電極４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２Ａ上に積層することによって構成されている。

第１接続電極３は、平面視における４辺をなす１対の長辺３Ａおよび短辺３Ｂを有している。長辺３Ａと短辺３Ｂとは平面視において直交している。第２接続電極４は、平面視における４辺をなす１対の長辺４Ａおよび短辺４Ｂを有している。長辺４Ａと短辺４Ｂとは平面視において直交している。長辺３Ａおよび長辺４Ａは、基板２の横辺８２と平行に延びていて、短辺３Ｂおよび短辺４Ｂは、基板２の縦辺８１と平行に延びている。また、複合チップ１は、基板２の裏面２Ｂに電極を有していない。

図１Ｂは、複合チップ１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図１Ｃは、回路アセンブリ１００を複合チップ１の裏面２Ｂ側から見た模式的な平面図である。図１Ｄは、回路アセンブリ１００を複合チップ１の素子形成面２Ａ側から見た模式的な平面図である。なお、図１Ｂ〜図１Ｄでは、要部のみ示している。

図１Ｂ〜図１Ｄに示すように、複合チップ１は、実装基板９に実装される。この状態における複合チップ１および実装基板９は、回路アセンブリ１００を構成している。

図１Ｂに示すように、実装基板９の上面は、実装面９Ａである。実装面９Ａには、複合チップ１用の実装領域８９が区画されている。実装領域８９は、この実施形態では、図１Ｃおよび図１Ｄに示すように、平面視正方形状に形成されており、ランド８８が配置されたランド領域９２と、ランド領域９２を取り囲むソルダレジスト領域９３とを含む。

ランド領域９２は、たとえば、複合チップ１が０３０１５サイズの抵抗器６およびコンデンサ１０１を一つずつ備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域９２の一辺の長さＬ１＝４１０μｍである。一方、ソルダレジスト領域９３は、そのランド領域９２を縁取るように、たとえば幅Ｌ２が２５μｍの四角環状に形成されている。

ランド８８は、ランド領域９２の四隅に一つずつ、合計４つ配置されている。この実施形態では、各ランド８８は、ランド領域９２を区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域９２の各辺から各ランド８８までの間隔は、２５μｍである。また、互いに隣り合うランド８８の間には、８０μｍの間隔が設けられている。各ランド８８は、たとえばＣｕからなり、実装基板９の内部回路（図示せず）に接続されている。各ランド８８の表面には、図１Ｂに示すように、半田１３が当該表面から突出するように設けられている。

複合チップ１を実装基板９に実装する場合、図１Ｂに示すように、自動実装機（図示せず）の吸着ノズル９１を複合チップ１の裏面２Ｂに吸着してから吸着ノズル９１を動かすことによって、複合チップ１を搬送する。このとき、吸着ノズル９１は、裏面２Ｂにおける基板２の縦方向略中央部分に吸着する。前述したように、第１接続電極３および第２接続電極４は、複合チップ１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｆにおける素子形成面２Ａ側の端部だけに設けられていることから、複合チップ１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル９１を複合チップ１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル９１を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル９１が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル９１を複合チップ１に確実に吸着させ、複合チップ１を途中で吸着ノズル９１から脱落させることなく確実に搬送できる。

また、複合チップ１が抵抗器６およびコンデンサ１０１を一対備えるペアチップであるため、抵抗器もしくはコンデンサを一つだけ搭載した単品チップを２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの裏面面積を抵抗器もしくはコンデンサ２つ分以上に大きくできるので、吸着ノズル９１による吸着動作を安定させることができる。

そして、複合チップ１を吸着した吸着ノズル９１を実装基板９まで移動させる。このとき、複合チップ１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル９１を移動させて実装基板９に押し付け、複合チップ１において、第１接続電極３および第２接続電極４を、各ランド８８の半田１３に接触させる。

次に、半田１３を加熱すると、半田１３が溶融する。その後、半田１３が冷却されて固まると、第１接続電極３および第２接続電極４と、ランド８８とが半田１３を介して接合する。つまり、各ランド８８が、第１接続電極３および第２接続電極４において対応する電極に半田接合される。これにより、実装基板９への複合チップ１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。

完成状態の回路アセンブリ１００では、複合チップ１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みと半田１３の厚さとの合計に相当する。

この回路アセンブリ１００では、第１接続電極３および第２接続電極４の周縁部８６，８７が、基板２の素子形成面２Ａおよび側面２Ｃ〜２Ｆ（図１Ｂでは、側面２Ｃ，２Ｄのみ図示）に跨って形成されている。そのため、複合チップ１を実装基板９に半田付けする際の接着面積を拡大できる。その結果、第１接続電極３および第２接続電極４に対する半田１３の吸着量を増やすことができるので、接着強度を向上させることができる。

また、実装状態において、少なくとも基板２の素子形成面２Ａおよび側面２Ｃ〜２Ｆの二方向からチップ部品を保持できる。そのため、チップ部品１の実装形状を安定させることができる。しかも、実装基板９へ実装後のチップ部品１を４つのランド８８によって四点支持できるため、実装形状を一層安定させることができる。

また、複合チップ１が、０３０１５サイズの抵抗器６およびコンデンサ１０１を一対備えるペアチップである。そのため、複合チップ１用の実装領域８９の面積を、従来に比べて大幅に縮小できる。

たとえば、この実施形態では、実装領域８９の面積は、図１Ｃを参照して、Ｌ３×Ｌ３＝（Ｌ２＋Ｌ１＋Ｌ２）×（Ｌ２＋Ｌ１＋Ｌ２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ^２で済む。

一方、図１Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ３００を２つ実装基板９の実装面９Ａに実装する場合には、３１９０００μｍ^２の実装領域３０１が必要であった。これから、この実施形態の実装領域８９と、従来の実装領域３０１との面積を比較すると、この実施形態の構成では、約３４％も実装面積を縮小できることが分かる。

なお、図１Ｅの実装領域３０１の面積は、ランド３０４が配置された各単品チップ３００の実装エリア３０２の横幅Ｌ４＝２５０μｍ、隣り合う実装エリア３０２の間隔Ｌ５＝３０μｍ、実装領域３０１の外周を構成するソルダレジスト領域３０３の幅Ｌ６＝２５μｍ、および実装エリア３０２の長さＬ７＝５００μｍに基づき、（Ｌ６＋Ｌ４＋Ｌ５＋Ｌ４＋Ｌ６）×（Ｌ６＋Ｌ７＋Ｌ６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ^２として算出した。

次に、図２〜図９を参照して抵抗器６の構成をより詳細に説明した後、図１０〜図１３を参照してコンデンサ１０１の構成をより詳細に説明する。

図２は、複合チップ１の抵抗器６の平面図であり、第１接続電極３、第２接続電極４および素子５の配置関係ならびに素子５の平面視の構成（レイアウトパターン）を示す図である。

図２を参照して、素子５は、回路素子であって、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。抵抗器６において素子５は、抵抗である。

抵抗器６の素子５（抵抗）は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａ上でマトリックス状に配列した抵抗回路網となっている。具体的に、素子５は、行方向（基板２の縦方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２の横方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子５の抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２の素子形成面２Ａには、抵抗回路を素子５に対して電気的に組み込んだり、または、素子５から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。

複数のヒューズＦおよび導体膜Ｄは、第１接続電極３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３に対してそれぞれ切断可能（切り離し可能）に接続している。

図３Ａは、図２に示す素子５の一部分を拡大して描いた平面図である。図３Ｂは、素子５における抵抗体Ｒの構成を説明するために描いた図３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図３Ｃは、素子５における抵抗体Ｒの構成を説明するために描いた図３ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図３Ａ、図３Ｂおよび図３Ｃを参照して、抵抗体Ｒの構成について説明をする。

複合チップ１の抵抗器６は、前述した配線膜２２、パッシベーション膜２３および樹脂膜２４の他に、絶縁膜２０と抵抗体膜２１とをさらに備えている（図３Ｂおよび図３Ｃ参照）。絶縁膜２０、抵抗体膜２１、配線膜２２、パッシベーション膜２３および樹脂膜２４は、基板２（素子形成面２Ａ）上に形成されている。

絶縁膜２０は、ＳｉＯ_２（酸化シリコン）からなる。絶縁膜２０は、抵抗器６とコンデンサ１０１の境界領域７（図１Ａ参照）を含む基板２の素子形成面２Ａの全域を覆っている。絶縁膜２０の厚さは、約１００００Åである。

抵抗体膜２１は、絶縁膜２０上に形成されている。抵抗体膜２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮで形成されている。抵抗体膜２１の厚さは、約２０００Åである。抵抗体膜２１は、第１接続電極３と第２接続電極４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａ」という）を構成していて、抵抗体膜ライン２１Ａは、ライン方向に所定の位置で切断されている場合がある（図３Ａ参照）。

抵抗体膜ライン２１Ａ上には、配線膜２２が積層されている。配線膜２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２の厚さは、約８０００Åである。配線膜２２は、抵抗体膜ライン２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａに接している。

この構成の抵抗体膜ライン２１Ａおよび配線膜２２の電気的特徴を回路記号で示すと、図４の通りである。すなわち、図４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。

そして、配線膜２２が積層された領域では、配線膜２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２で抵抗体膜ライン２１Ａが短絡されている。よって、図４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン２１Ａ同士は抵抗体膜２１および配線膜２２で接続されているから、図３Ａに示す素子５の抵抗回路網は、図４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１および配線膜２２は、抵抗体Ｒや抵抗回路（つまり素子５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａ（抵抗体膜２１）と、抵抗体膜ライン２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜２２とを含み、配線膜２２が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａは、その形状および大きさが全て等しい。よって、基板２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ライン２１Ａ上に積層された配線膜２２は、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図２参照）。

図５（ａ）は、図２に示す抵抗器６の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜２１上に積層された配線膜２２で形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａ上に積層された配線膜２２と同じレイヤーに、配線膜２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子５を第１接続電極３および第２接続電極４に接続するための配線膜が、配線膜２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図２および図５（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜２２の下方にも抵抗体膜２１が形成されている（図５（ｂ）参照）。そして、ヒューズＦは、配線膜２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２１）の一部と抵抗体膜２１上の配線膜２２の一部とのまとまり（ヒューズ素子）を指していてもよい。

また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図６は、抵抗器６の素子５の一実施形態に係る電気回路図である。

図６を参照して、素子５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３からこの順番で直列接続することによって構成されている。

基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図７および図８においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図５（ａ）参照）を介して直列に接続されている。

図６に示すように全てのヒューズＦが溶断されていない状態では、素子５は、第１接続電極３および第２接続電極４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）で第１接続電極３および第２接続電極４が接続された抵抗器６が構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦによって短絡されているので、電気的に見ると、各抵抗回路は素子５に組み込まれてはいない。

この実施形態に係る抵抗器６では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。これにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子５に組み込まれることになる。よって、素子５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することによって、素子５（抵抗）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、各抵抗器６において所望の値の抵抗を発生させることができる。

図７は、抵抗器６の素子５の他の実施形態に係る電気回路図である。

図６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子５を構成する代わりに、図７に示すように素子５を構成してもかまわない。詳しくは、第１接続電極３および第２接続電極４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子５を構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子５から電気的に分離されるので、各抵抗器６全体の抵抗値を調整できる。

図８は、抵抗器６の素子５のさらに他の実施形態に係る電気回路図である。

図８に示す素子５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子５に電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することによって、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり各抵抗器６では、一つまたは複数のヒューズＦを選択して切断することによって、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値の抵抗器６を共通の設計で実現できる。

以上のように、この複合チップ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。

図９は、抵抗器６の模式的な断面図である。

次に、図９を参照して、抵抗器６についてさらに詳しく説明する。なお、説明の便宜上、図９では、前述した素子５については簡略化して示していると共に、基板２以外の各要素にはハッチングを付している。

ここでは、前述した絶縁膜２０、パッシベーション膜２３および樹脂膜２４について説明する。

絶縁膜２０は、前述したように、基板２の素子形成面２Ａの全域を覆っている。

パッシベーション膜２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜２３は、素子形成面２Ａおよび側面２Ｃ〜２Ｆのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面２Ａ上のパッシベーション膜２３は、図９に示すように、抵抗体膜２１および抵抗体膜２１上の各配線膜２２（つまり、素子５）を表面（図９の上側）から被覆していて、素子５における各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３は、前述したトリミング対象領域Ｘにおける配線膜２２も覆っている（図５（ｂ）参照）。また、パッシベーション膜２３は、素子５（配線膜２２および抵抗体膜２１）に接しており、抵抗体膜２１以外の領域では絶縁膜２０にも接している。また、パッシベーション膜２３は、境界領域７をも覆っている。これにより、素子形成面２Ａ上のパッシベーション膜２３は、素子形成面２Ａ全域を覆って素子５および絶縁膜２０を保護する保護膜として機能している。また、素子形成面２Ａでは、パッシベーション膜２３によって、抵抗体Ｒ間における配線膜２２以外での短絡（隣り合う抵抗体膜ライン２１Ａ間における短絡）が防止されている。

一方、側面２Ｃ〜２Ｆのそれぞれに設けられたパッシベーション膜２３は、第１接続電極３および第２接続電極４の側面部分と基板２の側面２Ｃ〜２Ｆとの間に介在されており、側面２Ｃ〜２Ｆのそれぞれを保護する保護層として機能している。これにより、第１接続電極３および第２接続電極４と基板２とを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜２３は極めて薄い膜なので、この実施形態では、側面２Ｃ〜２Ｆのそれぞれを覆うパッシベーション膜２３を、基板２の一部とみなすことにする。そのため、側面２Ｃ〜２Ｆのそれぞれを覆うパッシベーション膜２３を、側面２Ｃ〜２Ｆそのものとみなすことにしている。

樹脂膜２４は、パッシベーション膜２３と共に複合チップ１の素子形成面２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４の厚みは、約５μｍである。

樹脂膜２４は、図９に示すように、素子形成面２Ａ上のパッシベーション膜２３の表面（パッシベーション膜２３に被覆された抵抗体膜２１および配線膜２２、ならびに境界領域７も含む）の全域を被覆している。

樹脂膜２４には、抵抗器６において、配線膜２２における第１接続電極３および第２接続電極４の側面部分に対向する周縁部を露出させる切欠部２５が１つずつ形成されている。各切欠部２５は、樹脂膜２４およびパッシベーション膜２３を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５は、樹脂膜２４だけでなくパッシベーション膜２３にも形成されている。これにより、各配線膜２２は、素子５に近い内側の周縁部、およびコンデンサ１０１に対向する周縁部が樹脂膜２４によって選択的に覆われており、その他の、基板２の周縁部８５に沿う周縁部が切欠部２５を介して選択的に露出している。配線膜２２において各切欠部２５から露出された表面は、外部接続用のパッド領域２２Ａとなっている。

また、切欠部２５から露出する配線膜２２は、素子形成面２Ａにおいて基板２の周縁部８５から内方へ所定の間隔（たとえば、３μｍ〜６μｍ）離れて配置されている。また、切欠部２５の側面には、絶縁膜２６が全体的に形成されている。

抵抗器６において２つの切欠部２５のうち、一方の切欠部２５は、第１接続電極３によって埋め尽くされ、他方の切欠部２５は、第２接続電極４によって埋め尽くされている。この第１接続電極３および第２接続電極４は、前述したように、素子形成面２Ａに加えて側面２Ｃ〜２Ｆも覆う周縁部８６，８７を有している。また、第１接続電極３および第２接続電極４は、樹脂膜２４から突出するように形成されていると共に、樹脂膜２４の表面に沿って基板２の素子５側および境界領域７側へ引き出された引き出し部２７を有している。

ここで、第１接続電極３および第２接続電極４のそれぞれは、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ〜２Ｆ側からこの順で有している。すなわち、第１接続電極３および第２接続電極４のそれぞれは、素子形成面２Ａ上の領域だけでなく、側面２Ｃ〜２Ｆ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１接続電極３および第２接続電極４のそれぞれにおいて、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１接続電極３および第２接続電極４のそれぞれにおいて、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、複合チップ１が実装基板９に実装された際に（図１Ｂ〜図１Ｄ参照）、各切欠部２５のパッド領域２２Ａにおける配線膜２２のＡｌと、前述した半田１３とを中継する役割を有している。

このように、第１接続電極３および第２接続電極４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１接続電極３および第２接続電極４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。

そして、第１接続電極３および第２接続電極４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第２接続電極４は、他方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第１接続電極３および第２接続電極４のそれぞれでは、Ｎｉ層３３がパッド領域２２Ａに対して接続されている。これにより、第１接続電極３および第２接続電極４のそれぞれは、素子５に対して電気的に接続されている。ここで、配線膜２２は、抵抗体Ｒのまとまり、第１接続電極３および第２接続電極４のそれぞれに接続された配線を形成している。

このように、切欠部２５が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部２５から第１接続電極３および第２接続電極４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部２５からはみ出した（突出した）第１接続電極３および第２接続電極４を介して、複合チップ１と実装基板９との間における電気的接続を達成できる（図１Ｂ〜図１Ｄ参照）。

図１０は、複合チップ１のコンデンサ１０１の平面図であり、第１接続電極３、第２接続電極４および素子５の配置関係ならびに素子５の平面視の構成を示す図である。図１１は、コンデンサ１０１の模式的な断面図であり、図１０のXI−XIに沿う断面構造を示す図である。図１２は、コンデンサ１０１の一部の構成を分離して示す分解斜視図である。これから述べるコンデンサ１０１において、前述した抵抗器６で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。

コンデンサ１０１は、基板２と、基板２上（基板２の素子形成面２Ａ側）に配置された第１接続電極３と、同じく基板２上に配置された第２接続電極４とを備えている。

コンデンサ１０１では、抵抗器６と同様に、第１接続電極３および第２接続電極４は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ〜２Ｆに跨って形成された周縁部８６，８７を有している。

基板２の素子形成面２Ａには、第１接続電極３および第２接続電極４の間のキャパシタ配置領域１０５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。複数のキャパシタ要素Ｃ１〜Ｃ９は、コンデンサ１０１の素子５（ここでは、キャパシタ素子）を構成する複数の素子要素であり、第１接続電極３および第２接続電極４の間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４に対して切り離し可能となるように電気的に接続されている。

図１１および図１２に示されているように、基板２の素子形成面２Ａには絶縁膜２０が形成されていて、絶縁膜２０の表面に下部電極膜１１１が形成されている。下部電極膜１１１は、キャパシタ配置領域１０５のほぼ全域にわたっている。さらに、下部電極膜１１１は、第１接続電極３の直下の領域にまで延びて形成されている。

より具体的には、下部電極膜１１１は、キャパシタ配置領域１０５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａと、第２接続電極４の直下に配置される外部電極引き出しのためのパッド領域１１１Ｂとを有している。キャパシタ電極領域１１１Ａがキャパシタ配置領域１０５に位置していて、パッド領域１１１Ｂが第２接続電極４の直下に位置して第２接続電極４に接触している。

キャパシタ配置領域１０５において下部電極膜１１１（キャパシタ電極領域１１１Ａ）を覆って接するように容量膜（誘電体膜）１１２が形成されている。容量膜１１２は、キャパシタ電極領域１１１Ａ（キャパシタ配置領域１０５）の全域にわたって形成されている。容量膜１１２は、この実施形態では、さらにキャパシタ配置領域１０５外の絶縁膜２０を覆っている。

容量膜１１２の上には、上部電極膜１１３が形成されている。図１０では、明瞭化のために、上部電極膜１１３を着色して示してある。上部電極膜１１３は、キャパシタ配置領域１０５に位置するキャパシタ電極領域１１３Ａと、第１接続電極３の直下に位置して第１接続電極３に接触するパッド領域１１３Ｂと、キャパシタ電極領域１１３Ａとパッド領域１１３Ｂとの間に配置されたヒューズ領域１１３Ｃとを有している。

キャパシタ電極領域１１３Ａにおいて、上部電極膜１１３は、複数の電極膜部分（上部電極膜部分）１３１〜１３９に分割（分離）されている。この実施形態では、各電極膜部分１３１〜１３９は、いずれも四角形状に形成されていて、ヒューズ領域１１３Ｃから第２接続電極４に向かって帯状に延びている。複数の電極膜部分１３１〜１３９は、複数種類の対向面積で、容量膜１１２を挟んで（容量膜１１２に接しつつ）下部電極膜１１１に対向している。より具体的には、電極膜部分１３１〜１３９の下部電極膜１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１〜１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１〜１３８（または１３１〜１３７，１３９）を含む。これによって、各電極膜部分１３１〜１３９と容量膜１１２を挟んで対向する下部電極膜１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。

電極膜部分１３１〜１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５，１３６，１３７，１３８，１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５〜１３９は、キャパシタ配置領域１０５の第１接続電極３側の端縁から第２接続電極４側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１〜１３４は、それよりも短く形成されている。

パッド領域１１３Ｂは、ほぼ四角形の平面形状を有している。図１１に示すように、パッド領域１１３Ｂにおける上部電極膜１１３は、第１接続電極３に接している。

ヒューズ領域１１３Ｃは、基板２上において、パッド領域１１３Ｂの一つの長辺（基板２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃは、パッド領域１１３Ｂの前記一つの長辺に沿って配列された複数のヒューズユニット１０７を含む。

ヒューズユニット１０７は、上部電極膜１１３のパッド領域１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分１３１〜１３９は、１つまたは複数個のヒューズユニット１０７と一体的に形成されていて、それらのヒューズユニット１０７を介してパッド領域１１３Ｂに接続され、このパッド領域１１３Ｂを介して第１接続電極３に電気的に接続されている。

図１０に示すように、面積の比較的小さな電極膜部分１３１〜１３６は、一つのヒューズユニット１０７によってパッド領域１１３Ｂに接続されており、面積の比較的大きな電極膜部分１３７〜１３９は複数個のヒューズユニット１０７を介してパッド領域１１３Ｂに接続されている。全てのヒューズユニット１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニット１０７は未使用である。

ヒューズユニット１０７は、パッド領域１１３Ｂとの接続のための第１幅広部１０７Ａと、電極膜部分１３１〜１３９との接続のための第２幅広部１０７Ｂと、第１および第２幅広部１０７Ａ，７Ｂの間を接続する幅狭部１０７Ｃとを含む。幅狭部１０７Ｃは、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分１３１〜１３９のうち不要な電極膜部分を、ヒューズユニット１０７の切断によって第１および第２接続電極３，４から電気的に切り離すことができる。

図１０および図１２では図示を省略したが、図１１に表れている通り、上部電極膜１１３の表面を含むコンデンサ１０１の表面は、前述したパッシベーション膜２３によって覆われている。パッシベーション膜２３は、たとえば窒化膜からなっていて、コンデンサ１０１の上面のみならず、基板２の側面２Ｃ〜２Ｆまで延びて、側面２Ｃ〜２Ｆの全域をも覆うように形成されている。側面２Ｃ〜２Ｆにおいては、基板２と第１接続電極３および第２接続電極４との間に介在されている。さらに、パッシベーション膜２３の上には、前述した樹脂膜２４が形成されている。樹脂膜２４は、素子形成面２Ａを覆っている。

パッシベーション膜２３および樹脂膜２４は、コンデンサ１０１の表面を保護する保護膜である。これらには、第１接続電極３および第２接続電極４に対応する領域に、前述した切欠部２５がそれぞれ形成されている。切欠部２５は、パッシベーション膜２３および樹脂膜２４を貫通している。さらに、この実施形態では、第１接続電極３に対応した切欠部２５は、容量膜１１２をも貫通している。

切欠部２５には、第１接続電極３および第２接続電極４がそれぞれ埋め込まれている。これにより、第１接続電極３は上部電極膜１１３のパッド領域１１３Ｂに接合しており、第２接続電極４は下部電極膜１１１のパッド領域１１１Ｂに接合している。第１および第２接続電極３，４は、樹脂膜２４の表面から突出すると共に、樹脂膜２４の表面に沿って基板２の内方（素子５側）へ引き出された引き出し部２７を有している。

図１３は、コンデンサ１０１の内部の電気的構成を示す回路図である。第１接続電極３と第２接続電極４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極４との間には、一つまたは複数のヒューズユニット１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、各コンデンサ１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけコンデンサ１０１の容量値が減少する。

そこで、パッド領域１１１Ｂ，１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。

Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でコンデンサ１０１の容量を微調整できる。また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のコンデンサ１０１を提供できる。

以上のように、この実施形態によれば、第１接続電極３および第２接続電極４の間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することによって、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるコンデンサ１０１を共通の設計で実現できる。

コンデンサ１０１の各部の詳細について以下に説明を加える。

下部電極膜１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜１１１は、スパッタ法によって形成できる。上部電極膜１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜１１３は、スパッタ法によって形成できる。上部電極膜１１３のキャパシタ電極領域１１３Ａを電極膜部分１３１〜１３９に分割し、さらに、ヒューズ領域１１３Ｃを複数のヒューズユニット１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。容量膜１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。

図１４Ａ〜図１４Ｉは、図１Ａに示す複合チップ１の製造方法の一部を工程順に示す図解的な断面図である。なお、図１４Ａ〜図１４Ｉでは、図９に対応する抵抗器６の断面構造のみを示している。

複合チップ１の製造工程では、たとえば、まずコンデンサ１０１の素子５（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７）が形成された後、抵抗器６の素子５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）が形成される。

具体的には、図１４Ａに示すように、基板２の元となるウエハ３０を用意する。この場合、ウエハ３０の表面３０Ａは、基板２の素子形成面２Ａであり、ウエハ３０の裏面３０Ｂは、基板２の裏面２Ｂである。

次に、ウエハ３０の表面３０Ａを熱酸化することによって、表面３０Ａの抵抗器６およびコンデンサ１０１を形成すべき領域の両方に、ＳｉＯ_２等からなる絶縁膜２０が形成される。

次に、たとえばスパッタ法によって、図１１に示すように、アルミニウム膜からなる下部電極膜１１１が絶縁膜２０の表面全域に形成される。下部電極膜１１１の膜厚は８０００Å程度とされてもよい。

次に、その下部電極膜１１１の表面に、下部電極膜１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることによって、図１０等に示したパターンの下部電極膜１１１が得られる。下部電極膜１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、図１１に示すように、窒化シリコン膜等からなる容量膜１１２が、下部電極膜１１１上に形成される。下部電極膜１１１が形成されていない領域では、絶縁膜２０の表面に容量膜１１２が形成されることになる。

次に、その容量膜１１２の上に、上部電極膜１１３が形成される。上部電極膜１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。

次に、上部電極膜１１３の表面に上部電極膜１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングによって、上部電極膜１１３が、最終形状（図１０等参照）にパターニングされる。それによって、上部電極膜１１３は、キャパシタ電極領域１１３Ａに複数の電極膜部分１３１〜１３９に分割された部分を有し、ヒューズ領域１１３Ｃに複数のヒューズユニット１０７を有し、それらのヒューズユニット１０７に接続されたパッド領域１１３Ｂを有するパターンに整形される。上部電極膜１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、コンデンサ１０１における素子５（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７）が形成される。

次に、図１４Ａに示すように、絶縁膜２０上に素子５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）が形成される。

具体的には、スパッタリングによって、まず、絶縁膜２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１が全面に形成され、さらに、抵抗体膜２１に接するように抵抗体膜２１の上にアルミニウム（Ａｌ）の配線膜２２が積層される。

その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングによって、抵抗体膜２１および配線膜２２を選択的に除去してパターニングすることによって、図３Ａに示すように、平面視で、抵抗体膜２１が積層された一定幅の抵抗体膜ライン２１Ａが一定間隔をあけて列方向に配列される構成が得られる。このとき、部分的に抵抗体膜ライン２１Ａおよび配線膜２２が切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図２参照）。

次に、たとえばウエットエッチングによって、抵抗体膜ライン２１Ａの上に積層された配線膜２２が選択的に除去される。その結果、抵抗体膜ライン２１Ａ上に一定間隔Ｒをあけて配線膜２２が積層された構成の素子５が得られる。この際、抵抗体膜２１および配線膜２２が目標寸法で形成されたか否かを確かめるために、素子５全体の抵抗値を測定してもよい。

ここで、抵抗器６およびコンデンサ１０１の素子５は、１枚のウエハ３０に形成する複合チップ１の数に応じて、ウエハ３０の表面３０Ａ上における多数の箇所に形成される。ウエハ３０において抵抗器６およびコンデンサ１０１の素子５が一つずつ隣り合って形成された１つの領域をチップ部品領域Ｙというと、ウエハ３０の表面３０Ａには、抵抗器６の素子（抵抗）およびコンデンサ１０１の素子（キャパシタ）をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子５）が形成（設定）される。

１つのチップ部品領域Ｙは、完成した１つの複合チップ１を平面視したものと一致する。そして、ウエハ３０の表面３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、ウエハ３０では多くのチップ部品領域Ｙを確保でき、結果として複合チップ１の大量生産が可能になる。

次に、図１４Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５が、ウエハ３０の表面３０Ａの全域に亘って形成される。絶縁膜４５は、絶縁膜２０および絶縁膜２０上の素子５（ヒューズユニット１０７、抵抗体膜２１、配線膜２２等）を全て覆っていて、これらに接している。そのため、絶縁膜４５は、抵抗器６において前述したトリミング対象領域Ｘ（図２参照）における配線膜２２も覆っている。

また、絶縁膜４５は、ウエハ３０の表面３０Ａにおいて全域に亘って形成されることから、表面３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５は、表面３０Ａ（表面３０Ａ上の素子５も含む）全域を保護する保護膜となる。

次に、図１４Ｂに示すように、マスク６５を用いたエッチングによって、絶縁膜４５が選択的に除去される。これにより、抵抗器６においては絶縁膜４５の一部に開口２８が形成され、その開口２８において各パッド領域２２Ａが露出する。１つの複合チップ１の半製品５０につき、開口２８は抵抗器６に２つずつ形成される。一方、コンデンサ１０１についても同様に、絶縁膜４５の一部に開口が形成されることによって、パッド領域１１１Ｂ，１１３Ｂが露出する。

次の工程は、抵抗器６およびコンデンサ１０１のトリミング工程である。

まず、抵抗器６において、抵抗測定装置（図示せず）のプローブ７０を各開口２８のパッド領域２２Ａに接触させることによって、素子５の全体の抵抗値が検出される。そして、絶縁膜４５越しにレーザ光（図示せず）を任意のヒューズＦ（図２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２がレーザ光でトリミングされて、当該ヒューズＦが溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０（換言すれば、各複合チップ１の抵抗器６）全体の抵抗値を調整できる。

次に、コンデンサ１０１において素子５全体の総容量値が検出された後、ヒューズユニット１０７を溶断するためのレーザトリミングが行われる（図１４Ｂ参照）。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７にレーザ光が当てられて、そのヒューズユニット１０７の幅狭部１０７Ｃ（図１０参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域１１３Ｂから切り離される。

抵抗器６およびコンデンサ１１の素子５のトリミングの際、絶縁膜４５が素子５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子５に付着して短絡が生じることを防止できる。また、絶縁膜４５がヒューズＦ（抵抗体膜２１）およびヒューズユニット１０７を覆っていることから、レーザ光のエネルギーをヒューズＦおよびヒューズユニット１０７に蓄えてヒューズＦを確実に溶断することができる。

その後、必要に応じて、ＣＶＤ法によって絶縁膜４５上にＳｉＮが形成され、絶縁膜４５が厚くされる。最終的な絶縁膜４５（図１４Ｃに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜４５の一部は、各開口２８に入り込んで開口２８を塞いでいる。

次に、図１４Ｃに示すように、ポリイミドからなる感光性樹脂の液体が、ウエハ３０に対して、絶縁膜４５の上からスプレー塗布されて、感光性樹脂の樹脂膜４６が形成される。表面３０Ａ上の樹脂膜４６の表面は、表面３０Ａに沿って平坦になっている。次に、樹脂膜４６に熱処理（キュア処理）が施される。これにより、樹脂膜４６の厚みが熱収縮すると共に、樹脂膜４６が硬化して膜質が安定する。

次に、図１４Ｄに示すように、樹脂膜４６、絶縁膜４５および絶縁膜２０をパターニングすることによって、これらの膜の切欠部２５と一致する部分が選択的に除去される。これにより、切欠部２５が形成されると共に、境界領域Ｚにおいては表面３０Ａ（絶縁膜２０）が露出することになる。

次に、図１４Ｅに示すように、ウエハ３０の表面３０Ａの全域に亘ってレジストパターン４１が形成される。レジストパターン４１には、開口４２が形成されている。

図１５は、図１４Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図１５を参照して、レジストパターン４１の開口４２は、多数の複合チップ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合う複合チップ１の輪郭の間の領域（図１５においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２の全体形状は、互いに直交する直線部分４２Ａおよび４２Ｂを複数有する格子状になっている。

レジストパターン４１では、チップ部品領域Ｙの四隅に接する位置に、チップ部品領域Ｙの外側に凸の湾曲形状のラウンド形状部４３を有している。ラウンド形状部４３は、チップ部品領域Ｙの隣接する二つの辺を滑らかな曲線で接続するように形成されている。したがって、このレジストパターン４１をマスクとして行うプラズマエッチングによって溝４４（後述）を形成すると、溝４４は、チップ部品領域Ｙの四隅に接する位置に、チップ部品領域Ｙの外側に凸の湾曲形状のラウンド形状部を有することになる。したがって、チップ部品領域Ｙをウエハ３０から切り出すための溝４４を形成する工程において、同時に、チップ部品１のコーナー部１１をラウンド形状に整形できる。すなわち、専用の工程を追加することなく、コーナー部１１をラウンド形状に加工できる。

図１４Ｅを参照して、レジストパターン４１をマスクとするプラズマエッチングによって、ウエハ３０が選択的に除去される。これにより、隣り合うチップ部品領域Ｙの間の境界領域Ｚにおける配線膜２２から間隔を空けた位置でウエハ３０の材料が除去される。その結果、平面視においてレジストパターン４１の開口４２と一致する位置（境界領域Ｚ）には、ウエハ３０の表面３０Ａからウエハ３０の厚さ途中まで到達する所定深さの溝４４が形成される。

溝４４は、互いに対向する１対の側壁４４Ａと、当該１対の側壁４４Ａの下端（ウエハ３０の裏面３０Ｂ側の端）の間を結ぶ底壁４４Ｂとによって区画されている。ウエハ３０の表面３０Ａを基準とした溝４４の深さは約１００μｍであり、溝４４の幅（対向する側壁４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。

ウエハ３０における溝４４の全体形状は、平面視でレジストパターン４１の開口４２（図１１参照）と一致する格子状になっている。そして、ウエハ３０の表面３０Ａでは、各素子５が形成されたチップ部品領域Ｙのまわりを溝４４における四角形枠体部分（境界領域Ｚ）が取り囲んでいる。ウエハ３０において素子５が形成された部分は、複合チップ１の半製品５０である。ウエハ３０の表面３０Ａでは、溝４４に取り囲まれたチップ部品領域Ｙに半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。

このように溝４４を形成することによって、ウエハ３０が、複数のチップ部品領域Ｙ毎の基板２に分離される。溝４４が形成された後、レジストパターン４１が除去される。

次に、図１４Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７が、ウエハ３０の表面３０Ａの全域に亘って形成される。このとき、溝４４の内周面（前述した側壁４４Ａの区画面４４Ｃや底壁４４Ｂの上面）の全域にも絶縁膜４７が形成される。

次に、図１４Ｇに示すように、絶縁膜４７が選択的にエッチングされる。具体的には、絶縁膜４７における表面３０Ａに平行な部分が選択的にエッチングされる。これにより、配線膜２２のパッド領域２２Ａが露出すると共に、溝４４においては、底壁４４Ｂ上の絶縁膜４７が除去される。

次に、無電解めっきによって、各切欠部２５から露出した配線膜２２からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝４４の側壁４４Ａ上の絶縁膜４７を覆うまで続けられる。これにより、図１４Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１接続電極３および第２接続電極４が形成される。

図１６は、第１接続電極３および第２接続電極４の製造工程を説明するための図である。

詳しくは、図１６を参照して、まず、パッド領域２２Ａおよびパッド領域１１１Ｂ，１１３Ｂの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。

次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２、下部電極膜１１１および上部電極膜１１３の）ＡｌがＺｎに置換される（ステップＳ３）。

次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａおよびパッド領域１１１Ｂ，１１３Ｂでは、新しいＡｌが露出される（ステップＳ４）。

次に、パッド領域２２Ａおよびパッド領域１１１Ｂ，１１３Ｂをめっき液に浸けることによって、パッド領域２２Ａおよびパッド領域１１１Ｂ，１１３Ｂにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５）。

次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ６）。

次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ７）。

これによって、第１接続電極３および第２接続電極４が形成され、形成後の第１接続電極３および第２接続電極４を乾燥させると（ステップＳ８）、第１接続電極３および第２接続電極４の製造工程が完了する。なお、前後するステップの間には、半製品５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。

図１４Ｈでは、各半製品５０において第１接続電極３および第２接続電極４が形成された後の状態を示している。

以上のように、第１接続電極３および第２接続電極４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１接続電極３および第２接続電極４を電解めっきによって形成する場合に比べて、第１接続電極３および第２接続電極４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減して複合チップ１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極３および第２接続電極４についての形成位置にずれが生じないので、第１接続電極３および第２接続電極４の形成位置精度を向上して歩留まりを向上できる。

また、この方法では、配線膜２２下部電極膜１１１および上部電極膜１１３が切欠部２５から露出していて、配線膜２２下部電極膜１１１および上部電極膜１１３から溝４４までめっき成長の妨げになるものが無い。そのため、配線膜２２下部電極膜１１１および上部電極膜１１３から溝４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。

このように第１接続電極３および第２接続電極４が形成されてから、第１接続電極３および第２接続電極４間での通電検査が行われた後に、ウエハ３０が裏面３０Ｂから研削される。

具体的には、溝４４の形成後、図１４Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品５０における第１接続電極３および第２接続電極４側（つまり、表面３０Ａ）に貼着される。これにより、各半製品５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。

各半製品５０が支持テープ７１に支持された状態で、ウエハ３０が裏面３０Ｂ側から研削される。研削によって、溝４４の底壁４４Ｂ（図１４Ｈ参照）の上面に達するまでウエハ３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４４を境界としてウエハ３０が分割され、半製品５０が個別に分離して複合チップ１の完成品となる。

つまり、溝４４（換言すれば、境界領域Ｚ）においてウエハ３０が切断（分断）され、これによって、個々の複合チップ１が切り出される。なお、ウエハ３０を裏面３０Ｂ側から溝４４の底壁４４Ｂまでエッチングすることによって複合チップ１を切り出しても構わない。

完成した各複合チップ１では、溝４４の側壁４４Ａの区画面４４Ｃをなしていた部分が、基板２の側面２Ｃ〜２Ｆのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、前述したようにエッチングによって溝４４を形成する工程（図１４Ｅ参照）は、側面２Ｃ〜２Ｆを形成する工程に含まれる。また、絶縁膜４５および絶縁膜４７の一部がパッシベーション膜２３となり、樹脂膜４６が樹脂膜２４となり、絶縁膜４７の一部が絶縁膜２６となる。

以上のように、溝４４を形成してからウエハ３０を裏面３０Ｂ側から研削すれば、ウエハ３０に形成された複数のチップ部品領域Ｙを一斉に個々の複合チップ１（チップ部品）に分割できる（複数の複合チップ１の個片を一度に得ることができる）。よって、複数の複合チップ１の製造時間の短縮によって複合チップ１の生産性の向上を図ることができる。

なお、完成した複合チップ１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。

図１７Ａ〜図１７Ｄは、図１４Ｉの工程後における複合チップ１の回収工程を示す図解的な断面図である。

図１７Ａでは、個片化された複数の複合チップ１が引き続き支持テープ７１にくっついている状態を示している。

この状態で、図１７Ｂに示すように、各複合チップ１の基板２の裏面２Ｂに対して、熱発泡シート７３が貼着される。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。

そこで、各複合チップ１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図１７Ｃに示すように、支持テープ７１が各複合チップ１から引き剥がされて、複合チップ１が熱発泡シート７３に転写される。このとき、支持テープ７１に紫外線が照射されると（図１７Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各複合チップ１から剥がれやすくなる。

次に、熱発泡シート７３が加熱される。これにより、図１７Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各複合チップ１の基板２の裏面２Ｂとの接触面積が小さくなり、全ての複合チップ１が熱発泡シート７３から自然に剥がれる（脱落する）。

このように回収された複合チップ１は、実装基板９（図１Ｂ参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープ７１または熱発泡シート７３から複合チップ１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数の複合チップ１が支持テープ７１にくっついた状態で（図１７Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１から複合チップ１を所定個数ずつ直接引き剥がしてもよい。

図１８Ａ〜図１８Ｃは、図１４Ｉの工程後における複合チップ１の回収工程（変形例）を示す図解的な断面図である。

図１８Ａ〜図１８Ｃに示す別の方法によって、各複合チップ１を回収することもできる。

図１８Ａでは、図１７Ａと同様に、個片化された複数の複合チップ１が引き続き支持テープ７１にくっついている状態を示している。

この状態で、図１８Ｂに示すように、各複合チップ１の基板２の裏面２Ｂに転写テープ７７が貼着される。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。

そこで、図１８Ｃに示すように、各複合チップ１に転写テープ７７を貼着した後に、支持テープ７１が各複合チップ１から引き剥がされる。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図１８Ｂの点線矢印参照）を照射してもよい。

転写テープ７７の両端には、回収装置（図示せず）のフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各複合チップ１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各複合チップ１が転写テープ７７から剥がれやすくなる。

この状態で、搬送装置（図示せず）の吸着ノズル７６を複合チップ１の素子形成面２Ａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、この複合チップ１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図１８Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しに複合チップ１を吸着ノズル７６側へ突き上げると、複合チップ１を転写テープ７７から円滑に引き剥がすことができる。このように回収された複合チップ１は、吸着ノズル７６に吸着された状態で搬送装置（図示せず）によって搬送される。

以上、本発明の実施形態について説明してきたが、本発明はさらに他の形態で実施することもできる。

たとえば、本発明の複合チップ部品の一例として、前述した実施形態では、互いに異なる機能を有する素子として抵抗器６およびコンデンサ１０１を備える複合チップ１を開示したが、複合チップ１は、ダイオードやインダクタを含んでいてもよい。

たとえば複合チップ１がインダクタを含む場合、当該インダクタにおいて前述した基板２上に形成された素子５は、複数のインダクタ要素（素子要素）を含んだインダクタ素子を含み、第１接続電極３および第２接続電極４の間に接続されている。素子５は、前述した多層基板の多層配線中に設けられ、配線膜２２によって形成されている。また、インダクタでは、基板２上に、前述した複数のヒューズＦが設けられていて、各インダクタ要素が、第１接続電極３および第２接続電極４に対して、ヒューズＦを介して切り離し可能に接続されている。

この場合、当該インダクタでは、一つまたは複数のヒューズＦを選択して切断することによって、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現できる。

一方、複合チップ１がダイオードを含む場合、当該ダイオードにおいて前述した基板２上に形成された素子５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。ダイオード素子は基板２に形成されている。このダイオードでは、一つまたは複数のヒューズＦを選択して切断することによって、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現できる。

また、前述の実施形態では、抵抗器６やコンデンサ１０１が一対設けられたペアチップの例を示したが、たとえば、本発明の複合チップ部品は、互いに異なる機能を有する素子が３つ並べて配置された３連チップ、これらが４つ並べて配置された４連チップ、およびそれ以上のＮ連（Ｎは５以上の整数）チップであってもよい。

また、抵抗器６として、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、コンデンサ１０１においても、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、コンデンサ１０１では、上部電極膜１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜１１１だけが複数の電極膜部分に分割されていたり、上部電極膜１１３および下部電極膜１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したコンデンサ１０１では、上部電極膜１１３および下部電極膜１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

また、前述した第１接続電極３および第２接続電極４において、Ｎｉ層３３とＡｕ層３５との間に介装されていたＰｄ層３４を省略することもできる。Ｎｉ層３３とＡｕ層３５との接着性が良好なので、Ａｕ層３５に前述したピンホールができないのであれば、Ｐｄ層３４を省略しても構わない。

図１９は、複合チップ１が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。

スマートフォン２０１は、扁平な直方体形状の筐体２０２の内部に電子部品を収納して構成されている。筐体２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル２０３の表示面が露出している。表示パネル２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネル２０３は、筐体２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル２０３の一つの短辺に沿うように、操作ボタン２０４が配置されている。この実施形態では、複数（３つ）の操作ボタン２０４が表示パネル２０３の短辺に沿って配列されている。使用者は、操作ボタン２０４およびタッチパネルを操作することによって、スマートフォン２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネル２０３の別の一つの短辺の近傍には、スピーカ２０５が配置されている。スピーカ２０５は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン２０４の近くには、筐体２０２の一つの側面にマイクロフォン２０６が配置されている。マイクロフォン２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図２０は、筐体２０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、前述した実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２−２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ２１２、ワンセグＴＶ受信ＩＣ２１３、ＧＰＳ受信ＩＣ２１４、ＦＭチューナＩＣ２１５、電源ＩＣ２１６、フラッシュメモリ２１７、マイクロコンピュータ２１８、電源ＩＣ２１９およびベースバンドＩＣ２２０を含む。複数のチップ部品は、チップインダクタ２２１，２２５，２３５、チップ抵抗器２２２，２２４，２３３、チップキャパシタ２２７，２３０，２３４、およびチップダイオード２２８，２３１を含む。

伝送処理ＩＣ２１２は、表示パネル２０３に対する表示制御信号を生成し、かつ表示パネル２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル２０３との接続のために、伝送処理ＩＣ２１２には、フレキシブル配線２０９が接続されている。

ワンセグＴＶ受信ＩＣ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ２１３の近傍には、複数のチップインダクタ２２１と、複数のチップ抵抗器２２２とが配置されている。ワンセグＴＶ受信ＩＣ２１３、チップインダクタ２２１およびチップ抵抗器２２２は、ワンセグ放送受信回路２２３を構成している。チップインダクタ２２１およびチップ抵抗器２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路２２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォン２０１の位置情報を出力する電子回路を内蔵している。

ＦＭチューナＩＣ２１５は、その近傍において実装基板９に実装された複数のチップ抵抗器２２４および複数のチップインダクタ２２５と共に、ＦＭ放送受信回路２２６を構成している。チップ抵抗器２２４およびチップインダクタ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路２２６に高精度な回路定数を与える。

電源ＩＣ２１６の近傍には、複数のチップキャパシタ２２７および複数のチップダイオード２２８が実装基板９の実装面に実装されている。電源ＩＣ２１６は、チップキャパシタ２２７およびチップダイオード２２８と共に、電源回路２２９を構成している。

フラッシュメモリ２１７は、オペレーティングシステムプログラム、スマートフォン２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することによって、スマートフォン２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ２１８の働きによって、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。

電源ＩＣ２１９の近くには、複数のチップキャパシタ２３０および複数のチップダイオード２３１が実装基板９の実装面に実装されている。電源ＩＣ２１９は、チップキャパシタ２３０およびチップダイオード２３１と共に、電源回路２３２を構成している。

ベースバンドＩＣ２２０の近くには、複数のチップ抵抗器２３３、複数のチップキャパシタ２３４、および複数のチップインダクタ２３５が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ２２０は、チップ抵抗器２３３、チップキャパシタ２３４およびチップインダクタ２３５と共に、ベースバンド通信回路２３６を構成している。ベースバンド通信回路２３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路２２９，２３２によって適切に調整された電力が、伝送処理ＩＣ２１２、ＧＰＳ受信ＩＣ２１４、ワンセグ放送受信回路２２３、ＦＭ放送受信回路２２６、ベースバンド通信回路２３６、フラッシュメモリ２１７およびマイクロコンピュータ２１８に供給される。マイクロコンピュータ２１８は、伝送処理ＩＣ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ２１２から表示パネル２０３に表示制御信号を出力して表示パネル２０３に各種の表示を行わせる。

タッチパネルまたは操作ボタン２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル２０３に出力し、受信された音声をスピーカ２０５から音響化させるための演算処理が、マイクロコンピュータ２１８によって実行される。

また、スマートフォン２０１の位置情報が必要とされるときには、マイクロコンピュータ２１８は、ＧＰＳ受信ＩＣ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタン２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ２１８は、ＦＭ放送受信回路２２６を起動し、受信された音声をスピーカ２０５から出力させるための演算処理を実行する。

フラッシュメモリ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ２１８は、必要に応じて、フラッシュメモリ２１７に対してデータを書き込み、またフラッシュメモリ２１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路２３６によって実現される。マイクロコンピュータ２１８は、ベースバンド通信回路２３６を制御して、音声またはデータを送受信するための処理を行う。

このような構成のスマートフォン２０１に本発明の複合チップ部品を用いれば、複数のチップ部品を一つのチップとして実装基板９に実装することができる。たとえば、ベースバンド通信回路２３６において、チップ抵抗器２３３とチップキャパシタ２３４を一つのチップとして実装すれば、ベースバンド通信回路２３６の実装面積を縮小することができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜第１参考例＞
第１参考例の目的は、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる多連チップ部品を提供することである。

第１参考例の他の目的は、第１参考例の多連チップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。

以下では、第１参考例の実施形態を、添付図面を参照して詳細に説明する。

図２１Ａは、第１参考例の一実施形態に係るチップ抵抗器１ａの構成を説明するための模式的な斜視図である。

第１参考例の多連チップ部品の一例としてのチップ抵抗器１ａは、図２１Ａに示すように、共通の基板２ａ上に、第１参考例の複数のチップ素子の一例としての一対の抵抗器６ａを搭載したペアチップである。一対の抵抗器６ａは、その境界領域７ａに対して左右対称となるように互いに隣り合って配置されている。

チップ抵抗器１ａは、直方体形状をなしている。チップ抵抗器１ａの平面形状は、一対の抵抗器６ａの並び方向（以下、基板２ａの横方向）に沿う辺（横辺８２ａ）および横辺８２ａに直交する辺（縦辺８１ａ）がそれぞれ０．６３ｍｍ未満、０．６ｍｍ未満の四角形である。好ましくは、チップ抵抗器１ａに搭載される各抵抗器６ａが、平面寸法０．６ｍｍ×０．３ｍｍである０６０３サイズ未満である。たとえば、各抵抗器６ａが、長さＬ（縦辺８１ａの長さ）が約０．３ｍｍであり、幅Ｗが約０．１５ｍｍである０３０１５サイズであるか、もしくは、長さＬが約０．４ｍｍであり、幅Ｗが約０．２ｍｍである０４０２サイズであってもよい。また、チップ抵抗器１ａの厚さＴは約０．１ｍｍであり、互いに隣り合う抵抗器６ａの間の境界領域７ａの幅は約０．０３ｍｍであることが好ましい。

このチップ抵抗器１ａは、基板上に多数個のチップ抵抗器１ａを格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器１ａに分離することによって得られる。

各抵抗器６ａは、チップ抵抗器１ａの本体を構成する基板２ａと、外部接続電極となる第１接続電極３ａおよび第２接続電極４ａと、第１接続電極３ａおよび第２接続電極４ａによって外部接続される素子５ａとを主に備えている。

基板２ａは、略直方体のチップ形状である。基板２ａにおいて図２１Ａにおける上面をなす一つの表面は、素子形成面２Ａａである。素子形成面２Ａａは、基板２ａにおいて素子５ａが形成される表面であり、略長方形状である。基板２ａの厚さ方向において素子形成面２Ａａとは反対側の面は、裏面２Ｂａである。素子形成面２Ａａと裏面２Ｂａとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面２Ａａにおける一対の縦辺８１ａおよび横辺８２ａによって区画された四角形状の縁を、周縁部８５ａということにし、裏面２Ｂａにおける一対の縦辺８１ａおよび横辺８２ａによって区画された四角形状の縁を、周縁部９０ａということにする。素子形成面２Ａａ（裏面２Ｂａ）に直交する法線方向から見ると、周縁部８５ａと周縁部９０ａとは、重なっている（後述する図２１Ｃ，Ｄ参照）。

基板２ａは、素子形成面２Ａａおよび裏面２Ｂａ以外の表面として、複数の側面（側面２Ｃａ、側面２Ｄａ、側面２Ｅａおよび側面２Ｆａ）を有している。当該複数の側面２Ｃａ〜２Ｆａは、素子形成面２Ａａおよび裏面２Ｂａのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａａおよび裏面２Ｂａの間を繋いでいる。

側面２Ｃａは、素子形成面２Ａａおよび裏面２Ｂａにおける基板２ａの横方向に直交する縦方向（以下、基板２ａの縦方向）の一方側（図２１Ａにおける左手前側）の横辺８２ａ間に架設されていて、側面２Ｄａは、素子形成面２Ａａおよび裏面２Ｂａにおける基板２ａの縦方向の他方側（図２１Ａにおける右奥側）の横辺８２ａ間に架設されている。側面２Ｃａおよび側面２Ｄａは、当該縦方向における基板２ａの両端面である。

側面２Ｅａは、素子形成面２Ａａおよび裏面２Ｂａにおける基板２ａの横方向一方側（図２１Ａにおける左奥側）の縦辺８１ａ間に架設されていて、側面２Ｆａは、素子形成面２Ａａおよび裏面２Ｂａにおける基板２ａの横方向他方側（図２１Ａにおける右手前側）の縦辺８１ａ間に架設されている。側面２Ｅａおよび側面２Ｆａは、当該横方向における基板２ａの両端面である。

側面２Ｃａおよび側面２Ｄａのそれぞれは、側面２Ｅａおよび側面２Ｆａのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａａ〜側面２Ｆａにおいて隣り合うもの同士が直角を成している。

基板２ａでは、素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａのそれぞれの全域がパッシベーション膜２３ａで覆われている。そのため、厳密には、図２１Ａでは、素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａのそれぞれの全域は、パッシベーション膜２３ａの内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器１ａは、樹脂膜２４ａを有している。

樹脂膜２４ａは、素子形成面２Ａａ上のパッシベーション膜２３ａの全域（周縁部８５ａおよびその内側領域）を覆っている。パッシベーション膜２３ａおよび樹脂膜２４ａについては、以降で詳説する。

第１接続電極３ａおよび第２接続電極４ａは、基板２ａの素子形成面２Ａａ上において周縁部８５ａを覆うように、素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａに跨って形成された周縁部８６ａ，８７ａを有している。この実施形態では、周縁部８６ａ，８７ａは、基板２ａの側面２Ｃａ〜２Ｆａ同士が交わる各コーナー部１１ａを覆うように形成されている。また、基板２ａは、各コーナー部１１ａが平面視で面取りされたラウンド形状となっている。これにより、チップ抵抗器１ａの製造工程や実装時におけるチッピングを抑制できる構造となっている。

第１接続電極３ａおよび第２接続電極４ａのそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２Ａａ上に積層することによって構成されている。

第１接続電極３ａおよび第２接続電極４ａは、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第１接続電極３ａは、平面視における４辺をなす１対の長辺３Ａａおよび短辺３Ｂａを有している。長辺３Ａａと短辺３Ｂａとは平面視において直交している。第２接続電極４ａは、平面視における４辺をなす１対の長辺４Ａａおよび短辺４Ｂａを有している。長辺４Ａａと短辺４Ｂａとは平面視において直交している。長辺３Ａａおよび長辺４Ａａは、基板２ａの横辺８２ａと平行に延びていて、短辺３Ｂａおよび短辺４Ｂａは、基板２ａの縦辺８１ａと平行に延びている。また、チップ抵抗器１ａは、基板２ａの裏面２Ｂａに電極を有していない。

素子５ａは、回路素子であって、基板２ａの素子形成面２Ａａにおける第１接続電極３ａと第２接続電極４ａとの間の領域に形成されていて、パッシベーション膜２３ａおよび樹脂膜２４ａによって上から被覆されている。この実施形態の素子５ａは、抵抗５６ａである。

抵抗５６ａは、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子５ａは、後述する配線膜２２ａに電気的に接続されていて、配線膜２２ａを介して第１接続電極３ａと第２接続電極４ａとに電気的に接続されている。つまり、素子５ａは、基板２ａ上に形成され、第１接続電極３ａおよび第２接続電極４ａの間に接続されている。

図２１Ｂは、チップ抵抗器１ａが実装基板９ａに実装された状態の回路アセンブリ１００ａの模式的な断面図である。図２１Ｃは、回路アセンブリ１００ａをチップ抵抗器１ａの裏面２Ｂａ側から見た模式的な平面図である。図２１Ｄは、回路アセンブリ１００ａをチップ抵抗器１ａの素子形成面２Ａａ側から見た模式的な平面図である。なお、図２１Ｂ〜図２１Ｄでは、要部のみ示している。

図２１Ｂ〜図２１Ｄに示すように、チップ抵抗器１ａは、実装基板９ａに実装される。この状態におけるチップ抵抗器１ａおよび実装基板９ａは、回路アセンブリ１００ａを構成している。

図２１Ｂに示すように、実装基板９ａの上面は、実装面９Ａａである。実装面９Ａａには、チップ抵抗器１ａ用の実装領域８９ａが区画されている。実装領域８９ａは、この実施形態では、図２１Ｃおよび図２１Ｄに示すように、平面視正方形状に形成されており、ランド８８ａが配置されたランド領域９２ａと、ランド領域９２ａを取り囲むソルダレジスト領域９３ａとを含む。

ランド領域９２ａは、たとえば、チップ抵抗器１ａが０３０１５サイズの抵抗器６ａを一対備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域９２ａの一辺の長さＬ１＝４１０μｍである。一方、ソルダレジスト領域９３ａは、そのランド領域９２ａを縁取るように、たとえば幅Ｌ２が２５μｍの四角環状に形成されている。

ランド８８ａは、ランド領域９２ａの四隅に一つずつ、合計４つ配置されている。この実施形態では、各ランド８８ａは、ランド領域９２ａを区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域９２ａの各辺から各ランド８８ａまでの間隔は、２５μｍである。また、互いに隣り合うランド８８ａの間には、８０μｍの間隔が設けられている。各ランド８８ａは、たとえばＣｕからなり、実装基板９ａの内部回路（図示せず）に接続されている。各ランド８８ａの表面には、図２１Ｂに示すように、半田１３ａが当該表面から突出するように設けられている。

チップ抵抗器１ａを実装基板９ａに実装する場合、図２１Ｂに示すように、自動実装機（図示せず）の吸着ノズル９１ａをチップ抵抗器１ａの裏面２Ｂａに吸着してから吸着ノズル９１ａを動かすことによって、チップ抵抗器１ａを搬送する。このとき、吸着ノズル９１ａは、裏面２Ｂａにおける基板２ａの縦方向略中央部分に吸着する。前述したように、第１接続電極３ａおよび第２接続電極４ａは、チップ抵抗器１ａの片面（素子形成面２Ａａ）および側面２Ｃａ〜２Ｆａにおける素子形成面２Ａａ側の端部だけに設けられていることから、チップ抵抗器１ａにおいて裏面２Ｂａは、電極（凹凸）がない平坦面となる。よって、吸着ノズル９１ａをチップ抵抗器１ａに吸着して移動させる場合に、平坦な裏面２Ｂａに吸着ノズル９１ａを吸着させることができる。換言すれば、平坦な裏面２Ｂａであれば、吸着ノズル９１ａが吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル９１ａをチップ抵抗器１ａに確実に吸着させ、チップ抵抗器１ａを途中で吸着ノズル９１ａから脱落させることなく確実に搬送できる。

また、チップ抵抗器１ａが抵抗器６ａを一対備えるペアチップであるため、抵抗器６ａを一つだけ搭載した単品チップを２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの裏面面積を抵抗器２つ分以上に大きくできるので、吸着ノズル９１ａによる吸着動作を安定させることができる。

そして、チップ抵抗器１ａを吸着した吸着ノズル９１ａを実装基板９ａまで移動させる。このとき、チップ抵抗器１ａの素子形成面２Ａａと実装基板９ａの実装面９Ａａとが互いに対向する。この状態で、吸着ノズル９１ａを移動させて実装基板９ａに押し付け、チップ抵抗器１ａにおいて、第１接続電極３ａおよび第２接続電極４ａを、各ランド８８ａの半田１３ａに接触させる。次に、半田１３ａを加熱すると、半田１３ａが溶融する。その後、半田１３ａが冷却されて固まると、第１接続電極３ａおよび第２接続電極４ａと、ランド８８ａとが半田１３ａを介して接合する。つまり、各ランド８８ａが、第１接続電極３ａおよび第２接続電極４ａにおいて対応する電極に半田接合される。これにより、実装基板９ａへのチップ抵抗器１ａの実装（フリップチップ接続）が完了して、回路アセンブリ１００ａが完成する。完成状態の回路アセンブリ１００ａでは、チップ抵抗器１ａの素子形成面２Ａａと実装基板９ａの実装面９Ａａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１接続電極３ａまたは第２接続電極４ａにおいて素子形成面２Ａａから突き出た部分の厚みと半田１３ａの厚さとの合計に相当する。

この回路アセンブリ１００ａでは、第１接続電極３ａおよび第２接続電極４ａの周縁部８６ａ，８７ａが、基板２ａの素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａ（図２１Ｂでは、側面２Ｃａ，２Ｄａのみ図示）に跨って形成されている。そのため、チップ抵抗器１ａを実装基板９ａに半田付けする際の接着面積を拡大できる。その結果、第１接続電極３ａおよび第２接続電極４ａに対する半田１３ａの吸着量を増やすことができるので、接着強度を向上させることができる。また、実装状態において、少なくとも基板２ａの素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａの二方向からチップ部品を保持できる。そのため、チップ部品１ａの実装形状を安定させることができる。しかも、実装基板９ａへ実装後のチップ部品１ａを４つのランド８８ａによって四点支持できるため、実装形状を一層安定させることができる。

また、チップ抵抗器１ａが、０３０１５サイズの抵抗器６ａを一対備えるペアチップである。そのため、チップ抵抗器１ａ用の実装領域８９ａの面積を、従来に比べて大幅に縮小できる。

たとえば、この実施形態では、実装領域８９ａの面積は、図２１Ｃを参照して、Ｌ３×Ｌ３＝（Ｌ２＋Ｌ１＋Ｌ２）×（Ｌ２＋Ｌ１＋Ｌ２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ^２で済む。

一方、図２１Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ３００ａを２つ実装基板９ａの実装面９Ａａに実装する場合には、３１９０００μｍ^２の実装領域３０１ａが必要であった。これから、この実施形態の実装領域８９ａと、従来の実装領域３０１ａとの面積を比較すると、この実施形態の構成では、約３４％も実装面積を縮小できることが分かる。

なお、図２１Ｅの実装領域３０１ａの面積は、ランド３０４ａが配置された各単品チップ３００ａの実装エリア３０２ａの横幅Ｌ４＝２５０μｍ、隣り合う実装エリア３０２ａの間隔Ｌ５＝３０μｍ、実装領域３０１ａの外周を構成するソルダレジスト領域３０３ａの幅Ｌ６＝２５μｍ、および実装エリア３０２ａの長さＬ７＝５００μｍに基づき、（Ｌ６＋Ｌ４＋Ｌ５＋Ｌ４＋Ｌ６）×（Ｌ６＋Ｌ７＋Ｌ６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ^２として算出した。

次に、チップ抵抗器１ａにおける他の構成を主に説明する。

図２２は、チップ抵抗器１ａの一方の抵抗器６ａの平面図であり、第１接続電極３ａ、第２接続電極４ａおよび素子５ａの配置関係ならびに素子５ａの平面視の構成（レイアウトパターン）を示す図である。

図２２を参照して、素子５ａは、抵抗回路網となっている。具体的に、素子５ａは、行方向（基板２ａの縦方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２ａの横方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子５ａの抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２ａの素子形成面２Ａａには、抵抗回路を素子５ａに対して電気的に組み込んだり、または、素子５ａから電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｄは、第１接続電極３ａの内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３ａに対してそれぞれ切断可能（切り離し可能）に接続している。

図２３Ａは、図２２に示す素子５ａの一部分を拡大して描いた平面図である。図２３Ｂは、素子５ａにおける抵抗体Ｒの構成を説明するために描いた図２３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図２３Ｃは、素子５ａにおける抵抗体Ｒの構成を説明するために描いた図２３ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図２３Ａ、図２３Ｂおよび図２３Ｃを参照して、抵抗体Ｒの構成について説明をする。

チップ抵抗器１ａの各抵抗器６ａは、前述した配線膜２２ａ、パッシベーション膜２３ａおよび樹脂膜２４ａの他に、絶縁膜２０ａと抵抗体膜２１ａとをさらに備えている（図２３Ｂおよび図２３Ｃ参照）。絶縁膜２０ａ、抵抗体膜２１ａ、配線膜２２ａ、パッシベーション膜２３ａおよび樹脂膜２４ａは、基板２ａ（素子形成面２Ａａ）上に形成されている。

絶縁膜２０ａは、ＳｉＯ_２（酸化シリコン）からなる。絶縁膜２０ａは、基板２ａの素子形成面２Ａａの全域を覆っている。絶縁膜２０ａの厚さは、約１００００Åである。

抵抗体膜２１ａは、絶縁膜２０ａ上に形成されている。抵抗体膜２１ａは、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜２１ａの厚さは、約２０００Åである。抵抗体膜２１ａは、第１接続電極３ａと第２接続電極４ａとの間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａａ」という）を構成していて、抵抗体膜ライン２１Ａａは、ライン方向に所定の位置で切断されている場合がある（図２３Ａ参照）。

抵抗体膜ライン２１Ａａ上には、配線膜２２ａが積層されている。配線膜２２ａは、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２ａの厚さは、約８０００Åである。配線膜２２ａは、抵抗体膜ライン２１Ａａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａａに接している。

この構成の抵抗体膜ライン２１Ａａおよび配線膜２２ａの電気的特徴を回路記号で示すと、図２４の通りである。すなわち、図２４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。

そして、配線膜２２ａが積層された領域では、配線膜２２ａが隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２ａで抵抗体膜ライン２１Ａａが短絡されている。よって、図２４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン２１Ａａ同士は抵抗体膜２１ａおよび配線膜２２ａで接続されているから、図２３Ａに示す素子５ａの抵抗回路網は、図２４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１ａおよび配線膜２２ａは、抵抗体Ｒや抵抗回路（つまり素子５ａ）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａａ（抵抗体膜２１ａ）と、抵抗体膜ライン２１Ａａ上にライン方向に一定間隔をあけて積層された複数の配線膜２２ａとを含み、配線膜２２ａが積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａａは、その形状および大きさが全て等しい。よって、基板２ａ上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ライン２１Ａａ上に積層された配線膜２２ａは、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図２２参照）。

図２５（ａ）は、図２２に示す抵抗器６ａの平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図２５（ｂ）は、図２５（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図２５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜２１ａ上に積層された配線膜２２ａにより形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａａ上に積層された配線膜２２ａと同じレイヤーに、配線膜２２ａと同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜２２ａは、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜２１ａ上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子５ａを第１接続電極３ａおよび第２接続電極４ａに接続するための配線膜が、配線膜２２ａとして、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２ａと異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜２２ａにおいて、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図２２および図２５（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３ａの内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜２２ａの下方にも抵抗体膜２１ａが形成されている（図２５（ｂ）参照）。そして、ヒューズＦは、配線膜２２ａにおいて、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜２２ａの一部だけでなく、抵抗体Ｒ（抵抗体膜２１ａ）の一部と抵抗体膜２１ａ上の配線膜２２ａの一部とのまとまり（ヒューズ素子）を指していてもよい。

また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図２６は、第１参考例の実施形態に係る素子５ａの電気回路図である。

図２６を参照して、素子５ａは、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３ａからこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図２７および図２８においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図２５（ａ）参照）を介して直列に接続されている。

図２６に示すように全てのヒューズＦが溶断されていない状態では、素子５ａは、第１接続電極３ａおよび第２接続電極４ａ間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極３ａおよび第２接続電極４ａが接続された抵抗器６ａが構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子５ａに組み込まれてはいない。

この実施形態に係る抵抗器６ａでは、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子５ａに組み込まれることになる。よって、素子５ａの全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子５ａ（抵抗５６ａ）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、各抵抗器６ａにおいて所望の値の抵抗を発生させることができる。

図２７は、第１参考例の他の実施形態に係る素子５ａの電気回路図である。

図２６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子５ａを構成する代わりに、図２７に示すように素子５ａを構成してもかまわない。詳しくは、第１接続電極３ａおよび第２接続電極４ａの間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子５ａを構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子５ａに対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子５ａから電気的に分離されるので、各抵抗器６ａ全体の抵抗値を調整できる。

図２８は、第１参考例のさらに他の実施形態に係る素子５ａの電気回路図である。

図２８に示す素子５ａの特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子５ａに電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり各抵抗器６ａでは、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値の抵抗器６ａを共通の設計で実現できる。

以上のように、このチップ抵抗器１ａでは、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。

図２９Ａは、チップ抵抗器１ａの模式的な断面図であり、図２１のＡ−Ａに沿う断面構造を示す図である。図２９Ｂは、チップ抵抗器１ａの模式的な断面図であり、図２１のＢ−Ｂに沿う断面構造を示す図である。

次に、図２９Ａおよび図２９Ｂを参照して、チップ抵抗器１ａについてさらに詳しく説明する。なお、説明の便宜上、図２９Ａおよび図２９Ｂでは、前述した素子５ａについては簡略化して示していると共に、基板２ａ以外の各要素にはハッチングを付している。

ここでは、前述した絶縁膜２０ａ、パッシベーション膜２３ａおよび樹脂膜２４ａについて説明する。

絶縁膜２０ａは、前述したように、基板２ａの素子形成面２Ａａの全域を覆っている。具体的には、図２９Ｂに示すように、境界領域７ａを覆い、互いに隣り合う一対の抵抗器６ａ用の領域に跨って一体に形成されている。ここで、境界領域７ａと各抵抗器６ａ用の領域との間は、段差のないフラットな表面で連続しており、絶縁膜２０ａは、このフラット面に形成されている。

パッシベーション膜２３ａは、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜２３ａは、素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面２Ａａ上のパッシベーション膜２３ａは、図２９Ａに示すように、抵抗体膜２１ａおよび抵抗体膜２１ａ上の各配線膜２２ａ（つまり、素子５ａ）を表面（図２９Ａの上側）から被覆していて、素子５ａにおける各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３ａは、前述したトリミング対象領域Ｘにおける配線膜２２ａも覆っている（図２５（ｂ）参照）。また、パッシベーション膜２３ａは、素子５ａ（配線膜２２ａおよび抵抗体膜２１ａ）に接しており、抵抗体膜２１ａ以外の領域では絶縁膜２０ａにも接している。また、パッシベーション膜２３ａは、境界領域７ａをも覆っている。これにより、素子形成面２Ａａ上のパッシベーション膜２３ａは、素子形成面２Ａａ全域を覆って素子５ａおよび絶縁膜２０ａを保護する保護膜として機能している。また、素子形成面２Ａａでは、パッシベーション膜２３ａによって、抵抗体Ｒ間における配線膜２２ａ以外での短絡（隣り合う抵抗体膜ライン２１Ａａ間における短絡）が防止されている。

一方、側面２Ｃａ〜２Ｆａのそれぞれに設けられたパッシベーション膜２３ａは、第１接続電極３ａおよび第２接続電極４ａの側面部分と基板２ａの側面２Ｃａ〜２Ｆａとの間に介在されており、側面２Ｃａ〜２Ｆａのそれぞれを保護する保護層として機能している。これにより、第１接続電極３ａおよび第２接続電極４ａと基板２ａとを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜２３ａは極めて薄い膜なので、本実施形態では、側面２Ｃａ〜２Ｆａのそれぞれを覆うパッシベーション膜２３ａを、基板２ａの一部とみなすことにする。そのため、側面２Ｃａ〜２Ｆａのそれぞれを覆うパッシベーション膜２３ａを、側面２Ｃａ〜２Ｆａそのものとみなすことにしている。

樹脂膜２４ａは、パッシベーション膜２３ａと共にチップ抵抗器１ａの素子形成面２Ａａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４ａの厚みは、約５μｍである。

樹脂膜２４ａは、図２９Ａに示すように、素子形成面２Ａａ上のパッシベーション膜２３ａの表面（パッシベーション膜２３ａに被覆された抵抗体膜２１ａおよび配線膜２２ａ、ならびに境界領域７ａも含む）の全域を被覆している。

樹脂膜２４ａには、各抵抗器６ａにおいて、配線膜２２ａにおける第１接続電極３ａおよび第２接続電極４ａの側面部分に対向する周縁部を露出させる切欠部２５ａが１つずつ形成されている。各切欠部２５ａは、樹脂膜２４ａおよびパッシベーション膜２３ａを、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５ａは、樹脂膜２４ａだけでなくパッシベーション膜２３ａにも形成されている。これにより、各配線膜２２ａは、素子５ａに近い内側の周縁部、および隣り合う抵抗器６ａに対向する周縁部が樹脂膜２４ａによって選択的に覆われており、その他の、基板２ａの周縁部８５ａに沿う周縁部が切欠部２５ａを介して選択的に露出している。配線膜２２ａにおいて各切欠部２５ａから露出された表面は、外部接続用のパッド領域２２Ａａとなっている。また、切欠部２５ａから露出する配線膜２２ａは、素子形成面２Ａａにおいて基板２ａの周縁部８５ａから内方へ所定の間隔（たとえば、３μｍ〜６μｍ）離れて配置されている。また、切欠部２５ａの側面には、絶縁膜２６ａが全体的に形成されている。

各抵抗器６ａにおいて２つの切欠部２５ａのうち、一方の切欠部２５ａは、第１接続電極３ａによって埋め尽くされ、他方の切欠部２５ａは、第２接続電極４ａによって埋め尽くされている。この第１接続電極３ａおよび第２接続電極４ａは、前述したように、素子形成面２Ａａに加えて側面２Ｃａ〜２Ｆａも覆う周縁部８６ａ，８７ａを有している。また、第１接続電極３ａおよび第２接続電極４ａは、樹脂膜２４ａから突出するように形成されていると共に、樹脂膜２４ａの表面に沿って基板２ａの素子５ａ側および境界領域７ａ側へ引き出された引き出し部２７ａを有している。

ここで、第１接続電極３ａおよび第２接続電極４ａのそれぞれは、Ｎｉ層３３ａ、Ｐｄ層３４ａおよびＡｕ層３５ａを素子形成面２Ａａ側および側面２Ｃａ〜２Ｆａ側からこの順で有している。すなわち、第１接続電極３ａおよび第２接続電極４ａのそれぞれは、素子形成面２Ａａ上の領域だけでなく、側面２Ｃａ〜２Ｆａ上の領域においても、Ｎｉ層３３ａ、Ｐｄ層３４ａおよびＡｕ層３５ａからなる積層構造を有している。そのため、第１接続電極３ａおよび第２接続電極４ａのそれぞれにおいて、Ｎｉ層３３ａとＡｕ層３５ａとの間にＰｄ層３４ａが介装されている。第１接続電極３ａおよび第２接続電極４ａのそれぞれにおいて、Ｎｉ層３３ａは各接続電極の大部分を占めており、Ｐｄ層３４ａおよびＡｕ層３５ａは、Ｎｉ層３３ａに比べて格段に薄く形成されている。Ｎｉ層３３ａは、チップ抵抗器１ａが実装基板９ａに実装された際に（図２１Ｂ〜図２１Ｄ参照）、各切欠部２５ａのパッド領域２２Ａａにおける配線膜２２ａのＡｌと、前述した半田１３ａとを中継する役割を有している。

このように、第１接続電極３ａおよび第２接続電極４ａでは、Ｎｉ層３３ａの表面がＡｕ層３５ａによって覆われているので、Ｎｉ層３３ａが酸化することを防止できる。また、第１接続電極３ａおよび第２接続電極４ａでは、Ａｕ層３５ａを薄くすることによってＡｕ層３５ａに貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３ａとＡｕ層３５ａとの間に介装されたＰｄ層３４ａが当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３ａが外部に露出されて酸化することを防止できる。

そして、第１接続電極３ａおよび第２接続電極４ａのそれぞれでは、Ａｕ層３５ａが、最表面に露出している。第１接続電極３ａは、一方の切欠部２５ａを介して、この切欠部２５ａにおけるパッド領域２２Ａａにおいて配線膜２２ａに対して電気的に接続されている。第２接続電極４ａは、他方の切欠部２５ａを介して、この切欠部２５ａにおけるパッド領域２２Ａａにおいて配線膜２２ａに対して電気的に接続されている。第１接続電極３ａおよび第２接続電極４ａのそれぞれでは、Ｎｉ層３３ａがパッド領域２２Ａａに対して接続されている。これにより、第１接続電極３ａおよび第２接続電極４ａのそれぞれは、素子５ａに対して電気的に接続されている。ここで、配線膜２２ａは、抵抗体Ｒのまとまり（抵抗５６ａ）、第１接続電極３ａおよび第２接続電極４ａのそれぞれに接続された配線を形成している。

このように、切欠部２５ａが形成された樹脂膜２４ａおよびパッシベーション膜２３ａは、切欠部２５ａから第１接続電極３ａおよび第２接続電極４ａを露出させた状態で素子形成面２Ａａを覆っている。そのため、樹脂膜２４ａの表面において切欠部２５ａからはみ出した（突出した）第１接続電極３ａおよび第２接続電極４ａを介して、チップ抵抗器１ａと実装基板９ａとの間における電気的接続を達成できる（図２１Ｂ〜図２１Ｄ参照）。

図３０Ａ〜図３０Ｉは、図２９Ａ，Ｂに示すチップ抵抗器１ａの製造方法を示す図解的な断面図である。なお、図３０Ａ〜図３０Ｉでは、図２９Ａに対応する一方の抵抗器６ａの断面構造のみを示しているが、他方の抵抗器６ａも一方の抵抗器６ａと同時並行で作製される。

まず、図３０Ａに示すように、基板２ａの元となる基板３０ａを用意する。この場合、基板３０ａの表面３０Ａａは、基板２ａの素子形成面２Ａａであり、基板３０ａの裏面３０Ｂａは、基板２ａの裏面２Ｂａである。

そして、基板３０ａの表面３０Ａａを熱酸化して、表面３０ＡａにＳｉＯ_２等からなる絶縁膜２０ａを形成し、絶縁膜２０ａ上に素子５ａ（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２ａ）を形成する。具体的には、スパッタリングにより、まず、絶縁膜２０ａの上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１ａを全面に形成し、さらに、抵抗体膜２１ａに接するように抵抗体膜２１ａの上にアルミニウム（Ａｌ）の配線膜２２ａを積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜２１ａおよび配線膜２２ａを選択的に除去してパターニングし、図２３Ａに示すように、平面視で、抵抗体膜２１ａが積層された一定幅の抵抗体膜ライン２１Ａａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ライン２１Ａａおよび配線膜２２ａが切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図２２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ライン２１Ａａの上に積層された配線膜２２ａを選択的に除去する。この結果、抵抗体膜ライン２１Ａａ上に一定間隔Ｒをあけて配線膜２２ａが積層された構成の素子５ａが得られる。この際、抵抗体膜２１ａおよび配線膜２２ａが目標寸法で形成されたか否かを確かめるために、素子５ａ全体の抵抗値を測定してもよい。

図３０Ａを参照して、素子５ａは、１枚の基板３０ａに形成するチップ抵抗器１ａの数に応じて、基板３０ａの表面３０Ａａ上における多数の箇所に形成される。基板３０ａにおいて素子５ａ（前述した抵抗５６ａ）が形成された１つの領域をチップ部品領域Ｙというと、基板３０ａの表面３０Ａａには、抵抗５６ａをそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子５ａ）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器１ａ（図２９Ａおよび図２９Ｂ参照）を平面視したものと一致する。そして、基板３０ａの表面３０Ａａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板３０ａでは多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器１ａの大量生産が可能になる。

次に、図３０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５ａを、基板３０ａの表面３０Ａａの全域に亘って形成する。絶縁膜４５ａは、絶縁膜２０ａおよび絶縁膜２０ａ上の素子５ａ（抵抗体膜２１ａや配線膜２２ａ）を全て覆っていて、これらに接している。そのため、絶縁膜４５ａは、前述したトリミング対象領域Ｘ（図２２参照）における配線膜２２ａも覆っている。また、絶縁膜４５ａは、基板３０ａの表面３０Ａａにおいて全域に亘って形成されることから、表面３０Ａａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５ａは、表面３０Ａａ（表面３０Ａａ上の素子５ａも含む）全域を保護する保護膜となる。

次に、図３０Ｂに示すようにマスク６５ａを用いたエッチングによって、絶縁膜４５ａを選択的に除去する。これにより、絶縁膜４５ａの一部に開口２８ａが形成され、その開口２８ａにおいて各パッド領域２２Ａａが露出する。１つのチップ抵抗器１ａの半製品５０ａにつき、開口２８ａは各抵抗器６ａに２つずつ形成される。

各半製品５０ａにおいて、絶縁膜４５ａに開口２８ａを形成した後に、抵抗測定装置（図示せず）のプローブ７０ａを各開口２８ａのパッド領域２２Ａａに接触させて、素子５ａの全体の抵抗値を検出する。そして、絶縁膜４５ａ越しにレーザ光（図示せず）を任意のヒューズＦ（図２２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２ａをレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０ａ（換言すれば、各チップ抵抗器１ａ）全体の抵抗値を調整できる。このとき、絶縁膜４５ａが素子５ａを覆うカバー膜となっているので、溶断の際に生じた破片などが素子５ａに付着して短絡が生じることを防止できる。また、絶縁膜４５ａがヒューズＦ（抵抗体膜２１ａ）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断できる。その後、必要に応じて、ＣＶＤ法によって絶縁膜４５ａ上にＳｉＮを形成し、絶縁膜４５ａを厚くする。最終的な絶縁膜４５ａ（図３０Ｃに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜４５ａの一部は、各開口２８ａに入り込んで開口２８ａを塞いでいる。

次に、図３０Ｃに示すように、ポリイミドからなる感光性樹脂の液体を、基板３０ａに対して、絶縁膜４５ａの上からスプレー塗布して、感光性樹脂の樹脂膜４６ａを形成する。表面３０Ａａ上の樹脂膜４６ａの表面は、表面３０Ａａに沿って平坦になっている。次に、樹脂膜４６ａに熱処理（キュア処理）を施す。これにより、樹脂膜４６ａの厚みが熱収縮すると共に、樹脂膜４６ａが硬化して膜質が安定する。

次に、図３０Ｄに示すように、樹脂膜４６ａ、絶縁膜４５ａおよび絶縁膜２０ａをパターニングすることによって、これらの膜の切欠部２５ａと一致する部分を選択的に除去する。これにより切欠部２５ａが形成されると共に、境界領域Ｚにおいては表面３０Ａａ（絶縁膜２０ａ）が露出することになる。

次に、図３０Ｅに示すように、基板３０ａの表面３０Ａａの全域に亘ってレジストパターン４１ａを形成する。レジストパターン４１ａには、開口４２ａが形成されている。

図３１は、図３０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図３１を参照して、レジストパターン４１ａの開口４２ａは、多数のチップ抵抗器１ａ（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器１ａの輪郭の間の領域（図３１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２ａの全体形状は、互いに直交する直線部分４２Ａａおよび４２Ｂａを複数有する格子状になっている。

レジストパターン４１ａでは、チップ部品領域Ｙの四隅に接する位置に、チップ部品領域Ｙの外側に凸の湾曲形状のラウンド形状部４３ａを有している。ラウンド形状部４３ａは、チップ部品領域Ｙの隣接する二つの辺を滑らかな曲線で接続するように形成されている。したがって、このレジストパターン４１ａをマスクとして行うプラズマエッチングによって溝４４ａ（後述）を形成すると、溝４４ａは、チップ部品領域Ｙの四隅に接する位置に、チップ部品領域Ｙの外側に凸の湾曲形状のラウンド形状部を有することになる。したがって、チップ部品領域Ｙを基板３０ａから切り出すための溝４４ａを形成する工程において、同時に、チップ部品１ａのコーナー部１１ａをラウンド形状に整形できる。すなわち、専用の工程を追加することなく、コーナー部１１ａをラウンド形状に加工できる。

図３０Ｅを参照して、レジストパターン４１ａをマスクとするプラズマエッチングにより、基板３０ａを選択的に除去する。これにより、隣り合う素子５ａ（チップ部品領域Ｙ）の間の境界領域Ｚにおける配線膜２２ａから間隔を空けた位置で基板３０ａの材料が除去される。その結果、平面視においてレジストパターン４１ａの開口４２ａと一致する位置（境界領域Ｚ）には、基板３０ａの表面３０Ａａから基板３０ａの厚さ途中まで到達する所定深さの溝４４ａが形成される。溝４４ａは、互いに対向する１対の側壁４４Ａａと、当該１対の側壁４４Ａａの下端（基板３０ａの裏面３０Ｂａ側の端）の間を結ぶ底壁４４Ｂａとによって区画されている。基板３０ａの表面３０Ａａを基準とした溝４４ａの深さは約１００μｍであり、溝４４ａの幅（対向する側壁４４Ａａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。

基板３０ａにおける溝４４ａの全体形状は、平面視でレジストパターン４１ａの開口４２ａ（図３１参照）と一致する格子状になっている。そして、基板３０ａの表面３０Ａａでは、各素子５ａが形成されたチップ部品領域Ｙのまわりを溝４４ａにおける四角形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０ａにおいて素子５ａが形成された部分は、チップ抵抗器１ａの半製品５０ａである。基板３０ａの表面３０Ａａでは、溝４４ａに取り囲まれたチップ部品領域Ｙに半製品５０ａが１つずつ位置していて、これらの半製品５０ａは、行列状に整列配置されている。このように溝４４ａを形成することによって、基板３０ａを複数のチップ部品領域Ｙ毎の基板２ａに分離する。溝４４ａが形成された後、レジストパターン４１ａを除去する。

次に、図３０Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７ａを、基板３０ａの表面３０Ａａの全域に亘って形成する。このとき、溝４４ａの内周面（前述した側壁４４Ａａの区画面４４Ｃａや底壁４４Ｂａの上面）の全域にも絶縁膜４７ａが形成される。

次に、図３０Ｇに示すように、絶縁膜４７ａを選択的にエッチングする。具体的には、絶縁膜４７ａにおける表面３０Ａａに平行な部分を選択的にエッチングする。これにより、配線膜２２ａのパッド領域２２Ａａが露出すると共に、溝４４ａにおいては、底壁４４ａＢ上の絶縁膜４７ａが除去される。

次に、無電解めっきによって、各切欠部２５ａから露出した配線膜２２ａからＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａａに沿う横方向に成長し、溝４４ａの側壁４４Ａａ上の絶縁膜４７ａを覆うまで続けられる。これにより、図３０Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１接続電極３ａおよび第２接続電極４ａを形成する。

図３２は、第１接続電極３ａおよび第２接続電極４ａの製造工程を説明するための図である。

詳しくは、図３２を参照して、まず、パッド領域２２Ａａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２ａの）ＡｌがＺｎに置換される（ステップＳ３）。次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａａでは、新しいＡｌが露出される（ステップＳ４）。

次に、パッド領域２２Ａａをめっき液に浸けることによって、パッド領域２２Ａａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３ａが形成される（ステップＳ５）。

次に、Ｎｉ層３３ａを別のめっき液に浸けることによって、当該Ｎｉ層３３ａの表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３ａの表面にＰｄ層３４ａが形成される（ステップＳ６）。

次に、Ｐｄ層３４ａをさらに別のめっき液に浸けることによって、当該Ｐｄ層３４ａの表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４ａの表面にＡｕ層３５ａが形成される（ステップＳ７）。これによって、第１接続電極３ａおよび第２接続電極４ａが形成され、形成後の第１接続電極３ａおよび第２接続電極４ａを乾燥させると（ステップＳ８）、第１接続電極３ａおよび第２接続電極４ａの製造工程が完了する。なお、前後するステップの間には、半製品５０ａを水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。

図３０Ｈでは、各半製品５０ａにおいて第１接続電極３ａおよび第２接続電極４ａが形成された後の状態を示している。

以上のように、第１接続電極３ａおよび第２接続電極４ａを無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７ａ上にも良好にめっき成長させることができる。また、第１接続電極３ａおよび第２接続電極４ａを電解めっきによって形成する場合に比べて、第１接続電極３ａおよび第２接続電極４ａについての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器１ａの生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極３ａおよび第２接続電極４ａについての形成位置にずれが生じないので、第１接続電極３ａおよび第２接続電極４ａの形成位置精度を向上して歩留まりを向上できる。

また、この方法では、配線膜２２ａが切欠部２５ａから露出していて、配線膜２２ａから溝４４ａまでめっき成長の妨げになるものが無い。そのため、配線膜２２ａから溝４４ａまで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。

このように第１接続電極３ａおよび第２接続電極４ａが形成されてから、第１接続電極３ａおよび第２接続電極４ａ間での通電検査が行われた後に、基板３０ａが裏面３０Ｂａから研削される。

具体的には、溝４４ａを形成した後に、図３０Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２ａを有する支持テープ７１ａが、粘着面７２ａにおいて、各半製品５０ａにおける第１接続電極３ａおよび第２接続電極４ａ側（つまり、表面３０Ａａ）に貼着される。これにより、各半製品５０ａが支持テープ７１ａに支持される。ここで、支持テープ７１ａとして、たとえば、ラミネートテープを用いることができる。

各半製品５０ａが支持テープ７１ａに支持された状態で、基板３０ａを裏面３０Ｂａ側から研削する。研削によって、溝４４ａの底壁４４Ｂａ（図３０Ｈ参照）の上面に達するまで基板３０ａが薄型化されると、隣り合う半製品５０ａを連結するものがなくなるので、溝４４ａを境界として基板３０ａが分割され、半製品５０ａが個別に分離してチップ抵抗器１ａの完成品となる。つまり、溝４４ａ（換言すれば、境界領域Ｚ）において基板３０ａが切断（分断）され、これによって、個々のチップ抵抗器１ａが切り出される。なお、基板３０ａを裏面３０Ｂａ側から溝４４ａの底壁４４Ｂａまでエッチングすることによってチップ抵抗器１ａを切り出しても構わない。

完成した各チップ抵抗器１ａでは、溝４４ａの側壁４４Ａａの区画面４４Ｃａをなしていた部分が、基板２ａの側面２Ｃａ〜２Ｆａのいずれかとなり、裏面３０Ｂａが裏面２Ｂａとなる。つまり、前述したようにエッチングによって溝４４ａを形成する工程（図３０Ｅ参照）は、側面２Ｃａ〜２Ｆａを形成する工程に含まれる。また、絶縁膜４５ａおよび絶縁膜４７ａの一部がパッシベーション膜２３ａとなり、樹脂膜４６ａが樹脂膜２４ａとなり、絶縁膜４７ａの一部が絶縁膜２６ａとなる。

以上のように、溝４４ａを形成してから基板３０ａを裏面３０Ｂａ側から研削すれば、基板３０ａに形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器１ａ（チップ部品）に分割できる（複数のチップ抵抗器１ａの個片を一度に得ることができる）。よって、複数のチップ抵抗器１ａの製造時間の短縮によってチップ抵抗器１ａの生産性の向上を図ることができる。

なお、完成したチップ抵抗器１ａにおける基板２ａの裏面２Ｂａを研磨やエッチングすることによって鏡面化して裏面２Ｂａを綺麗にしてもよい。

図３３Ａ〜図３３Ｄは、図３０Ｉの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。

図３３Ａでは、個片化された複数のチップ抵抗器１ａが引き続き支持テープ７１ａにくっついている状態を示している。この状態で、図３３Ｂに示すように、各チップ抵抗器１ａの基板２ａの裏面２Ｂａに対して、熱発泡シート７３ａを貼着する。熱発泡シート７３ａは、シート状のシート本体７４ａと、シート本体７４ａ内に練り込まれた多数の発泡粒子７５ａとを含んでいる。

シート本体７４ａの粘着力は、支持テープ７１ａの粘着面７２ａにおける粘着力よりも強い。そこで、各チップ抵抗器１ａの基板２ａの裏面２Ｂａに熱発泡シート７３ａを貼着した後に、図３３Ｃに示すように、支持テープ７１ａを各チップ抵抗器１ａから引き剥がして、チップ抵抗器１ａを熱発泡シート７３ａに転写する。このとき、支持テープ７１ａに紫外線を照射すると（図３３Ｂの点線矢印参照）、粘着面７２ａの粘着性が低下するので、支持テープ７１ａが各チップ抵抗器１ａから剥がれやすくなる。

次に、熱発泡シート７３ａを加熱する。これにより、図３３Ｄに示すように、熱発泡シート７３ａでは、シート本体７４ａ内の各発泡粒子７５ａが発泡してシート本体７４ａの表面から膨出する。その結果、熱発泡シート７３ａと各チップ抵抗器１ａの基板２ａの裏面２Ｂａとの接触面積が小さくなり、全てのチップ抵抗器１ａが熱発泡シート７３ａから自然に剥がれる（脱落する）。このように回収されたチップ抵抗器１ａは、実装基板９ａ（図２１Ｂ参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープ７１ａまたは熱発泡シート７３ａからチップ抵抗器１ａを１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器１ａが支持テープ７１ａにくっついた状態で（図３３Ａ参照）、熱発泡シート７３ａを用いずに、支持テープ７１ａからチップ抵抗器１ａを所定個数ずつ直接引き剥がしてもよい。

図３４Ａ〜図３４Ｃは、図３０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。

図３４Ａ〜図３４Ｃに示す別の方法によって、各チップ抵抗器１ａを回収することもできる。

図３４Ａでは、図３３Ａと同様に、個片化された複数のチップ抵抗器１ａが引き続き支持テープ７１ａにくっついている状態を示している。この状態で、図３４Ｂに示すように、各チップ抵抗器１ａの基板２ａの裏面２Ｂａに転写テープ７７ａを貼着する。転写テープ７７ａは、支持テープ７１ａの粘着面７２ａよりも強い粘着力を有する。そこで、図３４Ｃに示すように、各チップ抵抗器１に転写テープ７７ａを貼着した後に、支持テープ７１ａを各チップ抵抗器１ａから引き剥がす。この際、前述したように、粘着面７２ａの粘着性を低下させるために支持テープ７１ａに紫外線（図３４Ｂの点線矢印参照）を照射してもよい。

転写テープ７７ａの両端には、回収装置（図示せず）のフレーム７８ａが貼り付けられている。両側のフレーム７８ａは、互いが接近する方向または離間する方向に移動できる。支持テープ７１ａを各チップ抵抗器１から引き剥がした後に、両側のフレーム７８ａを互いが離間する方向に移動させると、転写テープ７７ａが伸張して薄くなる。これによって、転写テープ７７ａの粘着力が低下するので、各チップ抵抗器１ａが転写テープ７７ａから剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズル７６ａをチップ抵抗器１ａの素子形成面２Ａａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器１ａが転写テープ７７ａから引き剥がされて吸着ノズル７６ａに吸着される。この際、図３４Ｃに示す突起７９ａによって、吸着ノズル７６ａとは反対側から転写テープ７７ａ越しにチップ抵抗器１ａを吸着ノズル７６ａ側へ突き上げると、チップ抵抗器１ａを転写テープ７７ａから円滑に引き剥がすことができる。このように回収されたチップ抵抗器１ａは、吸着ノズル７６ａに吸着された状態で搬送装置（図示せず）によって搬送される。

以上、第１参考例の実施形態について説明してきたが、第１参考例はさらに他の形態で実施することもできる。たとえば、第１参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器１ａを開示したが、本発明は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。

図３５は、第１参考例の他の実施形態に係るチップコンデンサ１０１ａの平面図である。図３６は、チップコンデンサ１０１ａの模式的な断面図であり、図３５のＡ−Ａに沿う断面構造を示す図である。図３７は、チップコンデンサ１０１ａの一部の構成を分離して示す分解斜視図である。

これから述べるチップコンデンサ１０１ａにおいて、前述したチップ抵抗器１ａで説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサ１０１ａにおいて、チップ抵抗器１ａで説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器１ａで説明した部分と同じ構成を有していて、チップ抵抗器１ａで説明した部分（特に、第１接続電極３ａおよび第２接続電極４ａに関する部分について）と同じ作用効果を奏することができる。

図３６を参照して、チップコンデンサ１０１ａは、チップ抵抗器１ａと同様に、共通の基板２ａ上に、第１参考例の複数のチップ素子の一例としての一対のコンデンサ１０６ａ（図３５〜図３７では一方のみ図示）を搭載したペアチップである。

各コンデンサ１０６ａは、基板２ａと、基板２ａ上（基板２ａの素子形成面２Ａａ側）に配置された第１接続電極３ａと、同じく基板２ａ上に配置された第２接続電極４ａとを備えている。チップコンデンサ１０１ａでは、チップ抵抗器１ａと同様に、第１接続電極３ａおよび第２接続電極４ａは、基板２ａの素子形成面２Ａａ上において周縁部８５ａを覆うように、素子形成面２Ａａおよび側面２Ｃａ〜２Ｆａに跨って形成された周縁部８６ａ，８７ａを有している。そのため、チップコンデンサ１０１ａが実装基板９ａに実装された回路アセンブリ１００ａ（図２１Ｂおよび図２１Ｃ参照）では、チップ抵抗器１ａの場合と同様に、第１接続電極３ａおよび第２接続電極４ａに対する半田１３ａの吸着量を増やすことができるので、接着強度を向上させることができる。

基板２ａの素子形成面２Ａａには、第１接続電極３ａおよび第２接続電極４ａの間のキャパシタ配置領域１０５ａ内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。複数のキャパシタ要素Ｃ１〜Ｃ９は、前述した素子５ａ（ここでは、キャパシタ素子）を構成する複数の素子要素であり、第１接続電極３ａおよび第２接続電極４ａの間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット１０７ａ（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４ａに対して切り離し可能となるように電気的に接続されている。

図３６および図３７に示されているように、基板２ａの素子形成面２Ａａには絶縁膜２０ａが形成されていて、絶縁膜２０ａの表面に下部電極膜１１１ａが形成されている。下部電極膜１１１ａは、キャパシタ配置領域１０５ａのほぼ全域にわたっている。さらに、下部電極膜１１１ａは、第１接続電極３ａの直下の領域にまで延びて形成されている。より具体的には、下部電極膜１１１ａは、キャパシタ配置領域１０５ａにおいてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａａと、第１接続電極３ａの直下に配置される外部電極引き出しのためのパッド領域１１１Ｂａとを有している。キャパシタ電極領域１１１Ａａがキャパシタ配置領域１０５ａに位置していて、パッド領域１１１Ｂａが第１接続電極３ａの直下に位置して第１接続電極３ａに接触している。

キャパシタ配置領域１０５ａにおいて下部電極膜１１１ａ（キャパシタ電極領域１１１Ａａ）を覆って接するように容量膜（誘電体膜）１１２ａが形成されている。容量膜１１２ａは、キャパシタ電極領域１１１Ａａ（キャパシタ配置領域１０５ａ）の全域にわたって形成されている。容量膜１１２ａは、この実施形態では、さらにキャパシタ配置領域１０５ａ外の絶縁膜２０ａを覆っている。

容量膜１１２ａの上には、上部電極膜１１３ａが形成されている。図３５では、明瞭化のために、上部電極膜１１３ａを着色して示してある。上部電極膜１１３ａは、キャパシタ配置領域１０５ａに位置するキャパシタ電極領域１１３Ａａと、第２接続電極４ａの直下に位置して第２接続電極４ａに接触するパッド領域１１３Ｂａと、キャパシタ電極領域１１３Ａａとパッド領域１１３Ｂａとの間に配置されたヒューズ領域１１３Ｃａとを有している。

キャパシタ電極領域１１３Ａａにおいて、上部電極膜１１３ａは、複数の電極膜部分（上部電極膜部分）１３１ａ〜１３９ａに分割（分離）されている。この実施形態では、各電極膜部分１３１ａ〜１３９ａは、いずれも四角形状に形成されていて、ヒューズ領域１１３Ｃａから第１接続電極３ａに向かって帯状に延びている。複数の電極膜部分１３１ａ〜１３９ａは、複数種類の対向面積で、容量膜１１２ａを挟んで（容量膜１１２ａに接しつつ）下部電極膜１１１ａに対向している。より具体的には、電極膜部分１３１ａ〜１３９ａの下部電極膜１１１ａに対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１ａ〜１３９ａは、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１ａ〜１３８ａ（または１３１ａ〜１３７ａ，１３９ａ）を含む。これによって、各電極膜部分１３１ａ〜１３９ａと容量膜１１２ａを挟んで対向する下部電極膜１１１ａとによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分１３１ａ〜１３９ａの対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分１３１ａ〜１３５ａは、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５ａ，１３６ａ，１３７ａ，１３８ａ，１３９ａは、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５ａ〜１３９ａは、キャパシタ配置領域１０５ａの第２接続電極４ａ側の端縁から第１接続電極３ａ側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１ａ〜１３４ａは、それよりも短く形成されている。

パッド領域１１３Ｂａは、第２接続電極４ａとほぼ相似形に形成されており、ほぼ四角形の平面形状を有している。図３６に示すように、パッド領域１１３Ｂａにおける上部電極膜１１３ａは、第２接続電極４ａに接している。

ヒューズ領域１１３Ｃａは、基板２ａ上において、パッド領域１１３Ｂａの一つの長辺（基板２ａの周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃａは、パッド領域１１３Ｂａの前記一つの長辺に沿って配列された複数のヒューズユニット１０７ａを含む。

ヒューズユニット１０７ａは、上部電極膜１１３ａのパッド領域１１３Ｂａと同じ材料で一体的に形成されている。複数の電極膜部分１３１ａ〜１３９ａは、１つまたは複数個のヒューズユニット１０７ａと一体的に形成されていて、それらのヒューズユニット１０７ａを介してパッド領域１１３Ｂａに接続され、このパッド領域１１３Ｂａを介して第２接続電極４ａに電気的に接続されている。図３５に示すように、面積の比較的小さな電極膜部分１３１ａ〜１３６ａは、一つのヒューズユニット１０７ａによってパッド領域１１３Ｂａに接続されており、面積の比較的大きな電極膜部分１３７ａ〜１３９ａは複数個のヒューズユニット１０７ａを介してパッド領域１１３Ｂａに接続されている。全てのヒューズユニット１０７ａが用いられる必要はなく、この実施形態では、一部のヒューズユニット１０７ａは未使用である。

ヒューズユニット１０７ａは、パッド領域１１３Ｂａとの接続のための第１幅広部１０７Ａａと、電極膜部分１３１ａ〜１３９ａとの接続のための第２幅広部１０７Ｂａと、第１および第２幅広部１０７Ａａ，１０７Ｂａの間を接続する幅狭部１０７Ｃａとを含む。幅狭部１０７Ｃａは、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分１３１ａ〜１３９ａのうち不要な電極膜部分を、ヒューズユニット１０７ａの切断によって第１および第２接続電極３ａ，４ａから電気的に切り離すことができる。

図３５および図３７では図示を省略したが、図３６に表れている通り、上部電極膜１１３ａの表面を含むチップコンデンサ１０１ａの表面は、前述したパッシベーション膜２３ａによって覆われている。パッシベーション膜２３ａは、たとえば窒化膜からなっていて、チップコンデンサ１０１ａの上面のみならず、基板２ａの側面２Ｃａ〜２Ｆａまで延びて、側面２Ｃａ〜２Ｆａの全域をも覆うように形成されている。側面２Ｃａ〜２Ｆａにおいては、基板２ａと第１接続電極３ａおよび第２接続電極４ａとの間に介在されている。さらに、パッシベーション膜２３ａの上には、前述した樹脂膜２４ａが形成されている。樹脂膜２４ａは、素子形成面２Ａａを覆っている。

パッシベーション膜２３ａおよび樹脂膜２４ａは、チップコンデンサ１０１ａの表面を保護する保護膜である。これらには、第１接続電極３ａおよび第２接続電極４ａに対応する領域に、前述した切欠部２５ａがそれぞれ形成されている。切欠部２５ａは、パッシベーション膜２３ａおよび樹脂膜２４ａを貫通している。さらに、この実施形態では、第１接続電極３ａに対応した切欠部２５ａは、容量膜１１２ａをも貫通している。

切欠部２５ａには、第１接続電極３ａおよび第２接続電極４ａがそれぞれ埋め込まれている。これにより、第１接続電極３ａは下部電極膜１１１ａのパッド領域１１１Ｂａに接合しており、第２接続電極４ａは上部電極膜１１３ａのパッド領域１１３Ｂａに接合している。第１および第２接続電極３ａ，４ａは、樹脂膜２４ａの表面から突出すると共に、樹脂膜２４ａの表面に沿って基板２ａの内方（素子５ａ側）へ引き出された引き出し部２７ａを有している。これにより、実装基板に対してチップコンデンサ１０１ａをフリップチップ接合できる。

図３８は、各コンデンサ１０６ａの内部の電気的構成を示す回路図である。第１接続電極３ａと第２接続電極４ａとの間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極４ａとの間には、一つまたは複数のヒューズユニット１０７ａでそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、各コンデンサ１０６ａの容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけコンデンサ１０６ａの容量値が減少する。

そこで、パッド領域１１１Ｂａ，１１３Ｂａの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。

Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でコンデンサ１０６ａの容量を微調整できる。また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のコンデンサ１０６ａを提供できる。

以上のように、この実施形態によれば、第１接続電極３ａおよび第２接続電極４ａの間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるコンデンサ１０６ａを共通の設計で実現できる。

チップコンデンサ１０１ａの各部の詳細について以下に説明を加える。

図３６を参照して、基板２ａは、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。

絶縁膜２０ａは、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å〜２０００Å程度であってもよい。

下部電極膜１１１ａは、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜１１１ａは、スパッタ法によって形成できる。上部電極膜１１３ａも同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜１１３ａは、スパッタ法によって形成できる。上部電極膜１１３ａのキャパシタ電極領域１１３Ａａを電極膜部分１３１ａ〜１３９ａに分割し、さらに、ヒューズ領域１１３Ｃａを複数のヒューズユニット１０７ａに整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜１１２ａは、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。容量膜１１２ａは、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。

パッシベーション膜２３ａは、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜２４ａは、前述の通り、ポリイミド膜その他の樹脂膜で構成できる。

第１および第２接続電極３ａ，４ａは、たとえば、下部電極膜１１１ａまたは上部電極膜１１３ａに接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成できる。ニッケル層は下部電極膜１１１ａまたは上部電極膜１１３ａに対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極３ａ，４ａの最上層の金との相互拡散を抑制する拡散防止層として機能する。

このようなチップコンデンサ１０１ａの製造工程は、素子５ａを形成した後のチップ抵抗器１ａの製造工程と同じである。

チップコンデンサ１０１ａにおいて素子５ａ（キャパシタ素子）を形成する場合には、まず、前述した基板３０ａ（基板２ａ）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁膜２０ａが形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜１１１ａが絶縁膜２０ａの表面全域に形成される。下部電極膜１１１ａの膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜１１１ａの最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図３５等に示したパターンの下部電極膜１１１ａが得られる。下部電極膜１１１ａのエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜１１２ａが、下部電極膜１１１ａ上に形成される。下部電極膜１１１ａが形成されていない領域では、絶縁膜２０ａの表面に容量膜１１２ａが形成されることになる。次に、その容量膜１１２ａの上に、上部電極膜１１３ａが形成される。上部電極膜１１３ａは、たとえばアルミニウム膜からなり、スパッタ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。次に、上部電極膜１１３ａの表面に上部電極膜１１３ａの最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜１１３ａが、最終形状（図３５等参照）にパターニングされる。それによって、上部電極膜１１３ａは、キャパシタ電極領域１１３Ａａに複数の電極膜部分１３１ａ〜１３９ａに分割された部分を有し、ヒューズ領域１１３Ｃａに複数のヒューズユニット１０７ａを有し、それらのヒューズユニット１０７ａに接続されたパッド領域１１３Ｂａを有するパターンに整形される。上部電極膜１１３ａのパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、チップコンデンサ１０１ａにおける素子５ａ（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７ａ）が形成される。

この状態から、ヒューズユニット１０７ａを溶断するためのレーザトリミングが行われる（図３０Ｂ参照）。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７ａにレーザ光を当てて、そのヒューズユニット１０７ａの幅狭部１０７Ｃａ（図３５参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域１１３Ｂａから切り離される。ヒューズユニット１０７ａにレーザ光を当てるとき、カバー膜である絶縁膜４５ａの働きによって、ヒューズユニット１０７ａの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット１０７ａが溶断する。これにより、チップコンデンサ１０１ａの容量値を確実に目的の容量値とすることができる。

その後、図３０Ｃ〜図３０Ｉの工程に倣って、チップ抵抗器１ａの場合と同じ工程を実行すればよい。

以上、第１参考例のチップ部品（チップ抵抗器１ａやチップコンデンサ１０１ａ）について説明してきたが、第１参考例はさらに他の形態で実施することもできる。

たとえば、前述の実施形態では、抵抗器６ａやコンデンサ１０６ａが一対設けられたペアチップの例を示したが、たとえば、第１参考例のチップ抵抗器は、抵抗器６ａやコンデンサ１０６ａが３つ並べて配置された３連チップ、これらが４つ並べて配置された４連チップ、およびそれ以上のＮ連（Ｎは５以上の整数）チップであってもよい。

また、前述の実施形態では、チップ抵抗器１ａの場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサ１０１ａの場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、チップ抵抗器１ａやチップコンデンサ１０１ａでは、基板２ａの表面に絶縁膜２０ａが形成されているが、基板２ａが絶縁性の基板であれば、絶縁膜２０ａを省くこともできる。

また、チップコンデンサ１０１ａでは、上部電極膜１１３ａだけが複数の電極膜部分に分割されている構成を示したが、下部電極膜１１１ａだけが複数の電極膜部分に分割されていたり、上部電極膜１１３ａおよび下部電極膜１１１ａが両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ１０１ａでは、上部電極膜１１３ａおよび下部電極膜１１１ａを有する１層のキャパシタ構造が形成されているが、上部電極膜１１３ａ上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

チップコンデンサ１０１ａでは、また、基板２ａとして導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜１１２ａを形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。

また、第１参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板２ａ上に形成された素子５ａは、複数のインダクタ要素（素子要素）を含んだインダクタ素子を含み、第１接続電極３ａおよび第２接続電極４ａの間に接続されている。素子５ａは、前述した多層基板の多層配線中に設けられ、配線膜２２ａによって形成されている。また、チップインダクタでは、基板２ａ上に、前述した複数のヒューズＦが設けられていて、各インダクタ要素が、第１接続電極３ａおよび第２接続電極４ａに対して、ヒューズＦを介して切り離し可能に接続されている。

この場合、チップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現できる。

また、第１参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板２ａ上に形成された素子５ａは、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。ダイオード素子は基板２ａに形成されている。このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現できる。

チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器１ａおよびチップコンデンサ１０１ａの場合と同じ作用効果を奏することができる。

また、前述した第１接続電極３ａおよび第２接続電極４ａにおいて、Ｎｉ層３３ａとＡｕ層３５ａとの間に介装されていたＰｄ層３４ａを省略することもできる。Ｎｉ層３３ａとＡｕ層３５ａとの接着性が良好なので、Ａｕ層３５ａに前述したピンホールができないのであれば、Ｐｄ層３４ａを省略しても構わない。

図３９は、第１参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン２０１ａは、扁平な直方体形状の筐体２０２ａの内部に電子部品を収納して構成されている。筐体２０２ａは表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体２０２ａの一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル２０３ａの表示面が露出している。表示パネル２０３ａの表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネル２０３ａは、筐体２０２ａの一つの主面の大部分を占める長方形形状に形成されている。表示パネル２０３ａの一つの短辺に沿うように、操作ボタン２０４ａが配置されている。この実施形態では、複数（３つ）の操作ボタン２０４ａが表示パネル２０３ａの短辺に沿って配列されている。使用者は、操作ボタン２０４ａおよびタッチパネルを操作することによって、スマートフォン２０１ａに対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネル２０３ａの別の一つの短辺の近傍には、スピーカ２０５ａが配置されている。スピーカ２０５ａは、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン２０４ａの近くには、筐体２０２ａの一つの側面にマイクロフォン２０６ａが配置されている。マイクロフォン２０６ａは、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図４０は、筐体２０２ａの内部に収容された回路アセンブリ１００ａの構成を示す図解的な平面図である。回路アセンブリ１００ａは、前述した実装基板９ａと、実装基板９ａの実装面９Ａａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２ａ−２２０ａと、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ２１２ａ、ワンセグＴＶ受信ＩＣ２１３ａ、ＧＰＳ受信ＩＣ２１４ａ、ＦＭチューナＩＣ２１５ａ、電源ＩＣ２１６ａ、フラッシュメモリ２１７ａ、マイクロコンピュータ２１８ａ、電源ＩＣ２１９ａおよびベースバンドＩＣ２２０ａを含む。複数のチップ部品（本願発明のチップ部品に相当する）は、チップインダクタ２２１ａ，２２５ａ，２３５ａ、チップ抵抗器２２２ａ，２２４ａ，２３３ａ、チップキャパシタ２２７ａ，２３０ａ，２３４ａ、およびチップダイオード２２８ａ，２３１ａを含む。

伝送処理ＩＣ２１２ａは、表示パネル２０３ａに対する表示制御信号を生成し、かつ表示パネル２０３ａの表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル２０３ａとの接続のために、伝送処理ＩＣ２１２ａには、フレキシブル配線２０９ａが接続されている。

ワンセグＴＶ受信ＩＣ２１３ａは、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ２１３ａの近傍には、複数のチップインダクタ２２１ａと、複数のチップ抵抗器２２２ａとが配置されている。ワンセグＴＶ受信ＩＣ２１３ａ、チップインダクタ２２１ａおよびチップ抵抗器２２２ａは、ワンセグ放送受信回路２２３ａを構成している。チップインダクタ２２１ａおよびチップ抵抗器２２２ａは、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路２２３ａに高精度な回路定数を与える。

ＧＰＳ受信ＩＣ２１４ａは、ＧＰＳ衛星からの電波を受信してスマートフォン２０１ａの位置情報を出力する電子回路を内蔵している。

ＦＭチューナＩＣ２１５ａは、その近傍において実装基板９ａに実装された複数のチップ抵抗器２２４ａおよび複数のチップインダクタ２２５ａと共に、ＦＭ放送受信回路２２６ａを構成している。チップ抵抗器２２４ａおよびチップインダクタ２２５ａは、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路２２６ａに高精度な回路定数を与える。

電源ＩＣ２１６ａの近傍には、複数のチップキャパシタ２２７ａおよび複数のチップダイオード２２８ａが実装基板９ａの実装面に実装されている。電源ＩＣ２１６ａは、チップキャパシタ２２７ａおよびチップダイオード２２８ａと共に、電源回路２２９ａを構成している。

フラッシュメモリ２１７ａは、オペレーティングシステムプログラム、スマートフォン２０１ａの内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータ２１８ａは、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン２０１ａの複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ２１８ａの働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。

電源ＩＣ２１９ａの近くには、複数のチップキャパシタ２３０ａおよび複数のチップダイオード２３１ａが実装基板９ａの実装面に実装されている。電源ＩＣ２１９ａは、チップキャパシタ２３０ａおよびチップダイオード２３１ａと共に、電源回路２３２ａを構成している。

ベースバンドＩＣ２２０ａの近くには、複数のチップ抵抗器２３３ａ、複数のチップキャパシタ２３４ａ、および複数のチップインダクタ２３５ａが、実装基板９ａの実装面９Ａａに実装されている。ベースバンドＩＣ２２０ａは、チップ抵抗器２３３ａ、チップキャパシタ２３４ａおよびチップインダクタ２３５ａと共に、ベースバンド通信回路２３６ａを構成している。ベースバンド通信回路２３６ａは、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路２２９ａ，２３２ａによって適切に調整された電力が、伝送処理ＩＣ２１２ａ、ＧＰＳ受信ＩＣ２１４ａ、ワンセグ放送受信回路２２３ａ、ＦＭ放送受信回路２２６ａ、ベースバンド通信回路２３６ａ、フラッシュメモリ２１７ａおよびマイクロコンピュータ２１８ａに供給される。マイクロコンピュータ２１８ａは、伝送処理ＩＣ２１２ａを介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ２１２ａから表示パネル２０３ａに表示制御信号を出力して表示パネル２０３ａに各種の表示を行わせる。

タッチパネルまたは操作ボタン２０４ａの操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路２２３ａの働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル２０３ａに出力し、受信された音声をスピーカ２０５ａから音響化させるための演算処理が、マイクロコンピュータ２１８ａによって実行される。

また、スマートフォン２０１ａの位置情報が必要とされるときには、マイクロコンピュータ２１８ａは、ＧＰＳ受信ＩＣ２１４ａが出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタン２０４ａの操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ２１８ａは、ＦＭ放送受信回路２２６ａを起動し、受信された音声をスピーカ２０５ａから出力させるための演算処理を実行する。

フラッシュメモリ２１７ａは、通信によって取得したデータの記憶や、マイクロコンピュータ２１８ａの演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ２１８ａは、必要に応じて、フラッシュメモリ２１７ａに対してデータを書き込み、またフラッシュメモリ２１７ａからデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路２３６ａによって実現される。マイクロコンピュータ２１８ａは、ベースバンド通信回路２３６ａを制御して、音声またはデータを送受信するための処理を行う。

なお、この第１参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
共通の基板上に互いに間隔を空けて配置され、それぞれの平面寸法が０．６ｍｍ×０．３ｍｍである０６０３サイズ未満である複数のチップ素子と、
各前記チップ素子において、前記基板の表面に形成された一対の電極とを含む、多連チップ部品。

この構成によれば、複数のチップ素子が共通の基板上に配置された多連チップでありながら、さらに、各チップ素子の平面寸法が０６０３サイズ未満である。これにより、従来に比べて、実装基板に対する接合面積（実装面積）を縮小できる。

また、多連チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品（単品チップ）をＮ回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの面積を大きくできるので、チップマウンタによる吸着動作を安定させることができる。
（項２）
前記基板において、互いに隣り合う前記チップ素子の境界領域と、各前記チップ素子用の領域との間は、段差のないフラットな表面で連続している、項１に記載の多連チップ部品。

この構成によれば、基板のチップ素子の境界領域において、各チップ素子用の領域と同じ厚さを確保できるので、当該境界領域での強度の低下を防止できる。
（項３）
前記電極と前記基板との間に介在された絶縁膜をさらに含み、
前記絶縁膜は、前記基板の表面において、互いに隣り合う前記チップ素子の境界領域を覆うように形成されている、項１または２に記載の多連チップ部品。
（項４）
前記一対の電極は、互いに対向する前記基板の一方の側面側およびその反対の側面側にそれぞれ配置されており、
各前記電極は、前記基板の縁部を覆うように、前記基板の表面および側面に跨って形成された周縁部を有している、項１〜３のいずれか一項に記載の多連チップ部品。

この構成によれば、基板の表面に加えて側面にも電極が形成されているので、多連チップ部品を実装基板に半田付けする際の接着面積を拡大できる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定させることができる。
（項５）
前記多連チップ部品は、一対の前記チップ素子を共通の前記基板上に備えるペアチップ部品であり、
前記電極の前記周縁部は、前記基板の四隅の角部を覆うように形成されている、項４に記載の多連チップ部品。

この構成によれば、実装基板へ実装後のペアチップ部品を四点支持できるため、実装形状を一層安定させることができる。
（項６）
前記基板の表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、項４または５に記載の多連チップ部品。

この構成によれば、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。
（項７）
前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する部分が選択的に露出しており、当該露出部分を除く部分が樹脂膜で選択的に覆われている、項６に記載の多連チップ部品。

この構成によれば、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。
（項８）
前記電極は、前記樹脂膜の表面から突出するように形成されている、項７に記載の多連チップ部品。
（項９）
前記電極は、前記樹脂膜の表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、項８に記載の多連チップ部品。
（項１０）
前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、項１〜９のいずれか一項に記載の多連チップ部品。

この構成によれば、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（項１１）
前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、項１０に記載の多連チップ部品。

この構成によれば、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（項１２）
前記複数のチップ素子は、平面寸法が０．４ｍｍ×０．２ｍｍである０４０２サイズであるチップ素子を含む、項１〜１１のいずれか一項に記載の多連チップ部品。
（項１３）
前記複数のチップ素子は、平面寸法が０．３ｍｍ×０．１５ｍｍである０３０１５サイズであるチップ素子を含む、項１〜１２のいずれか一項に記載の多連チップ部品。

この構成によれば、多連チップ部品のサイズを一層小さくできるので、実装基板に対する接合面積（実装面積）をさらに縮小できる。
（項１４）
前記複数のチップ素子は、前記一対の電極間に接続された抵抗体を有する抵抗器を含む、項１〜１３のいずれか一項に記載の多連チップ部品。
（項１５）
前記抵抗器は、
複数の前記抵抗体と、
前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズと含む、項１４に記載の多連チップ部品。

この構成によれば、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値の抵抗器を共通の設計で実現できる。
（項１６）
前記複数のチップ素子は、前記一対の電極間に接続されたキャパシタを有するコンデンサを含む、項１〜１５のいずれか一項に記載の多連チップ部品。
（項１７）
前記コンデンサは、
前記キャパシタを構成する複数のキャパシタ要素と、
前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとを含む、項１６に記載の多連チップ部品。

この構成によれば、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応できる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のコンデンサを共通の設計で実現できる。
（項１８）
項１〜１７のいずれか一項に記載の多連チップ部品と、
前記基板の表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。

この構成によれば、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる多連チップ部品を備える回路アセンブリを提供できる。
（項１９）
項１８に記載の回路アセンブリと、
前記回路アセンブリを収容した筐体とを含む、電子機器。

この構成によれば、実装基板に対する接合面積（実装面積）を縮小でき、マウント作業の効率化を図ることができる多連チップ部品を備える電子部品を提供できる。
＜第２参考例＞
第２参考例の目的は、基板（下地基板）に優れた絶縁性を付与できると共に、高周波特性の低下を抑制することができるチップ部品を提供することである。

第２参考例の他の目的は、第２参考例のチップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。

以下では、第２参考例の実施形態を、添付図面を参照して詳細に説明する。

図４１Ａは、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。

このチップ抵抗器１ｂは、微小なチップ部品であり、図４１Ａに示すように、直方体形状をなしている。チップ抵抗器１ｂの平面形状は、直交する二辺（長辺８１ｂ、短辺８２ｂ）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器１ｂの寸法に関し、長さＬ（長辺８１ｂの長さ）が約０．３ｍｍであり、幅Ｗ（短辺８２ｂの長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。

このチップ抵抗器１ｂは、基板上に多数個のチップ抵抗器１ｂを格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器１ｂに分離することによって得られる。

チップ抵抗器１ｂは、チップ抵抗器１ｂの本体を構成する基板２ｂと、外部接続電極となる第１接続電極３ｂおよび第２接続電極４ｂと、第１接続電極３ｂおよび第２接続電極４ｂによって外部接続される素子５ｂとを主に備えている。

基板２ｂは、その導電型を決めるためのドーパントを含有していないシリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。つまり、基板２ｂをｎ型やｐ型にするときにドーピングされるｎ型不純物（たとえば、リン、ヒ素、アンチモン等）や、ｐ型不純物（たとえば、ボロン等）を含有していない。これにより、基板２ｂは、抵抗値が１００Ω・ｃｍ以上、好ましくは、１０００Ω・ｃｍ以上の高抵抗基板となっている。このような基板２ｂは、下地基板（ウエハ）にｎ型不純物やｐ型不純物をドーピングしないことによって作製することができる。

基板２ｂにこのような構成を採用することによって、基板２ｂに優れた絶縁性を付与することができる。基板２ｂが良好な絶縁性を示すので、後述する絶縁膜２０ｂを挟んで対向する基板２ｂと第１接続電極３ｂおよび第２接続電極４ｂとの間に形成される寄生容量をゼロにできるか、もしくは、ドーパントを含有する基板を用いる場合に比べて低減することができる。その結果、この寄生容量によるデバイス特性への影響を低減できるので、チップ抵抗器１ｂの高周波特性等を改善することができる。

基板２ｂは、略直方体のチップ形状である。基板２ｂにおいて図４１Ａにおける上面をなす一つの表面は、素子形成面２Ａｂである。素子形成面２Ａｂは、基板２ｂにおいて素子５ｂが形成される表面であり、略長方形状である。基板２ｂの厚さ方向において素子形成面２Ａｂとは反対側の面は、裏面２Ｂｂである。素子形成面２Ａｂと裏面２Ｂｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面２Ａｂにおける一対の長辺８１ｂおよび短辺８２ｂによって区画された矩形状の縁を、周縁部８５ｂということにし、裏面２Ｂｂにおける一対の長辺８１ｂおよび短辺８２ｂによって区画された矩形状の縁を、周縁部９０ｂということにする。素子形成面２Ａｂ（裏面２Ｂｂ）に直交する法線方向から見ると、周縁部８５ｂと周縁部９０ｂとは、重なっている（後述する図４１Ｃ参照）。

基板２ｂは、素子形成面２Ａｂおよび裏面２Ｂｂ以外の表面として、複数の側面（側面２Ｃｂ、側面２Ｄｂ、側面２Ｅｂおよび側面２Ｆｂ）を有している。当該複数の側面は、素子形成面２Ａｂおよび裏面２Ｂｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａｂおよび裏面２Ｂｂの間を繋いでいる。

側面２Ｃｂは、素子形成面２Ａｂおよび裏面２Ｂｂにおける長手方向一方側（図４１Ａにおける左手前側）の短辺８２ｂ間に架設されていて、側面２Ｄｂは、素子形成面２Ａｂおよび裏面２Ｂｂにおける長手方向他方側（図４１Ａにおける右奥側）の短辺８２ｂ間に架設されている。側面２Ｃｂおよび側面２Ｄｂは、当該長手方向における基板２ｂの両端面である。側面２Ｅｂは、素子形成面２Ａｂおよび裏面２Ｂｂにおける短手方向一方側（図４１Ａにおける左奥側）の長辺８１ｂ間に架設されていて、側面２Ｆｂは、素子形成面２Ａｂおよび裏面２Ｂｂにおける短手方向他方側（図４１Ａにおける右手前側）の長辺８１ｂ間に架設されている。側面２Ｅｂおよび側面２Ｆｂは、当該短手方向における基板２ｂの両端面である。側面２Ｃｂおよび側面２Ｄｂのそれぞれは、側面２Ｅｂおよび側面２Ｆｂのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａｂ〜側面２Ｆｂにおいて隣り合うもの同士が直角を成している。

基板２ｂでは、素子形成面２Ａｂおよび側面２Ｃｂ〜２Ｆｂのそれぞれの全域がパッシベーション膜２３ｂで覆われている。そのため、厳密には、図４１Ａでは、素子形成面２Ａｂおよび側面２Ｃｂ〜２Ｆｂのそれぞれの全域は、パッシベーション膜２３ｂの内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器１ｂは、樹脂膜２４ｂを有している。樹脂膜２４ｂは、素子形成面２Ａｂ上のパッシベーション膜２３ｂの全域（周縁部８５ｂおよびその内側領域）を覆っている。パッシベーション膜２３ｂおよび樹脂膜２４ｂについては、以降で詳説する。

第１接続電極３ｂおよび第２接続電極４ｂは、基板２ｂの素子形成面２Ａｂ上において周縁部８５ｂを覆うように、素子形成面２Ａｂおよび側面２Ｃｂ〜２Ｆｂに跨るように一体的に形成されている。第１接続電極３ｂおよび第２接続電極４ｂのそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２Ａｂ上に積層することによって構成されている。第１接続電極３ｂおよび第２接続電極４ｂは、素子形成面２Ａｂの長手方向に互いに間隔を開けて配置されている。当該配置位置において、第１接続電極３ｂは、チップ抵抗器１ｂの一方の短辺８２ｂ（側面２Ｃｂ寄りの短辺８２ｂ）およびその両側の一対の長辺８１ｂに沿う三方の側面２Ｃｂ，２Ｅｂ，２Ｆｂを一体的に覆うように形成されている。一方、第２接続電極４ｂは、チップ抵抗器１ｂの他方の短辺８２ｂ（側面２Ｄｂ寄りの短辺８２ｂ）およびその両側の一対の長辺８１ｂに沿う三方の側面２Ｄｂ，２Ｅｂ，２Ｆｂを一体的に覆うように形成されている。これにより、基板２ｂの長手方向両端部において側面同士が交わる各コーナー部１１ｂはそれぞれ、第１接続電極３ｂもしくは第２接続電極４ｂによって覆われている。

第１接続電極３ｂおよび第２接続電極４ｂは、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第１接続電極３ｂは、平面視における４辺をなす１対の長辺３Ａｂおよび短辺３Ｂｂを有している。長辺３Ａｂと短辺３Ｂｂとは平面視において直交している。第２接続電極４ｂは、平面視における４辺をなす１対の長辺４Ａｂおよび短辺４Ｂｂを有している。長辺４Ａｂと短辺４Ｂｂとは平面視において直交している。長辺３Ａｂおよび長辺４Ａｂは、基板２ｂの短辺８２ｂと平行に延びていて、短辺３Ｂｂおよび短辺４Ｂｂは、基板２ｂの長辺８１ｂと平行に延びている。また、チップ抵抗器１ｂは、裏面２Ｂｂに電極を有していない。

素子５ｂは、回路素子であって、基板２ｂの素子形成面２Ａｂにおける第１接続電極３ｂと第２接続電極４ｂとの間の領域に形成されていて、パッシベーション膜２３ｂおよび樹脂膜２４ｂによって上から被覆されている。この実施形態の素子５ｂは、抵抗５６ｂである。抵抗５６ｂは、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａｂ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子５ｂは、後述する配線膜２２ｂに電気的に接続されていて、配線膜２２ｂを介して第１接続電極３ｂと第２接続電極４ｂとに電気的に接続されている。つまり、素子５ｂは、基板２ｂ上に形成され、第１接続電極３ｂおよび第２接続電極４ｂの間に接続されている。

図４１Ｂは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。なお、図４１Ｂでは、要部のみ、断面で示している。

図４１Ｂに示すように、チップ抵抗器１ｂは、実装基板９ｂに実装される。この状態におけるチップ抵抗器１ｂおよび実装基板９ｂは、回路アセンブリ１００ｂを構成している。図４１Ｂにおける実装基板９ｂの上面は、実装面９Ａｂである。実装面９Ａｂには、実装基板９ｂの内部回路（図示せず）に接続された一対（２つ）のランド８８ｂが形成されている。各ランド８８ｂは、たとえば、Ｃｕからなる。各ランド８８ｂの表面には、半田１３ｂが当該表面から突出するように設けられている。

チップ抵抗器１ｂを実装基板９ｂに実装する場合、自動実装機（図示せず）の吸着ノズル９１ｂをチップ抵抗器１ｂの裏面２Ｂｂに吸着してから吸着ノズル９１ｂを動かすことによって、チップ抵抗器１ｂを搬送する。このとき、吸着ノズル９１ｂは、裏面２Ｂｂの長手方向における略中央部分に吸着する。前述したように、第１接続電極３ｂおよび第２接続電極４ｂは、チップ抵抗器１ｂの片面（素子形成面２Ａｂ）および側面２Ｃｂ〜２Ｆｂにおける素子形成面２Ａｂ側の端部だけに設けられていることから、チップ抵抗器１ｂにおいて裏面２Ｂｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル９１ｂをチップ抵抗器１ｂに吸着して移動させる場合に、平坦な裏面２Ｂｂに吸着ノズル９１ｂを吸着させることができる。換言すれば、平坦な裏面２Ｂｂであれば、吸着ノズル９１ｂが吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル９１ｂをチップ抵抗器１ｂに確実に吸着させ、チップ抵抗器１ｂを途中で吸着ノズル９１ｂから脱落させることなく確実に搬送できる。

そして、チップ抵抗器１ｂを吸着した吸着ノズル９１ｂを実装基板９ｂまで移動させる。このとき、チップ抵抗器１ｂの素子形成面２Ａｂと実装基板９ｂの実装面９Ａｂとが互いに対向する。この状態で、吸着ノズル９１ｂを移動させて実装基板９ｂに押し付け、チップ抵抗器１ｂにおいて、第１接続電極３ｂを一方のランド８８ｂの半田１３ｂに接触させ、第２接続電極４ｂを他方のランド８８ｂの半田１３ｂに接触させる。次に、半田１３ｂを加熱すると、半田１３ｂが溶融する。その後、半田１３ｂが冷却されて固まると、第１接続電極３ｂと当該一方のランド８８ｂとが半田１３ｂを介して接合し、第２接続電極４ｂと当該他方のランド８８ｂとが半田１３ｂを介して接合する。つまり、２つのランド８８ｂのそれぞれが、第１接続電極３ｂおよび第２接続電極４ｂにおいて対応する電極に半田接合される。これにより、実装基板９ｂへのチップ抵抗器１ｂの実装（フリップチップ接続）が完了して、回路アセンブリ１００ｂが完成する。なお、外部接続電極として機能する第１接続電極３ｂおよび第２接続電極４ｂは、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または、後述するように表面に金メッキを施すことが望ましい。

完成状態の回路アセンブリ１００ｂでは、チップ抵抗器１ｂの素子形成面２Ａｂと実装基板９ｂの実装面９Ａｂとが、隙間を隔てて対向しつつ、平行に延びている（図４１Ｃも参照）。当該隙間の寸法は、第１接続電極３ｂまたは第２接続電極４ｂにおいて素子形成面２Ａｂから突き出た部分の厚みと半田１３ｂの厚さとの合計に相当する。

図４１Ｃは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。次に、図４１Ｂおよび図４１Ｃを参照して、チップ抵抗器１ｂの実装形状を説明する。

まず、図４１Ｂに示すように、断面視においては、たとえば、第１接続電極３ｂおよび第２接続電極４ｂは、素子形成面２Ａｂ上の表面部分と側面２Ｃｂ，２Ｄｂ上の側面部分とが一体的になってＬ字状に形成されている。そのため、図４１Ｃに示すように、実装面９Ａｂ（素子形成面２Ａｂ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００ｂ（厳密には、チップ抵抗器１ｂと実装基板９ｂとの接合部分）を見てみると、第１接続電極３ｂと一方のランド８８ｂとを接合する半田１３ｂは、第１接続電極３ｂの表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４ｂと他方のランド８８ｂとを接合する半田１３ｂも、第２接続電極４ｂの表面部分だけでなく、側面部分にも吸着している。

このように、チップ抵抗器１ｂでは、第１接続電極３ｂが基板２ｂの三方の側面２Ｃｂ，２Ｅｂ，２Ｆｂを一体的に覆うように形成され、第２接続電極４ｂが基板２ｂの三方の側面２Ｄｂ，２Ｅｂ，２Ｆｂを一体的に覆うように形成されている。すなわち、基板２ｂの素子形成面２Ａｂに加えて側面２Ｃｂ〜２Ｆｂにも電極が形成されているので、チップ抵抗器１ｂを実装基板９ｂに半田付けする際の接着面積を拡大することができる。その結果、第１接続電極３ｂおよび第２接続電極４ｂに対する半田１３ｂの吸着量を増やすことができるので、接着強度を向上させることができる。

また、図４１Ｃに示すように、半田１３ｂが基板２ｂの素子形成面２Ａｂから側面２Ｃｂ〜２Ｆｂに回り込むように吸着する。したがって実装状態において、第１接続電極３ｂを三方の側面２Ｃｂ，２Ｅｂ，２Ｆｂで半田１３ｂによって保持し、第２接続電極４ｂを三方の側面２Ｄｂ，２Ｅｂ，２Ｆｂで半田１３ｂによって保持することによって、矩形状のチップ抵抗器１ｂの全ての側面２Ｃｂ〜２Ｆｂを半田１３ｂで固定することができる。これにより、チップ抵抗器１ｂの実装形状を安定化させることができる。

次に、チップ抵抗器１ｂにおける他の構成を主に説明する。

図４２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。

図４２を参照して、素子５ｂは、抵抗回路網となっている。具体的に、素子５ｂは、行方向（基板２ｂの長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２ｂの幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子５ｂの抵抗回路網を構成する複数の素子要素である。

これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２ｂの素子形成面２Ａｂには、抵抗回路を素子５ｂに対して電気的に組み込んだり、または、素子５ｂから電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｄは、第１接続電極３ｂの内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３ｂに対してそれぞれ切断可能（切り離し可能）に接続している。

図４３Ａは、図４２に示す素子の一部分を拡大して描いた平面図である。図４３Ｂは、素子における抵抗体の構成を説明するために描いた図４３ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図４３Ｃは、素子における抵抗体の構成を説明するために描いた図４３ＡのＣ−Ｃに沿う幅方向の縦断面図である。

図４３Ａ、図４３Ｂおよび図４３Ｃを参照して、抵抗体Ｒの構成について説明をする。

チップ抵抗器１ｂは、前述した配線膜２２ｂ、パッシベーション膜２３ｂおよび樹脂膜２４ｂの他に、絶縁膜２０ｂと抵抗体膜２１ｂとをさらに備えている（図４３Ｂおよび図４３Ｃ参照）。絶縁膜２０ｂ、抵抗体膜２１ｂ、配線膜２２ｂ、パッシベーション膜２３ｂおよび樹脂膜２４ｂは、基板２ｂ（素子形成面２Ａｂ）上に形成されている。

絶縁膜２０ｂは、ＳｉＯ_２（酸化シリコン）からなる。絶縁膜２０ｂは、基板２ｂの素子形成面２Ａｂの全域を覆っている。絶縁膜２０ｂの厚さは、約１００００Åである。

抵抗体膜２１ｂは、絶縁膜２０ｂ上に形成されている。抵抗体膜２１ｂは、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜２１ｂの厚さは、約２０００Åである。抵抗体膜２１ｂは、第１接続電極３ｂと第２接続電極４ｂとの間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａｂ」という）を構成していて、抵抗体膜ライン２１Ａｂは、ライン方向に所定の位置で切断されている場合がある（図４３Ａ参照）。

抵抗体膜ライン２１Ａｂ上には、配線膜２２ｂが積層されている。配線膜２２ｂは、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２ｂの厚さは、約８０００Åである。配線膜２２ｂは、抵抗体膜ライン２１Ａｂ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａｂに接している。

この構成の抵抗体膜ライン２１Ａｂおよび配線膜２２ｂの電気的特徴を回路記号で示すと、図４４の通りである。すなわち、図４４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａｂ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。

そして、配線膜２２ｂが積層された領域では、配線膜２２ｂが隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２ｂで抵抗体膜ライン２１Ａｂが短絡されている。よって、図４４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン２１Ａｂ同士は抵抗体膜２１ｂおよび配線膜２２ｂで接続されているから、図４３Ａに示す素子５ｂの抵抗回路網は、図４４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１ｂおよび配線膜２２ｂは、抵抗体Ｒや抵抗回路（つまり素子５ｂ）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａｂ（抵抗体膜２１ｂ）と、抵抗体膜ライン２１Ａｂ上にライン方向に一定間隔をあけて積層された複数の配線膜２２ｂとを含み、配線膜２２ｂが積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａｂが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａｂは、その形状および大きさが全て等しい。よって、基板２ｂ上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。

また、抵抗体膜ライン２１Ａｂ上に積層された配線膜２２ｂは、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図４２参照）。

図４５（ａ）は、図４２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４５（ｂ）は、図４５（ａ）のＢ−Ｂに沿う断面構造を示す図である。

図４５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜２１ｂ上に積層された配線膜２２ｂにより形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａｂ上に積層された配線膜２２ｂと同じレイヤーに、配線膜２２ｂと同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜２２ｂは、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。

つまり、抵抗体膜２１ｂ上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子５ｂを第１接続電極３ｂおよび第２接続電極４ｂに接続するための配線膜が、配線膜２２ｂとして、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２ｂと異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。

ここで、配線膜２２ｂにおいて、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図４２および図４５（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３ｂの内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜２２ｂの下方にも抵抗体膜２１ｂが形成されている（図４５（ｂ）参照）。そして、ヒューズＦは、配線膜２２ｂにおいて、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。

なお、ヒューズＦは、配線膜２２ｂの一部だけでなく、抵抗体Ｒ（抵抗体膜２１ｂ）の一部と抵抗体膜２１ｂ上の配線膜２２ｂの一部とのまとまり（ヒューズ素子）を指していてもよい。

また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。

図４６は、第２参考例の実施形態に係る素子の電気回路図である。

図４６を参照して、素子５ｂは、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３ｂからこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図４７および図４８においても同じである。

そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図４５（ａ）参照）を介して直列に接続されている。

図４６に示すように全てのヒューズＦが溶断されていない状態では、素子５ｂは、第１接続電極３ｂおよび第２接続電極４ｂ間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極３ｂおよび第２接続電極４ｂが接続されたチップ抵抗器１ｂが構成されている。

また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子５ｂに組み込まれてはいない。

この実施形態に係るチップ抵抗器１ｂでは、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子５ｂに組み込まれることになる。よって、素子５ｂの全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。

特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子５ｂ（抵抗５６ｂ）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器１ｂにおいて所望の値の抵抗を発生させることができる。

図４７は、第２参考例の他の実施形態に係る素子の電気回路図である。

図４６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して素子５ｂを構成する代わりに、図４７に示すように素子５ｂを構成してもかまわない。詳しくは、第１接続電極３ｂおよび第２接続電極４ｂの間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子５ｂを構成してもよい。

この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子５ｂに対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子５ｂから電気的に分離されるので、チップ抵抗器１ｂ全体の抵抗値を調整することができる。

図４８は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。

図４８に示す素子５ｂの特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子５ｂに電気的に組み込まれることになる。

一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器１ｂでは、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器１ｂを共通の設計で実現することができる。

以上のように、このチップ抵抗器１ｂでは、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。

図４９は、チップ抵抗器の模式的な断面図である。

次に、図４９を参照して、チップ抵抗器１ｂについてさらに詳しく説明する。なお、説明の便宜上、図４９では、前述した素子５ｂについては簡略化して示していると共に、基板２ｂ以外の各要素にはハッチングを付している。

ここでは、前述したパッシベーション膜２３ｂおよび樹脂膜２４ｂについて説明する。

パッシベーション膜２３ｂは、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜２３ｂは、素子形成面２Ａｂおよび側面２Ｃｂ〜２Ｆｂのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面２Ａｂ上のパッシベーション膜２３ｂは、抵抗体膜２１ｂおよび抵抗体膜２１ｂ上の各配線膜２２ｂ（つまり、素子５ｂ）を表面（図４９の上側）から被覆していて、素子５ｂにおける各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３ｂは、前述したトリミング対象領域Ｘにおける配線膜２２ｂも覆っている（図４５（ｂ）参照）。また、パッシベーション膜２３ｂは、素子５ｂ（配線膜２２ｂおよび抵抗体膜２１ｂ）に接しており、抵抗体膜２１ｂ以外の領域では絶縁膜２０ｂにも接している。これにより、素子形成面２Ａｂ上のパッシベーション膜２３ｂは、素子形成面２Ａｂ全域を覆って素子５ｂおよび絶縁膜２０ｂを保護する保護膜として機能している。また、素子形成面２Ａｂでは、パッシベーション膜２３ｂによって、抵抗体Ｒ間における配線膜２２ｂ以外での短絡（隣り合う抵抗体膜ライン２１Ａｂ間における短絡）が防止されている。

一方、側面２Ｃｂ〜２Ｆｂのそれぞれに設けられたパッシベーション膜２３ｂは、第１接続電極３ｂおよび第２接続電極４ｂの側面部分と基板２ｂの側面２Ｃｂ〜２Ｆｂとの間に介在されており、側面２Ｃｂ〜２Ｆｂのそれぞれを保護する保護層として機能している。これにより、第１接続電極３ｂおよび第２接続電極４ｂと基板２ｂとを短絡させたくない場合に、その要求に応えることができる。ただし、この実施形態では、高抵抗の基板２ｂを用いているので、パッシベーション膜２３ｂがなくても、第１接続電極３ｂおよび第２接続電極４ｂと基板２ｂとの短絡を良好に防止することができる。なお、パッシベーション膜２３ｂは極めて薄い膜なので、本実施形態では、側面２Ｃｂ〜２Ｆｂのそれぞれを覆うパッシベーション膜２３ｂを、基板２ｂの一部とみなすことにする。そのため、側面２Ｃｂ〜２Ｆｂのそれぞれを覆うパッシベーション膜２３ｂを、側面２Ｃｂ〜２Ｆｂそのものとみなすことにしている。

樹脂膜２４ｂは、パッシベーション膜２３ｂと共にチップ抵抗器１ｂの素子形成面２Ａｂを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４ｂの厚みは、約５μｍである。

樹脂膜２４ｂは、素子形成面２Ａｂ上のパッシベーション膜２３ｂの表面（パッシベーション膜２３ｂに被覆された抵抗体膜２１ｂおよび配線膜２２ｂも含む）の全域を被覆している。

樹脂膜２４ｂには、配線膜２２ｂにおける第１接続電極３ｂおよび第２接続電極４ｂの側面部分に対向する周縁部を露出させる切欠部２５ｂが１つずつ形成されている。各切欠部２５ｂは、樹脂膜２４ｂおよびパッシベーション膜２３ｂを、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５ｂは、樹脂膜２４ｂだけでなくパッシベーション膜２３ｂにも形成されている。これにより、各配線膜２２ｂは、素子５ｂに近い内側の周縁部のみが樹脂膜２４ｂによって選択的に覆われており、その他の、基板２ｂの周縁部８５ｂに沿う周縁部が切欠部２５ｂを介して選択的に露出している。配線膜２２ｂにおいて各切欠部２５ｂから露出された表面は、外部接続用のパッド領域２２Ａｂとなっている。また、切欠部２５ｂから露出する配線膜２２ｂは、素子形成面２Ａｂにおいて基板２ｂの周縁部８５ｂから内方へ所定の間隔（たとえば、３μｍ〜６μｍ）離れて配置されている。また、切欠部２５ｂの側面には、チップ抵抗器１ｂの一方の短辺８２ｂから他方の短辺８２ｂへ向かって、絶縁膜２６ｂが全体的に形成されている。

２つの切欠部２５ｂのうち、一方の切欠部２５ｂは、第１接続電極３ｂによって埋め尽くされ、他方の切欠部２５ｂは、第２接続電極４ｂによって埋め尽くされている。この第１接続電極３ｂおよび第２接続電極４ｂは、前述したように、素子形成面２Ａｂに加えて側面２Ｃｂ〜２Ｆｂも覆うように形成されている。また、第１接続電極３ｂおよび第２接続電極４ｂは、樹脂膜２４ｂから突出するように形成されていると共に、樹脂膜２４ｂの表面に沿って基板２ｂの内方（素子５ｂ側）へ引き出された引き出し部２７ｂを有している。

ここで、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれは、Ｎｉ層３３ｂ、Ｐｄ層３４ｂおよびＡｕ層３５ｂを素子形成面２Ａｂ側および側面２Ｃｂ〜２Ｆｂ側からこの順で有している。すなわち、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれは、素子形成面２Ａｂ上の領域だけでなく、側面２Ｃｂ〜２Ｆｂ上の領域においても、Ｎｉ層３３ｂ、Ｐｄ層３４ｂおよびＡｕ層３５ｂからなる積層構造を有している。そのため、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれにおいて、Ｎｉ層３３ｂとＡｕ層３５ｂとの間にＰｄ層３４ｂが介装されている。第１接続電極３ｂおよび第２接続電極４ｂのそれぞれにおいて、Ｎｉ層３３ｂは各接続電極の大部分を占めており、Ｐｄ層３４ｂおよびＡｕ層３５ｂは、Ｎｉ層３３ｂに比べて格段に薄く形成されている。Ｎｉ層３３ｂは、チップ抵抗器１ｂが実装基板９ｂに実装された際に（図４１Ｂおよび図４１Ｃ参照）、各切欠部２５ｂのパッド領域２２Ａｂにおける配線膜２２ｂのＡｌと、前述した半田１３ｂとを中継する役割を有している。

このように、第１接続電極３ｂおよび第２接続電極４ｂでは、Ｎｉ層３３ｂの表面がＡｕ層３５ｂによって覆われているので、Ｎｉ層３３ｂが酸化することを防止できる。また、第１接続電極３ｂおよび第２接続電極４ｂでは、Ａｕ層３５ｂを薄くすることによってＡｕ層３５ｂに貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３ｂとＡｕ層３５ｂとの間に介装されたＰｄ層３４ｂが当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３ｂが外部に露出されて酸化することを防止できる。

そして、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれでは、Ａｕ層３５ｂが、最表面に露出している。第１接続電極３ｂは、一方の切欠部２５ｂを介して、この切欠部２５ｂにおけるパッド領域２２Ａｂにおいて配線膜２２ｂに対して電気的に接続されている。第２接続電極４ｂは、他方の切欠部２５ｂを介して、この切欠部２５ｂにおけるパッド領域２２Ａｂにおいて配線膜２２ｂに対して電気的に接続されている。第１接続電極３ｂおよび第２接続電極４ｂのそれぞれでは、Ｎｉ層３３ｂがパッド領域２２Ａｂに対して接続されている。これにより、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれは、素子５ｂに対して電気的に接続されている。ここで、配線膜２２ｂは、抵抗体Ｒのまとまり（抵抗５６ｂ）、第１接続電極３ｂおよび第２接続電極４ｂのそれぞれに接続された配線を形成している。

このように、切欠部２５ｂが形成された樹脂膜２４ｂおよびパッシベーション膜２３ｂは、切欠部２５ｂから第１接続電極３ｂおよび第２接続電極４ｂを露出させた状態で素子形成面２Ａｂを覆っている。そのため、樹脂膜２４ｂの表面において切欠部２５ｂからはみ出した（突出した）第１接続電極３ｂおよび第２接続電極４ｂを介して、チップ抵抗器１ｂと実装基板９ｂとの間における電気的接続を達成することができる（図４１Ｂおよび図４１Ｃ参照）。

図５０Ａ〜図５０Ｉは、図４９に示すチップ抵抗器の製造方法を示す図解的な断面図である。

まず、図５０Ａに示すように、基板２ｂの元となる基板３０ｂを用意する。この場合、基板３０ｂの表面３０Ａｂは、基板２ｂの素子形成面２Ａｂであり、基板３０ｂの裏面３０Ｂｂは、基板２ｂの裏面２Ｂｂである。

そして、基板３０ｂの表面３０Ａｂを熱酸化して、表面３０ＡｂにＳｉＯ_２等からなる絶縁膜２０ｂを形成し、絶縁膜２０ｂ上に素子５ｂ（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２ｂ）を形成する。具体的には、スパッタリングにより、まず、絶縁膜２０ｂの上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１ｂを全面に形成し、さらに、抵抗体膜２１ｂに接するように抵抗体膜２１ｂの上にアルミニウム（Ａｌ）の配線膜２２ｂを積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜２１ｂおよび配線膜２２ｂを選択的に除去してパターニングし、図４３Ａに示すように、平面視で、抵抗体膜２１ｂが積層された一定幅の抵抗体膜ライン２１Ａｂが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ライン２１Ａｂおよび配線膜２２ｂが切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図４２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ライン２１Ａｂの上に積層された配線膜２２ｂを選択的に除去する。この結果、抵抗体膜ライン２１Ａｂ上に一定間隔Ｒをあけて配線膜２２ｂが積層された構成の素子５ｂが得られる。この際、抵抗体膜２１ｂおよび配線膜２２ｂが目標寸法で形成されたか否かを確かめるために、素子５ｂ全体の抵抗値を測定してもよい。

図５０Ａを参照して、素子５ｂは、１枚の基板３０ｂに形成するチップ抵抗器１ｂの数に応じて、基板３０ｂの表面３０Ａｂ上における多数の箇所に形成される。基板３０ｂにおいて素子５ｂ（前述した抵抗５６ｂ）が形成された１つの領域をチップ部品領域Ｙというと、基板３０ｂの表面３０Ａｂには、抵抗５６ｂをそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子５ｂ）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器１ｂ（図４９参照）を平面視したものと一致する。そして、基板３０ｂの表面３０Ａｂにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板３０ｂでは多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器１ｂの大量生産が可能になる。

次に、図５０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５ｂを、基板３０ｂの表面３０Ａｂの全域に亘って形成する。絶縁膜４５ｂは、絶縁膜２０ｂおよび絶縁膜２０ｂ上の素子５ｂ（抵抗体膜２１ｂや配線膜２２ｂ）を全て覆っていて、これらに接している。そのため、絶縁膜４５ｂは、前述したトリミング対象領域Ｘ（図４２参照）における配線膜２２ｂも覆っている。また、絶縁膜４５ｂは、基板３０ｂの表面３０Ａｂにおいて全域に亘って形成されることから、表面３０Ａｂにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５ｂは、表面３０Ａｂ（表面３０Ａｂ上の素子５ｂも含む）全域を保護する保護膜となる。

次に、図５０Ｂに示すようにマスク６５ｂを用いたエッチングによって、絶縁膜４５ｂを選択的に除去する。これにより、絶縁膜４５ｂの一部に開口２８ｂが形成され、その開口２８ｂにおいて各パッド領域２２Ａｂが露出する。１つの半製品５０ｂにつき、開口２８ｂは２つ形成される。

各半製品５０ｂにおいて、絶縁膜４５ｂに２つの開口２８ｂを形成した後に、抵抗測定装置（図示せず）のプローブ７０ｂを各開口２８ｂのパッド領域２２Ａｂに接触させて、素子５ｂの全体の抵抗値を検出する。そして、絶縁膜４５ｂ越しにレーザ光（図示せず）を任意のヒューズＦ（図４２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２ｂをレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０ｂ（換言すれば、チップ抵抗器１ｂ）全体の抵抗値を調整できる。このとき、絶縁膜４５ｂが素子５ｂを覆うカバー膜となっているので、溶断の際に生じた破片などが素子５ｂに付着して短絡が生じることを防止できる。また、絶縁膜４５ｂがヒューズＦ（抵抗体膜２１ｂ）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。その後、必要に応じて、ＣＶＤ法によって絶縁膜４５ｂ上にＳｉＮを形成し、絶縁膜４５ｂを厚くする。最終的な絶縁膜４５ｂ（図５０Ｃに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜４５ｂの一部は、各開口２８ｂに入り込んで開口２８ｂを塞いでいる。

次に、図５０Ｃに示すように、ポリイミドからなる感光性樹脂の液体を、基板３０ｂに対して、絶縁膜４５ｂの上からスプレー塗布して、感光性樹脂の樹脂膜４６ｂを形成する。表面３０Ａｂ上の樹脂膜４６ｂの表面は、表面３０Ａｂに沿って平坦になっている。次に、樹脂膜４６ｂに熱処理（キュア処理）を施す。これにより、樹脂膜４６ｂの厚みが熱収縮すると共に、樹脂膜４６ｂが硬化して膜質が安定する。

次に、図５０Ｄに示すように、樹脂膜４６ｂ、絶縁膜４５ｂおよび絶縁膜２０ｂをパターニングすることによって、これらの膜の切欠部２５ｂと一致する部分を選択的に除去する。これにより切欠部２５ｂが形成されると共に、境界領域Ｚにおいては表面３０Ａｂ（絶縁膜２０ｂ）が露出することになる。

次に、図５０Ｅに示すように、基板３０ｂの表面３０Ａｂの全域に亘ってレジストパターン４１ｂを形成する。レジストパターン４１ｂには、開口４２ｂが形成されている。

図５１は、図５０Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。

図５１を参照して、レジストパターン４１ｂの開口４２ｂは、多数のチップ抵抗器１ｂ（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器１ｂの輪郭の間の領域（図５１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２ｂの全体形状は、互いに直交する直線部分４２Ａｂおよび４２Ｂｂを複数有する格子状になっている。

レジストパターン４１ｂでは、開口４２ｂにおいて互いに直交する直線部分４２Ａｂおよび４２Ｂｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分４２Ａｂおよび４２Ｂｂの交差部分４３ｂは、平面視で略９０°をなすように尖っている。

図５０Ｅを参照して、レジストパターン４１ｂをマスクとするプラズマエッチングにより、基板３０ｂを選択的に除去する。これにより、隣り合う素子５ｂ（チップ部品領域Ｙ）の間の境界領域Ｚにおける配線膜２２ｂから間隔を空けた位置で基板３０ｂの材料が除去される。その結果、平面視においてレジストパターン４１ｂの開口４２ｂと一致する位置（境界領域Ｚ）には、基板３０ｂの表面３０Ａｂから基板３０ｂの厚さ途中まで到達する所定深さの溝４４ｂが形成される。溝４４ｂは、互いに対向する１対の側壁４４Ａｂと、当該１対の側壁４４Ａｂの下端（基板３０ｂの裏面３０Ｂｂ側の端）の間を結ぶ底壁４４Ｂｂとによって区画されている。基板３０ｂの表面３０Ａｂを基準とした溝４４ｂの深さは約１００μｍであり、溝４４ｂの幅（対向する側壁４４Ａｂの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。

基板３０ｂにおける溝４４ｂの全体形状は、平面視でレジストパターン４１ｂの開口４２ｂ（図５１参照）と一致する格子状になっている。そして、基板３０ｂの表面３０Ａｂでは、各素子５ｂが形成されたチップ部品領域Ｙのまわりを溝４４ｂにおける矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０ｂにおいて素子５ｂが形成された部分は、チップ抵抗器１ｂの半製品５０ｂである。基板３０ｂの表面３０Ａｂでは、溝４４ｂに取り囲まれたチップ部品領域Ｙに半製品５０ｂが１つずつ位置していて、これらの半製品５０ｂは、行列状に整列配置されている。このように溝４４ｂを形成することによって、基板３０ｂを複数のチップ部品領域Ｙ毎の基板２ｂに分離する。溝４４ｂが形成された後、レジストパターン４１ｂを除去する。

次に、図５０Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７ｂを、基板３０ｂの表面３０Ａｂの全域に亘って形成する。このとき、溝４４ｂの内周面（前述した側壁４４Ａｂの区画面４４Ｃｂや底壁４４Ｂｂの上面）の全域にも絶縁膜４７ｂが形成される。

次に、図５０Ｇに示すように、絶縁膜４７ｂを選択的にエッチングする。具体的には、絶縁膜４７ｂにおける表面３０Ａｂに平行な部分を選択的にエッチングする。これにより、配線膜２２ｂのパッド領域２２Ａｂが露出すると共に、溝４４ｂにおいては、底壁４４Ｂｂ上の絶縁膜４７ｂが除去される。

次に、無電解めっきによって、各切欠部２５ｂから露出した配線膜２２ｂからＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａｂに沿う横方向に成長し、溝４４ｂの側壁４４Ａｂ上の絶縁膜４７ｂを覆うまで続けられる。これにより、図５０Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１接続電極３ｂおよび第２接続電極４ｂを形成する。

図５２は、第１接続電極および第２接続電極の製造工程を説明するための図である。

詳しくは、図５２を参照して、まず、パッド領域２２Ａｂの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２の）ＡｌがＺｎに置換される（ステップＳ３）。次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａｂでは、新しいＡｌが露出される（ステップＳ４）。

次に、パッド領域２２Ａｂをめっき液に浸けることによって、パッド領域２２Ａｂにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３ｂが形成される（ステップＳ５）。

次に、Ｎｉ層３３ｂを別のめっき液に浸けることによって、当該Ｎｉ層３３ｂの表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３ｂの表面にＰｄ層３４ｂが形成される（ステップＳ６）。

次に、Ｐｄ層３４ｂをさらに別のめっき液に浸けることによって、当該Ｐｄ層３４ｂの表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４ｂの表面にＡｕ層３５ｂが形成される（ステップＳ７）。これによって、第１接続電極３ｂおよび第２接続電極４ｂが形成され、形成後の第１接続電極３ｂおよび第２接続電極４ｂを乾燥させると（ステップＳ８）、第１接続電極３ｂおよび第２接続電極４ｂの製造工程が完了する。なお、前後するステップの間には、半製品５０ｂを水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。

図５０Ｈでは、各半製品５０ｂにおいて第１接続電極３ｂおよび第２接続電極４ｂが形成された後の状態を示している。

以上のように、第１接続電極３ｂおよび第２接続電極４ｂを無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７ｂ上にも良好にめっき成長させることができる。また、第１接続電極３ｂおよび第２接続電極４ｂを電解めっきによって形成する場合に比べて、第１接続電極３ｂおよび第２接続電極４ｂについての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器１ｂの生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極３ｂおよび第２接続電極４ｂについての形成位置にずれが生じないので、第１接続電極３ｂおよび第２接続電極４ｂの形成位置精度を向上して歩留まりを向上できる。

また、この方法では、配線膜２２ｂが切欠部２５ｂから露出していて、配線膜２２ｂから溝４４ｂまでめっき成長の妨げになるものが無い。そのため、配線膜２２ｂから溝４４ｂまで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。

このように第１接続電極３ｂおよび第２接続電極４ｂが形成されてから、第１接続電極３ｂおよび第２接続電極４ｂ間での通電検査が行われた後に、基板３０ｂが裏面３０Ｂｂから研削される。

具体的には、溝４４ｂを形成した後に、図５０Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２ｂを有する支持テープ７１ｂが、粘着面７２ｂにおいて、各半製品５０ｂにおける第１接続電極３ｂおよび第２接続電極４ｂ側（つまり、表面３０Ａｂ）に貼着される。これにより、各半製品５０ｂが支持テープ７１ｂに支持される。ここで、支持テープ７１ｂとして、たとえば、ラミネートテープを用いることができる。

各半製品５０ｂが支持テープ７１ｂに支持された状態で、基板３０ｂを裏面３０Ｂｂ側から研削する。研削によって、溝４４ｂの底壁４４Ｂｂ（図５０Ｈ参照）の上面に達するまで基板３０ｂが薄型化されると、隣り合う半製品５０ｂを連結するものがなくなるので、溝４４ｂを境界として基板３０ｂが分割され、半製品５０ｂが個別に分離してチップ抵抗器１ｂの完成品となる。つまり、溝４４ｂ（換言すれば、境界領域Ｚ）において基板３０ｂが切断（分断）され、これによって、個々のチップ抵抗器１ｂが切り出される。なお、基板３０ｂを裏面３０Ｂｂ側から溝４４ｂの底壁４４Ｂｂまでエッチングすることによってチップ抵抗器１ｂを切り出しても構わない。

完成した各チップ抵抗器１ｂでは、溝４４ｂの側壁４４Ａｂの区画面４４Ｃｂをなしていた部分が、基板２ｂの側面２Ｃｂ〜２Ｆｂのいずれかとなり、裏面３０Ｂｂが裏面２Ｂｂとなる。つまり、前述したようにエッチングによって溝４４ｂを形成する工程（図５０Ｅ参照）は、側面２Ｃｂ〜２Ｆｂを形成する工程に含まれる。また、絶縁膜４５ｂおよび絶縁膜４７ｂの一部がパッシベーション膜２３ｂとなり、樹脂膜４６ｂが樹脂膜２４ｂとなり、絶縁膜４７ｂの一部が絶縁膜２６ｂとなる。

以上のように、溝４４ｂを形成してから基板３０ｂを裏面３０Ｂｂ側から研削すれば、基板３０ｂに形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器１ｂ（チップ部品）に分割できる（複数のチップ抵抗器１ｂの個片を一度に得ることができる）。よって、複数のチップ抵抗器１ｂの製造時間の短縮によってチップ抵抗器１ｂの生産性の向上を図ることができる。

なお、完成したチップ抵抗器１ｂにおける基板２ｂの裏面２Ｂｂを研磨やエッチングすることによって鏡面化して裏面２Ｂｂを綺麗にしてもよい。

図５３Ａ〜図５３Ｄは、図５０Ｉの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。

図５３Ａでは、個片化された複数のチップ抵抗器１ｂが引き続き支持テープ７１ｂにくっついている状態を示している。この状態で、図５３Ｂに示すように、各チップ抵抗器１ｂの基板２ｂの裏面２Ｂｂに対して、熱発泡シート７３ｂを貼着する。熱発泡シート７３ｂは、シート状のシート本体７４ｂと、シート本体７４ｂ内に練り込まれた多数の発泡粒子７５ｂとを含んでいる。

シート本体７４ｂの粘着力は、支持テープ７１ｂの粘着面７２ｂにおける粘着力よりも強い。そこで、各チップ抵抗器１ｂの基板２ｂの裏面２Ｂｂに熱発泡シート７３ｂを貼着した後に、図５３Ｃに示すように、支持テープ７１ｂを各チップ抵抗器１ｂから引き剥がして、チップ抵抗器１ｂを熱発泡シート７３ｂに転写する。このとき、支持テープ７１ｂに紫外線を照射すると（図５３Ｂの点線矢印参照）、粘着面７２ｂの粘着性が低下するので、支持テープ７１ｂが各チップ抵抗器１ｂから剥がれやすくなる。

次に、熱発泡シート７３ｂを加熱する。これにより、図５３Ｄに示すように、熱発泡シート７３ｂでは、シート本体７４ｂ内の各発泡粒子７５ｂが発泡してシート本体７４ｂの表面から膨出する。その結果、熱発泡シート７３ｂと各チップ抵抗器１ｂの基板２ｂの裏面２Ｂｂとの接触面積が小さくなり、全てのチップ抵抗器１ｂが熱発泡シート７３ｂから自然に剥がれる（脱落する）。このように回収されたチップ抵抗器１ｂは、実装基板９ｂ（図４１Ｂ参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープ７１ｂまたは熱発泡シート７３ｂからチップ抵抗器１ｂを１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器１ｂが支持テープ７１ｂにくっついた状態で（図５３Ａ参照）、熱発泡シート７３ｂを用いずに、支持テープ７１ｂからチップ抵抗器１ｂを所定個数ずつ直接引き剥がしてもよい。

図５４Ａ〜図５４Ｃは、図５０Ｉの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。

図５４Ａ〜図５４Ｃに示す別の方法によって、各チップ抵抗器１ｂを回収することもできる。

図５４Ａでは、図５３Ａと同様に、個片化された複数のチップ抵抗器１ｂが引き続き支持テープ７１ｂにくっついている状態を示している。この状態で、図５４Ｂに示すように、各チップ抵抗器１ｂの基板２ｂの裏面２Ｂｂに転写テープ７７ｂを貼着する。転写テープ７７ｂは、支持テープ７１ｂの粘着面７２ｂよりも強い粘着力を有する。そこで、図５４Ｃに示すように、各チップ抵抗器１ｂに転写テープ７７ｂを貼着した後に、支持テープ７１ｂを各チップ抵抗器１ｂから引き剥がす。この際、前述したように、粘着面７２ｂの粘着性を低下させるために支持テープ７１ｂに紫外線（図５４Ｂの点線矢印参照）を照射してもよい。

転写テープ７７ｂの両端には、回収装置（図示せず）のフレーム７８ｂが貼り付けられている。両側のフレーム７８ｂは、互いが接近する方向または離間する方向に移動できる。支持テープ７１ｂを各チップ抵抗器１ｂから引き剥がした後に、両側のフレーム７８ｂを互いが離間する方向に移動させると、転写テープ７７ｂが伸張して薄くなる。これによって、転写テープ７７ｂの粘着力が低下するので、各チップ抵抗器１ｂが転写テープ７７ｂから剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズル７６ｂをチップ抵抗器１ｂの素子形成面２Ａｂ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器１ｂが転写テープ７７ｂから引き剥がされて吸着ノズル７６ｂに吸着される。この際、図５４Ｃに示す突起７９ｂによって、吸着ノズル７６ｂとは反対側から転写テープ７７ｂ越しにチップ抵抗器１ｂを吸着ノズル７６ｂ側へ突き上げると、チップ抵抗器１ｂを転写テープ７７ｂから円滑に引き剥がすことができる。このように回収されたチップ抵抗器１ｂは、吸着ノズル７６ｂに吸着された状態で搬送装置（図示せず）によって搬送される。

以上、第２参考例の実施形態について説明してきたが、第２参考例はさらに他の形態で実施することもできる。たとえば、第２参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器１ｂを開示したが、第２参考例は、チップコンデンサやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。

図５５は、第２参考例の他の実施形態に係るチップコンデンサの平面図である。図５６は、図５５の切断面線Ａ−Ａから見た断面図である。図５７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。

これから述べるチップコンデンサ１０１ｂにおいて、前述したチップ抵抗器１ｂで説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサ１０１ｂにおいて、チップ抵抗器１ｂで説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器１ｂで説明した部分と同じ構成を有していて、チップ抵抗器１ｂで説明した部分（特に、第１接続電極３ｂおよび第２接続電極４ｂに関する部分について）と同じ作用効果を奏することができる。

図５３を参照して、チップコンデンサ１０１ｂは、チップ抵抗器１ｂと同様に、基板２ｂと、基板２ｂ上（基板２ｂの素子形成面２Ａｂ側）に配置された第１接続電極３ｂと、同じく基板２ｂ上に配置された第２接続電極４ｂとを備えている。基板２ｂは、この実施形態では、平面視において矩形形状を有している。基板２ｂの長手方向両端部に第１接続電極３ｂおよび第２接続電極４ｂがそれぞれ配置されている。第１接続電極３ｂおよび第２接続電極４ｂは、この実施形態では、基板２ｂの短手方向に延びたほぼ矩形の平面形状を有している。チップコンデンサ１０１ｂでは、チップ抵抗器１ｂと同様に、第１接続電極３ｂおよび第２接続電極４ｂが、周縁部８５ｂを覆うように、素子形成面２Ａｂおよび側面２Ｃｂ〜２Ｆｂに一体的に形成されている。そのため、チップコンデンサ１０１ｂが実装基板９ｂに実装された回路アセンブリ１００ｂ（図４１Ｂおよび図４１Ｃ参照）では、チップ抵抗器１ｂの場合と同様に、第１接続電極３ｂおよび第２接続電極４ｂに対する半田１３ｂの吸着量を増やすことができるので、接着強度を向上させることができる。また、第１接続電極３ｂを三方の側面２Ｃｂ，２Ｅｂ，２Ｆｂで半田１３ｂによって保持し、第２接続電極４ｂを三方の側面２Ｄｂ，２Ｅｂ，２Ｆｂで半田１３ｂによって保持することによって、矩形状のチップコンデンサ１０１ｂの全ての側面２Ｃｂ〜２Ｆｂを半田１３ｂで固定することができる。これにより、チップコンデンサ１０１ｂの実装形状を安定化させることができる。

基板２ｂの素子形成面２Ａｂには、第１接続電極３ｂおよび第２接続電極４ｂの間のキャパシタ配置領域１０５ｂ内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。複数のキャパシタ要素Ｃ１〜Ｃ９は、前述した素子５ｂ（ここでは、キャパシタ素子）を構成する複数の素子要素であり、第１接続電極３ｂおよび第２接続電極４ｂの間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット１０７ｂ（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４ｂに対して切り離し可能となるように電気的に接続されている。

図５６および図５７に示されているように、基板２ｂの素子形成面２Ａｂには絶縁膜２０ｂが形成されていて、絶縁膜２０ｂの表面に下部電極膜１１１ｂが形成されている。下部電極膜１１１ｂは、キャパシタ配置領域１０５ｂのほぼ全域にわたっている。さらに、下部電極膜１１１ｂは、第１接続電極３ｂの直下の領域にまで延びて形成されている。より具体的には、下部電極膜１１１ｂは、キャパシタ配置領域１０５ｂにおいてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａｂと、第１接続電極３ｂの直下に配置される外部電極引き出しのためのパッド領域１１１Ｂｂとを有している。キャパシタ電極領域１１１Ａｂがキャパシタ配置領域１０５ｂに位置していて、パッド領域１１１Ｂｂが第１接続電極３ｂの直下に位置して第１接続電極３ｂに接触している。

キャパシタ配置領域１０５ｂにおいて下部電極膜１１１ｂ（キャパシタ電極領域１１１Ａｂ）を覆って接するように容量膜（誘電体膜）１１２ｂが形成されている。容量膜１１２ｂは、キャパシタ電極領域１１１Ａｂ（キャパシタ配置領域１０５ｂ）の全域にわたって形成されている。容量膜１１２ｂは、この実施形態では、さらにキャパシタ配置領域１０５ｂ外の絶縁膜２０ｂを覆っている。

容量膜１１２ｂの上には、上部電極膜１１３ｂが形成されている。図５５では、明瞭化のために、上部電極膜１１３ｂを着色して示してある。上部電極膜１１３ｂは、キャパシタ配置領域１０５ｂに位置するキャパシタ電極領域１１３Ａｂと、第２接続電極４ｂの直下に位置して第２接続電極４ｂに接触するパッド領域１１３Ｂｂと、キャパシタ電極領域１１３Ａｂとパッド領域１１３Ｂｂとの間に配置されたヒューズ領域１１３Ｃｂとを有している。

キャパシタ電極領域１１３Ａｂにおいて、上部電極膜１１３ｂは、複数の電極膜部分（上部電極膜部分）１３１ｂ〜１３９ｂに分割（分離）されている。この実施形態では、各電極膜部分１３１ｂ〜１３９ｂは、いずれも矩形形状に形成されていて、ヒューズ領域１１３Ｃｂから第１接続電極３ｂに向かって帯状に延びている。複数の電極膜部分１３１ｂ〜１３９ｂは、複数種類の対向面積で、容量膜１１２ｂを挟んで（容量膜１１２ｂに接しつつ）下部電極膜１１１ｂに対向している。より具体的には、電極膜部分１３１ｂ〜１３９ｂの下部電極膜１１１ｂに対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１ｂ〜１３９ｂは、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１ｂ〜１３８ｂ（または１３１ｂ〜１３７ｂ，１３９ｂ）を含む。これによって、各電極膜部分１３１ｂ〜１３９ｂと容量膜１１２ｂを挟んで対向する下部電極膜１１１ｂとによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分１３１ｂ〜１３９ｂの対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。

この実施形態では、電極膜部分１３１ｂ〜１３５ｂは、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５ｂ，１３６ｂ，１３７ｂ，１３８ｂ，１３９ｂは、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５ｂ〜１３９ｂは、キャパシタ配置領域１０５ｂの第２接続電極４ｂ側の端縁から第１接続電極３ｂ側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１ｂ〜１３４ｂは、それよりも短く形成されている。

パッド領域１１３Ｂｂは、第２接続電極４ｂとほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図５６に示すように、パッド領域１１３Ｂｂにおける上部電極膜１１３ｂは、第２接続電極４ｂに接している。

ヒューズ領域１１３Ｃｂは、基板２ｂ上において、パッド領域１１３Ｂｂの一つの長辺（基板２ｂの周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃｂは、パッド領域１１３Ｂｂの前記一つの長辺に沿って配列された複数のヒューズユニット１０７ｂを含む。

ヒューズユニット１０７ｂは、上部電極膜１１３ｂのパッド領域１１３Ｂｂと同じ材料で一体的に形成されている。複数の電極膜部分１３１ｂ〜１３９ｂは、１つまたは複数個のヒューズユニット１０７ｂと一体的に形成されていて、それらのヒューズユニット１０７ｂを介してパッド領域１１３Ｂｂに接続され、このパッド領域１１３Ｂｂを介して第２接続電極４ｂに電気的に接続されている。図５５に示すように、面積の比較的小さな電極膜部分１３１ｂ〜１３６ｂは、一つのヒューズユニット１０７ｂによってパッド領域１１３Ｂｂに接続されており、面積の比較的大きな電極膜部分１３７ｂ〜１３９ｂは複数個のヒューズユニット１０７ｂを介してパッド領域１１３Ｂｂに接続されている。全てのヒューズユニット１０７ｂが用いられる必要はなく、この実施形態では、一部のヒューズユニット１０７ｂは未使用である。

ヒューズユニット１０７ｂは、パッド領域１１３Ｂｂとの接続のための第１幅広部１０７Ａｂと、電極膜部分１３１ｂ〜１３９ｂとの接続のための第２幅広部１０７Ｂｂと、第１ｂおよび第２幅広部１０７Ａｂ，１０７Ｂｂの間を接続する幅狭部１０７Ｃｂとを含む。幅狭部１０７Ｃｂは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分１３１ｂ〜１３９ｂのうち不要な電極膜部分を、ヒューズユニット１０７ｂの切断によって第１および第２接続電極３ｂ，４ｂから電気的に切り離すことができる。

図５５および図５７では図示を省略したが、図５６に表れている通り、上部電極膜１１３ｂの表面を含むチップコンデンサ１０１ｂの表面は、前述したパッシベーション膜２３ｂによって覆われている。パッシベーション膜２３ｂは、たとえば窒化膜からなっていて、チップコンデンサ１０１ｂの上面のみならず、基板２ｂの側面２Ｃｂ〜２Ｆｂまで延びて、側面２Ｃｂ〜２Ｆｂの全域をも覆うように形成されている。側面２Ｃｂ〜２Ｆｂにおいては、基板２ｂと第１接続電極３ｂおよび第２接続電極４ｂとの間に介在されている。さらに、パッシベーション膜２３ｂの上には、前述した樹脂膜２４ｂが形成されている。樹脂膜２４ｂは、素子形成面２Ａｂを覆っている。

パッシベーション膜２３ｂおよび樹脂膜２４ｂは、チップコンデンサ１０１ｂの表面を保護する保護膜である。これらには、第１接続電極３ｂおよび第２接続電極４ｂに対応する領域に、前述した切欠部２５ｂがそれぞれ形成されている。切欠部２５ｂは、パッシベーション膜２３ｂおよび樹脂膜２４ｂを貫通している。さらに、この実施形態では、第１接続電極３ｂに対応した切欠部２５ｂは、容量膜１１２ｂをも貫通している。

切欠部２５ｂには、第１接続電極３ｂおよび第２接続電極４ｂがそれぞれ埋め込まれている。これにより、第１接続電極３ｂは下部電極膜１１１ｂのパッド領域１１１Ｂｂに接合しており、第２接続電極４ｂは上部電極膜１１３ｂのパッド領域１１３Ｂｂに接合している。第１および第２接続電極３ｂ，４ｂは、樹脂膜２４ｂの表面から突出すると共に、樹脂膜２４ｂの表面に沿って基板２ｂの内方（素子５ｂ側）へ引き出された引き出し部２７ｂを有している。これにより、実装基板に対してチップコンデンサ１０１ｂをフリップチップ接合することができる。

図５８は、前記チップコンデンサの内部の電気的構成を示す回路図である。第１接続電極３ｂと第２接続電極４ｂとの間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極４ｂとの間には、一つまたは複数のヒューズユニット１０７ｂでそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。

ヒューズＦ１〜Ｆ９が全て接続されているときは、チップコンデンサ１０１ｂの容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ１０１ｂの容量値が減少する。

そこで、パッド領域１１１Ｂｂ，１１３Ｂｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。

たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。

Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサ１０１ｂの容量を微調整できる。また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップコンデンサ１０１ｂを提供することができる。

以上のように、この実施形態によれば、第１接続電極３ｂおよび第２接続電極４ｂの間に、ヒューズＦ１〜Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１〜Ｃ９が設けられている。キャパシタ要素Ｃ１〜Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１〜Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサ１０１ｂを共通の設計で実現することができる。

チップコンデンサ１０１ｂの各部の詳細について以下に説明を加える。

図５５を参照して、基板２ｂは、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域１０５ｂは、概ね、基板２ｂの短辺の長さに相当する一辺を有する正方形領域となる。基板２ｂの厚さは、１５０μｍ程度であってもよい。図５６を参照して、基板２ｂは、たとえば、裏面側（キャパシタ要素Ｃ１〜Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。

絶縁膜２０ｂは、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å〜２０００Å程度であってもよい。

下部電極膜１１１ｂは、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜１１１ｂは、スパッタ法によって形成することができる。上部電極膜１１３ｂも同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜１１３ｂは、スパッタ法によって形成することができる。上部電極膜１１３ｂのキャパシタ電極領域１１３Ａｂを電極膜部分１３１ｂ〜１３９ｂに分割し、さらに、ヒューズ領域１１３Ｃｂを複数のヒューズユニット１０７ｂに整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。

容量膜１１２ｂは、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。容量膜１１２ｂは、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。

パッシベーション膜２３ｂは、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜２４ｂは、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。

第１および第２接続電極３ｂ，４ｂは、たとえば、下部電極膜１１１ｂまたは上部電極膜１１３ｂに接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜１１１ｂまたは上部電極膜１１３ｂに対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極３ｂ，４ｂの最上層の金との相互拡散を抑制する拡散防止層として機能する。

このようなチップコンデンサ１０１ｂの製造工程は、素子５ｂを形成した後のチップ抵抗器１ｂの製造工程と同じである。

チップコンデンサ１０１ｂにおいて素子５ｂ（キャパシタ素子）を形成する場合には、まず、前述した基板３０ｂ（基板２ｂ）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁膜２０ｂが形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜１１１ｂが絶縁膜２０ｂの表面全域に形成される。下部電極膜１１１ｂの膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜１１１ｂの最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図５５等に示したパターンの下部電極膜１１１ｂが得られる。下部電極膜１１１ｂのエッチングは、たとえば、反応性イオンエッチングによって行うことができる。

次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜１１２ｂが、下部電極膜１１１ｂ上に形成される。下部電極膜１１１ｂが形成されていない領域では、絶縁膜２０ｂの表面に容量膜１１２ｂが形成されることになる。次に、その容量膜１１２ｂの上に、上部電極膜１１３ｂが形成される。上部電極膜１１３ｂは、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次に、上部電極膜１１３ｂの表面に上部電極膜１１３ｂの最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜１１３ｂが、最終形状（図５５等参照）にパターニングされる。それによって、上部電極膜１１３ｂは、キャパシタ電極領域１１３Ａｂに複数の電極膜部分１３１ｂ〜１３９ｂに分割された部分を有し、ヒューズ領域１１３Ｃｂに複数のヒューズユニット１０７ｂを有し、それらのヒューズユニット１０７ｂに接続されたパッド領域１１３Ｂｂを有するパターンに整形される。上部電極膜１１３ｂのパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。

以上によって、チップコンデンサ１０１ｂにおける素子５ｂ（キャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７ｂ）が形成される。

この状態から、ヒューズユニット１０７ｂを溶断するためのレーザトリミングが行われる（図５０Ｂ参照）。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７ｂにレーザ光を当てて、そのヒューズユニット１０７ｂの幅狭部１０７Ｃｂ（図５５参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域１１３Ｂｂから切り離される。ヒューズユニット１０７ｂにレーザ光を当てるとき、カバー膜である絶縁膜４５ｂの働きによって、ヒューズユニット１０７ｂの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット１０７ｂが溶断する。これにより、チップコンデンサ１０１ｂの容量値を確実に目的の容量値とすることができる。

その後、図５０Ｃ〜図５０Ｉの工程に倣って、チップ抵抗器１ｂの場合と同じ工程を実行すればよい。

以上、第２参考例のチップ部品（チップ抵抗器１ｂやチップコンデンサ１０１ｂ）について説明してきたが、第２参考例はさらに他の形態で実施することもできる。

たとえば、前述の実施形態では、チップ抵抗器１ｂの場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサ１０１ｂの場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。

また、チップ抵抗器１ｂやチップコンデンサ１０１ｂでは、基板２ｂの表面に絶縁膜２０ｂが形成されているが、高抵抗の基板２ｂであるため、絶縁膜２０ｂを省くこともできる。

また、チップコンデンサ１０１ｂでは、上部電極膜１１３ｂだけが複数の電極膜部分に分割されている構成を示したが、下部電極膜１１１ｂだけが複数の電極膜部分に分割されていたり、上部電極膜１１３ｂおよび下部電極膜１１１ｂが両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ１０１ｂでは、上部電極膜１１３ｂおよび下部電極膜１１１ｂを有する１層のキャパシタ構造が形成されているが、上部電極膜１１３ｂ上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。

また、第２参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板２ｂ上に形成された素子５ｂは、複数のインダクタ要素（素子要素）を含んだインダクタ素子を含み、第１接続電極３ｂおよび第２接続電極４ｂの間に接続されている。素子５ｂは、前述した多層基板の多層配線中に設けられ、配線膜２２ｂによって形成されている。また、チップインダクタでは、基板２ｂ上に、前述した複数のヒューズＦが設けられていて、各インダクタ要素が、第１接続電極３ｂおよび第２接続電極４ｂに対して、ヒューズＦを介して切り離し可能に接続されている。

この場合、チップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。

チップインダクタにおいても、チップ抵抗器１ｂおよびチップコンデンサ１０１ｂの場合と同じ作用効果を奏することができる。

また、前述した第１接続電極３ｂおよび第２接続電極４ｂにおいて、Ｎｉ層３３ｂとＡｕ層３５ｂとの間に介装されていたＰｄ層３４ｂを省略することもできる。Ｎｉ層３３ｂとＡｕ層３５ｂとの接着性が良好なので、Ａｕ層３５ｂに前述したピンホールができないのであれば、Ｐｄ層３４ｂを省略しても構わない。

図５９は、第２参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン２０１ｂは、扁平な直方体形状の筐体２０２ｂの内部に電子部品を収納して構成されている。筐体２０２ｂは表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体２０２ｂの一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル２０３ｂの表示面が露出している。表示パネル２０３ｂの表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネル２０３ｂは、筐体２０２ｂの一つの主面の大部分を占める長方形形状に形成されている。表示パネル２０３ｂの一つの短辺に沿うように、操作ボタン２０４ｂが配置されている。この実施形態では、複数（３つ）の操作ボタン２０４ｂが表示パネル２０３ｂの短辺に沿って配列されている。使用者は、操作ボタン２０４ｂおよびタッチパネルを操作することによって、スマートフォン２０１ｂに対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネル２０３ｂの別の一つの短辺の近傍には、スピーカ２０５ｂが配置されている。スピーカ２０５ｂは、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン２０４ｂの近くには、筐体２０２ｂの一つの側面にマイクロフォン２０６ｂが配置されている。マイクロフォン２０６ｂは、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図６０は、筐体２０２ｂの内部に収容された回路アセンブリ１００ｂの構成を示す図解的な平面図である。回路アセンブリ１００ｂは、前述した実装基板９ｂと、実装基板９ｂの実装面９Ａｂに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２ｂ−２２０ｂと、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ２１２ｂ、ワンセグＴＶ受信ＩＣ２１３ｂ、ＧＰＳ受信ＩＣ２１４ｂ、ＦＭチューナＩＣ２１５ｂ、電源ＩＣ２１６ｂ、フラッシュメモリ２１７ｂ、マイクロコンピュータ２１８ｂ、電源ＩＣ２１９ｂおよびベースバンドＩＣ２２０ｂを含む。複数のチップ部品は、チップインダクタ２２１ｂ，２２５ｂ，２３５ｂ、チップ抵抗器２２２ｂ，２２４ｂ，２３３ｂ、チップキャパシタ２２７ｂ，２３０ｂ，２３４ｂ、およびチップダイオード２２８ｂ，２３１ｂを含む。

伝送処理ＩＣ２１２ｂは、表示パネル２０３ｂに対する表示制御信号を生成し、かつ表示パネル２０３ｂの表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル２０３ｂとの接続のために、伝送処理ＩＣ２１２ｂには、フレキシブル配線２０９ｂが接続されている。

ワンセグＴＶ受信ＩＣ２１３ｂは、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ２１３ｂの近傍には、複数のチップインダクタ２２１ｂと、複数のチップ抵抗器２２２ｂとが配置されている。ワンセグＴＶ受信ＩＣ２１３ｂ、チップインダクタ２２１ｂおよびチップ抵抗器２２２ｂは、ワンセグ放送受信回路２２３ｂを構成している。チップインダクタ２２１ｂおよびチップ抵抗器２２２ｂは、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路２２３ｂに高精度な回路定数を与える。

ＧＰＳ受信ＩＣ２１４ｂは、ＧＰＳ衛星からの電波を受信してスマートフォン２０１ｂの位置情報を出力する電子回路を内蔵している。

ＦＭチューナＩＣ２１５ｂは、その近傍において実装基板９ｂに実装された複数のチップ抵抗器２２４ｂおよび複数のチップインダクタ２２５ｂと共に、ＦＭ放送受信回路２２６ｂを構成している。チップ抵抗器２２４ｂおよびチップインダクタ２２５ｂは、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路２２６ｂに高精度な回路定数を与える。

電源ＩＣ２１６ｂの近傍には、複数のチップキャパシタ２２７ｂおよび複数のチップダイオード２２８ｂが実装基板９ｂの実装面に実装されている。電源ＩＣ２１６ｂは、チップキャパシタ２２７ｂおよびチップダイオード２２８ｂと共に、電源回路２２９ｂを構成している。

フラッシュメモリ２１７ｂは、オペレーティングシステムプログラム、スマートフォン２０１ｂの内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータ２１８ｂは、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン２０１ｂの複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ２１８ｂの働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。

電源ＩＣ２１９ｂの近くには、複数のチップキャパシタ２３０ｂおよび複数のチップダイオード２３１ｂが実装基板９ｂの実装面に実装されている。電源ＩＣ２１９ｂは、チップキャパシタ２３０ｂおよびチップダイオード２３１ｂと共に、電源回路２３２ｂを構成している。

ベースバンドＩＣ２２０ｂの近くには、複数のチップ抵抗器２３３ｂ、複数のチップキャパシタ２３４ｂ、および複数のチップインダクタ２３５ｂが、実装基板９ｂの実装面９Ａｂに実装されている。ベースバンドＩＣ２２０ｂは、チップ抵抗器２３３ｂ、チップキャパシタ２３４ｂおよびチップインダクタ２３５ｂと共に、ベースバンド通信回路２３６ｂを構成している。ベースバンド通信回路２３６ｂは、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路２２９ｂ，２３２ｂによって適切に調整された電力が、伝送処理ＩＣ２１２ｂ、ＧＰＳ受信ＩＣ２１４ｂ、ワンセグ放送受信回路２２３ｂ、ＦＭ放送受信回路２２６ｂ、ベースバンド通信回路２３６ｂ、フラッシュメモリ２１７ｂおよびマイクロコンピュータ２１８ｂに供給される。マイクロコンピュータ２１８ｂは、伝送処理ＩＣ２１２ｂを介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ２１２ｂから表示パネル２０３ｂに表示制御信号を出力して表示パネル２０３ｂに各種の表示を行わせる。

タッチパネルまたは操作ボタン２０４ｂの操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路２２３ｂの働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル２０３ｂに出力し、受信された音声をスピーカ２０５ｂから音響化させるための演算処理が、マイクロコンピュータ２１８ｂによって実行される。

また、スマートフォン２０１ｂの位置情報が必要とされるときには、マイクロコンピュータ２１８ｂは、ＧＰＳ受信ＩＣ２１４ｂが出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタン２０４ｂの操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ２１８ｂは、ＦＭ放送受信回路２２６ｂを起動し、受信された音声をスピーカ２０５ｂから出力させるための演算処理を実行する。

フラッシュメモリ２１７ｂは、通信によって取得したデータの記憶や、マイクロコンピュータ２１８ｂの演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ２１８ｂは、必要に応じて、フラッシュメモリ２１７ｂに対してデータを書き込み、またフラッシュメモリ２１７ｂからデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路２３６ｂによって実現される。マイクロコンピュータ２１８ｂは、ベースバンド通信回路２３６ｂを制御して、音声またはデータを送受信するための処理を行う。

なお、この第２参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
表面および側面を有するシリコン基板と、
前記シリコン基板上に形成された電極とを含み、
前記シリコン基板は、その導電型を決めるためのドーパントを含有していない、チップ部品。
（項２）
表面および側面を有するシリコン基板と、
前記シリコン基板上に形成された電極とを含み、
前記シリコン基板の抵抗値が、１００Ω・ｃｍ以上である、チップ部品。

この構成によれば、シリコン基板に導電性を決めるためのドーパントが含有されていないか、シリコン基板の抵抗値が１００Ω・ｃｍ以上である。これにより、チップ部品の下地基板となるシリコン基板に優れた絶縁性を付与することができる。シリコン基板が良好な絶縁性を示すので、当該シリコン基板と電極との間に絶縁膜が介在されていても、これらの間に形成される寄生容量をゼロにできるか、もしくは、ドーパントを含有するシリコン基板を用いる場合に比べて低減することができる。その結果、この寄生容量によるデバイス特性への影響を低減できるので、たとえば高周波特性等を改善することができる。

なお、シリコン基板に導電性を決めるためのドーパントとは、シリコンをｎ型やｐ型にするときにドーピングされる不純物である。当該不純物としては、たとえば、リン、ヒ素、アンチモン等のｎ型不純物や、ボロン等のｐ型不純物が挙げられる。したがって、第２参考例のシリコン基板には、シリコンの導電型に影響を与えない程度の少量の不純物であれば含有されていてもよい。
（項３）
前記チップ部品は、前記電極と前記シリコン基板との間に介在された絶縁膜をさらに含む、項１または２に記載のチップ部品。

第２参考例のチップ部品ではシリコン基板の抵抗値が非常に高いので、電極をシリコン基板に接するように形成しても、不要な短絡を避けることができるが、電極とシリコン基板との間に絶縁膜を設ければ、そのような短絡の発生を確実に防ぐことができる。
（項４）
前記電極は、前記シリコン基板の前記表面の縁部を覆うように、当該表面および前記側面に一体的に形成されている、項３に記載のチップ部品。

この構成によれば、シリコン基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板に半田付けする際の接着面積を拡大することができる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田がシリコン基板の表面から側面に回り込むように吸着するので、実装状態において、シリコン基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。

しかも、電極を単にシリコン基板の側面にも形成しただけではなく、電極とシリコン基板との間に絶縁膜を介在させている。これにより、たとえばシリコン基板と電極とを短絡させたくない場合に、その要求に応えることができる。
（項５）
前記シリコン基板は平面視において矩形状であり、
前記電極は、前記シリコン基板の三方の前記縁部を覆うように形成されている、項４に記載のチップ部品。

この構成によれば、実装状態において、チップ部品をシリコン基板の側面の三方向から保持することができるので、チップ部品の実装形状を一層安定化させることができる。
（項６）
前記シリコン基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、項４または５に記載のチップ部品。

この構成によれば、外部接続するための電極から配線膜が独立しているので、シリコン基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。
（項７）
前記配線膜は、前記電極に覆われた前記シリコン基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われている、項６に記載のチップ部品。

この構成により、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。
（項８）
前記電極は、前記樹脂膜の表面から突出するように形成されている、項７に記載のチップ部品。
（項９）
前記電極は、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、項８に記載のチップ部品。
（項１０）
前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、項１〜９のいずれか一項に記載のチップ部品。

この構成の電極によれば、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（項１１）
前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、項１０に記載のチップ部品。

この構成の電極によれば、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（項１２）
前記電極が互いに間隔を空けて２つ設けられており、
前記チップ部品は、前記シリコン基板上に形成され前記２つの電極間に接続された抵抗体を含むチップ抵抗器である、項１〜１１のいずれか一項に記載のチップ部品。
（項１３）
複数の前記抵抗体と、前記シリコン基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、項１２に記載のチップ部品。

このチップ部品（チップ抵抗器）によれば、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
（項１４）
前記電極が互いに間隔を空けて２つ設けられており、
前記チップ部品は、前記シリコン基板上に形成され前記２つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、項１〜１１のいずれか一項に記載のチップ部品。
（項１５）
前記キャパシタ素子を構成する複数のキャパシタ要素と、前記シリコン基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、項１４に記載のチップ部品。

このチップ部品（チップコンデンサ）によれば、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
（項１６）
項１〜１５のいずれか一項に記載のチップ部品と、
前記シリコン基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。

この構成により、シリコン基板（下地基板）に優れた絶縁性を付与できると共に、高周波特性の低下を抑制することができるチップ部品を備える回路アセンブリを提供することができる。
（項１７）
前記チップ部品が、項４〜９のいずれか一項に記載のチップ部品であって、
前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されている、項１６に記載の回路アセンブリ。

この構成によれば、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が電極の表面部分から側面部分に回り込むように吸着しているので、シリコン基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。
（項１８）
項１６または１７に記載の回路アセンブリと、
前記回路アセンブリを収容した筐体とを含む、電子機器。

この構成により、シリコン基板（下地基板）に優れた絶縁性を付与できると共に、高周波特性の低下を抑制することができるチップ部品を備える電子部品を提供することができる。
＜第３参考例＞
第３参考例の目的は、過電流が流入したときに、ヒューズ要素を可溶体部で確実に溶断することができるチップ型ヒューズおよびその製造方法を提供することである。

以下では、第３参考例の実施の形態を、添付図面を参照して詳細に説明する。

図６１は、第３参考例の一実施形態に係るチップ型ヒューズ１ｃの模式的な平面図である。まず、図６１を参照して、チップ型ヒューズ１ｃの平面レイアウトを説明する。

チップ型ヒューズ１ｃは、基板２ｃと、基板２ｃ上に形成された一対の電極３ｃ，３ｃと、基板２ｃ上において一対の電極３ｃ，３ｃ間に両端が接続されたヒューズ要素４ｃとを含む。

基板２ｃは、たとえば１００Ω・ｃｍ以上の抵抗値を有する高抵抗基板である。基板２ｃは、この実施形態では、その表面２１ｃの法線方向から見た平面視において互いに対向する一対の長辺５ｃ，５ｃおよび一対の短辺６ｃ，６ｃを有する矩形板状に形成されている。

一対の電極３ｃ，３ｃは、基板２ｃの長辺５ｃに沿う長手方向の両端部にそれぞれ配置されている。各電極３ｃは、平面視において一対の短辺６ｃ，６ｃに平行な一対の長辺７ｃ，７ｃおよび一対の長辺５ｃ，５ｃに平行な一対の短辺８ｃ，８ｃを有する矩形状に形成されている。

ヒューズ要素４ｃは、一対の電極３ｃ，３ｃそれぞれの下方に配置された一対のパッド部９ｃ，９ｃと、一対のパッド９ｃ，９ｃ間に配置された可溶体部１０ｃと、可溶体部１０ｃと各パッド部９ｃとを接続する一対の配線部１１ｃとを一体的に含む。この実施形態では、ヒューズ要素４ｃは、Ａｌ−Ｃｕ系合金からなるが、その他の金属材料からなっていてもよい。

各パッド部９ｃは、その全域が各電極３ｃの内方領域に収まるように、平面視において各電極３ｃよりも一回り小さい矩形状に形成されている。

可溶体部１０ｃは、基板２ｃの長手方向に沿って延びるライン状に形成されており、その両端部に各配線部１１ｃが接続されている。この実施形態では、可溶体部１０ｃは、基板２ｃの長手方向に沿う直線状であるが、むろんＳ字状等の曲線状であってもよい。また、可溶体部１０ｃは、この実施形態では、配線部１１ｃとほぼ同じ幅で形成されているが、可溶体部１０ｃをより容易に溶断させる観点から、配線部１１ｃよりも幅狭に形成してもよい。

そして、この可溶体部１０ｃの長手方向に直交する幅方向の両側方に、第３参考例の壁部の一例としての一対のダミーメタル１２ｃ，１２ｃが配置されている。一対のダミーメタル１２ｃ，１２ｃは、ヒューズ要素４ｃと同一の金属材料（この実施形態ではＡｌ−Ｃｕ系合金）からなる。また、一対のダミーメタル１２ｃ，１２ｃは、ライン状の可溶体部１０ｃに沿って同じくライン状（直線状）に延びており、可溶体部１０ｃとの間に側方の隙間１３ｃを隔てて配置されている。この実施形態では、ライン状の可溶体部１０ｃおよび一対のダミーメタル１２ｃ，１２ｃをいずれも基板２ｃの長手方向に沿って形成することで、基板２ｃの幅方向に沿って形成する場合に比べて、サイズが制限された基板２ｃ上の領域において比較的長い可溶体部１０ｃおよび一対のダミーメタル１２ｃ，１２ｃを形成できる。これにより、ある程度長い距離に亘って側方の隙間１３ｃを形成できるので、可溶体部１０ｃの熱を蓄える領域を増やすことができる。

一対の配線部１１ｃは、基板２ｃの幅方向において、可溶体部１０ｃに対して一方側およびその反対側に一つずつ配置されている。この実施形態では、各配線部１１ｃは、可溶体部１０ｃの端部から基板２ｃの長辺５ｃに垂直に延びる部分と、当該長辺５ｃに平行に延びる部分とを有する鉤形（Ｌ形）に形成されており、長辺５ｃに平行な部分がパッド部９ｃに接続されている。

図６２は、図６１のチップ型ヒューズ１ｃのＡ−Ａ切断面、Ｂ−Ｂ切断面およびＣ−Ｃ切断面における断面図であって、Ａ−Ａ切断面は可溶体部１０ｃおよびダミーメタル１２ｃの構造を示し、Ｂ−Ｂ切断面は配線部１１ｃの構造を示し、Ｃ−Ｃ切断面はパッド部９ｃの構造を示している。また、図６３は、図６１のチップ型ヒューズ１ｃのＤ−Ｄ切断面における断面図であって、可溶体部１０ｃと配線部１１ｃとの接続部分を示している。次に、図６２および図６３を参照して、チップ型ヒューズ１ｃの断面構造を説明する。

基板２ｃの表面２１ｃには、その全域に亘ってパッド酸化膜１４ｃが形成されている。パッド酸化膜１４ｃは、酸化シリコン（ＳｉＯ_２）からなり、たとえば、１０００Å〜３００００Åの厚さを有している。ここで、パッド酸化膜１４ｃが形成された表面２１ｃは、その全域に亘って凹部が形成されていない平面状となっている。

パッド酸化膜１４ｃ上には、窒化膜１５ｃを介してヒューズ要素４ｃが形成されている。窒化膜１５ｃは、窒化シリコン（ＳｉＮ）からなり、たとえば、８０００Å以下の厚さを有している。この窒化膜１５ｃは、ヒューズ要素４ｃの下方領域において、可溶体部１０ｃの下方から除去されるように、ヒューズ要素４ｃの可溶体部１０ｃ以外の部分（この実施形態では、パッド部９ｃおよび配線部１１ｃ）の下方領域に選択的に形成されている。このように、可溶体部１０ｃ以外の部分が窒化膜１５ｃからなる支持膜によって下側から選択的に支持されているので、可溶体部１０ｃは、その両端部に接続された部分（この実施形態では、配線部１１ｃ）によって基板２ｃに対して浮いた状態で両持ち支持されている。これにより、可溶体部１０ｃは、パッド酸化膜１４ｃで覆われた基板２ｃとの間に下方の隙間１６ｃを隔てて配置されている。また、可溶体部１０ｃの側方のダミーメタル１２ｃも同様に、基板２ｃとの間に下方の隙間１６ｃを隔てて配置されている。ここで、図６２のＡ−Ａ切断面に示すように、可溶体部１０ｃとダミーメタル１２ｃとの間の側方の隙間１３ｃは、後述する被覆酸化膜１８ｃの厚さを考慮して、０．６μｍ以下となっている。

この実施形態では、ヒューズ要素４ｃおよびダミーメタル１２ｃは、その下面が第３参考例の第１絶縁膜の一例としての下地酸化膜１７ｃで被覆され、さらにヒューズ要素４ｃ全体を被覆するように、第３参考例の第２絶縁膜の一例としての被覆酸化膜１８ｃが形成されている。ヒューズ要素４ｃを下地酸化膜１７ｃおよび被覆酸化膜１８ｃで完全に被覆することによって、可溶体部１０ｃをその周囲から確実に絶縁することができる。被覆酸化膜１８ｃは、基板２ｃの表面２１ｃの全域に亘って形成されており、図６２のＢ−Ｂ切断面およびＣ−Ｃ切断面、ならびに図６３のＤ−Ｄ切断面に示すように、ヒューズ要素４ｃおよびダミーメタル１２ｃの形成領域以外の領域において、パッド酸化膜１４ｃに固定されている。ダミーメタル１２ｃは、被覆酸化膜１８ｃに被覆されることで、被覆酸化膜１８ｃのパッド酸化膜１４ｃに固定された部分によって基板２ｃに対して浮いた状態で支持されている。

そして、可溶体部１０ｃおよびダミーメタル１２ｃを覆うように、第３参考例の天井部の一例としての酸化膜１９ｃ、窒化膜２０ｃおよび表面保護膜２２ｃの積層膜が形成されている。酸化膜１９ｃは、酸化シリコン（ＳｉＯ_２）からなり、たとえば、１００００Å以下の厚さを有している。窒化膜２０ｃは、窒化シリコン（ＳｉＮ）からなり、たとえば、１１０００Å〜１３０００Åの厚さを有している。表面保護膜２２ｃは、ポリイミドからなり、たとえば、２００００Å〜１０００００Åの厚さを有している。

この積層膜１９ｃ，２０ｃ，２２ｃは、可溶体部１０ｃおよびダミーメタル１２ｃの上方においては、図６２のＡ−Ａ切断面に示すように、可溶体部１０ｃを介して一対のダミーメタル１２ｃ，１２ｃの間に跨るように形成されている。これにより、可溶体部１０ｃと一対のダミーメタル１２ｃ，１２ｃとの間に側方の隙間１３ｃは、その上方が積層膜１９ｃ，２０ｃ，２２ｃで塞がれている。また、積層膜１９ｃ，２０ｃ，２２ｃにおいて酸化膜１９ｃは、側方の隙間１３ｃに対向する部分が選択的に除去されている。これにより、酸化膜１９ｃには、側方の隙間１３ｃと同一パターンの隙間２３ｃが形成されている。

積層膜１９ｃ，２０ｃ，２２ｃと被覆酸化膜１８ｃとの間には、窒化膜２４ｃが介在している。窒化膜２４ｃは、可溶体部１０ｃおよびダミーメタル１２ｃの上方領域から選択的に除去されている。これにより、積層膜１９ｃ，２０ｃ，２２ｃは、被覆酸化膜１８ｃで被覆された可溶体部１０ｃとの間に上方の隙間２５ｃを隔てて配置されている。

一対の電極３ｃ，３ｃは、図６２のＣ−Ｃ切断面に示すように、積層膜１９ｃ，２０ｃ，２２ｃ、窒化膜２４ｃおよび被覆酸化膜１８ｃを貫通して、その下面がパッド部９ｃに接続されている。

以上、このチップ型ヒューズ１ｃによれば、図６２のＡ−Ａ切断面に示すように、可溶体部１０ｃの両側方さらには上方および下方の四方全体に隙間１３ｃ，１６ｃ，２５ｃが形成されている。そのため、可溶体部１０ｃで発生した熱をその周囲（隙間１３ｃ，１６ｃ，２５ｃ）に効率よく蓄えることができる。したがって、チップ型ヒューズ１ｃの一対の電極３ｃ間に過電流が流入したときには、ヒューズ要素４ｃを可溶体部１０ｃで確実に溶断することができる。

また、可溶体部１０ｃの四方全体を隙間１３ｃ，１６ｃ，２５ｃで取り囲むことによって、可溶体部１０ｃの移動や歪曲に対応可能なスペースを確保することができる。

さらに、基板２ｃとして１００Ω・ｃｍ以上の抵抗値を有する高抵抗基板を採用しているので、可溶体部１０ｃの溶断時にパッド酸化膜１４ｃが破壊されても、当該破壊箇所から露出する基板２ｃを介してリーク電流が流れることを防止することができる。

図６４〜図７０は、図６１のチップ型ヒューズ１ｃの製造工程の一部を工程順に説明するための断面図であって、図６２と同じＡ−Ａ切断面、Ｂ−Ｂ切断面およびＣ−Ｃ切断面を示している。次に、図６４〜図７０を参照して、チップ型ヒューズ１ｃの製造方法を説明する。

チップ型ヒューズ１ｃを製造するには、まず図６４に示すように、たとえば熱酸化法によって、基板２ｃ上にパッド酸化膜１４ｃが形成される。次に、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）をパッド酸化膜１４ｃ上に堆積することによって、第３参考例の第１犠牲層の一例としての窒化膜１５ｃが形成される。窒化膜１５ｃの厚さは、後のエッチング工程（図６７参照）においてサイドエッチングが可能な大きさに設定され、たとえば８０００Å以下である。次に、たとえばＣＶＤ法によってＵＳＧ（Un-doped Silicate Glass）を窒化膜１５ｃ上に堆積することによって、第３参考例の第１絶縁膜の一例としての下地酸化膜１７ｃが形成される。下地酸化膜１７ｃの厚さは、後の２回のエッチング工程（図６７および図６９参照）で消失しない大きさに設定され、たとえば７０００Å〜９０００Åである。ただし、この下地酸化膜１７ｃを省略し、後述するヒューズ要素材料膜２６ｃを窒化膜１５ｃ上に直接堆積させてもよい。次に、たとえばスパッタ法によってＡｌ−Ｃｕ系合金を下地酸化膜１７ｃ上に堆積することによって、ヒューズ要素材料膜２６ｃが形成される。ヒューズ要素材料膜２６ｃの厚さは、たとえば４０００Å〜６０００Åである。

次に、図６５に示すように、ヒューズ要素材料膜２６ｃ上に、ヒューズ要素４ｃおよびダミーメタル１２ｃを形成すべき領域を選択的に覆うマスク（図示せず）が形成され、当該マスクを利用するドライエッチングによって、ヒューズ要素材料膜２６ｃが選択的に除去される。これにより、ヒューズ要素４ｃ（パッド部９ｃ、可溶体部１０ｃおよび配線部１１ｃ）およびダミーメタル１２ｃが同時に形成される。次に、ヒューズ要素４ｃの形成に利用したマスクを利用するドライエッチングによって、ヒューズ要素４ｃおよびダミーメタル１２ｃの下方領域以外の下地酸化膜１７ｃおよび窒化膜１５ｃが選択的に除去される。

次に、図６６に示すように、たとえばＣＶＤ法によってＵＳＧ（Un-doped Silicate Glass）を基板２ｃ上に堆積することによって、第３参考例の第２絶縁膜の一例としての被覆酸化膜１８ｃが形成される。被覆酸化膜１８ｃは、隣り合うヒューズ要素４ｃ（可溶体部１０ｃ）と一対のダミーメタル１２ｃ，１２ｃとの間に側方の隙間１３ｃが形成されるように、その一方表面および他方表面がヒューズ要素４ｃおよびダミーメタル１２ｃの上面および側面に沿って形成される。このとき、被覆酸化膜１８ｃの厚さは、後の２回のエッチング工程（図６７および図６９参照）で消失しない大きさ、かつ後の窒化膜２４ｃの堆積工程（図６８参照）において側方の隙間１３ｃが埋まらない大きさに設定される。この実施形態では、側方の隙間１３ｃが０．６μｍ以下となるように、たとえば７０００Å〜９０００Åの厚さに設定される。

次に、図６７に示すように、たとえば酸化シリコン（ＳｉＯ_２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素４ｃおよびダミーメタル１２ｃの下方領域の窒化膜１５ｃが選択的に除去される。この実施形態では、側方の隙間１３ｃにある被覆酸化膜１８ｃが除去された後、フッ素系ガスを利用するドライエッチングによって、側方の隙間１３ｃの底部から当該窒化膜１５ｃが等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素４ｃおよびダミーメタル１２ｃの下方領域に下方の隙間１６ｃが形成され、ヒューズ要素４ｃおよびダミーメタル１２ｃが基板２ｃに対して浮いた状態となる。

次に、図６８に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）およびＵＳＧ（Un-doped Silicate Glass）を基板２ｃ上に順に堆積することによって、第３参考例の第２犠牲層の一例としての窒化膜２４ｃおよび酸化膜１９ｃが形成される。この際、側方の隙間１３ｃが０．６μｍ以下であるので、窒化膜２４ｃおよび酸化膜１９ｃは、可溶体部１０ｃを覆うように一対のダミーメタル１２ｃ，１２ｃの間に跨って形成される。

次に、図６９に示すように、たとえば酸化シリコン（ＳｉＯ_２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素４ｃおよびダミーメタル１２ｃの上方領域の窒化膜２４ｃが選択的に除去される。この実施形態では、酸化膜１９ｃに側方の隙間１３ｃと同一パターンの隙間２３ｃが形成された後、フッ素系ガスを利用するドライエッチングによって、当該隙間２３ｃの底部から当該窒化膜２４ｃが等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素４ｃおよびダミーメタル１２ｃの上方領域に上方の隙間２５ｃが形成される。

次に、図７０に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）を酸化膜１９ｃ上に堆積することによって、窒化膜２０ｃが形成される。次に、ポリイミドを窒化膜２０ｃ上に塗布し、当該ポリイミドをキュアすることによって、表面保護膜２２ｃが形成される。次に、ヒューズ要素４ｃのパッド部９ｃ上の積層膜１８ｃ，２４ｃ，１９ｃ，２０ｃ，２２ｃをエッチングによって選択的に除去することによって、電極３ｃ用のコンタクトホール２７ｃが形成される。

その後は、コンタクトホール２７ｃから露出するパッド部９ｃにめっきすることによって、一対の電極３ｃ，３ｃが同時に形成される。以上の工程を経て、チップ型ヒューズ１ｃが得られる。

以上、このチップ型ヒューズ１ｃの製造方法によれば、窒化膜１５ｃと、下地酸化膜１７ｃおよび被覆酸化膜１８ｃとのエッチングレートの差を利用して、ヒューズ要素４ｃおよびダミーメタル１２ｃの下方領域の窒化膜１５ｃを等方性エッチングによって簡単にエッチングすることができる（図６７参照）。同様のエッチングレートの差を利用して、ヒューズ要素４ｃおよびダミーメタル１２ｃの上方領域の窒化膜２４ｃを簡単にエッチングすることができる（図６９参照）。さらに、ヒューズ要素４ｃおよびダミーメタル１２ｃが同一の材料であるＡｌ−Ｃｕ系合金からなるので、図６５に示すように、これらを同一工程で形成することができる。

したがって、過電流が流入したときにヒューズ要素４ｃを可溶体部１０ｃで確実に溶断できるチップ型ヒューズ１ｃを効率よく製造することができる。

以上、第３参考例の一実施形態について説明したが、第３参考例はさらに他の形態で実施することもできる。

たとえば、チップ型ヒューズ１ｃのベースとなる基板として、シリコン基板に代表される半導体基板を用いてもよいし、半導体基板に代えて、セラミック基板等の絶縁性基板を用いてもよい。

また、可溶体部１０ｃの両側方に形成され、ダミーメタル１２ｃを一例として挙げた壁部は、基板２ｃに対して浮いている必要はなく、基板２ｃ上に固定されていてもよい。

また、前述の実施形態では、下方の隙間１６ｃおよび上方の隙間２５ｃは等方性のドライエッチングによって形成されたが、これらの隙間１６ｃ，２５ｃはウエットエッチングによって形成されてもよい。

なお、この第３参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
基板と、
前記基板上に形成された一対の電極と、
前記基板上において前記一対の電極間に両端が接続され、前記基板との間に下方の隙間を隔てて形成された可溶体部を選択的に有する金属製のヒューズ要素と、
前記ヒューズ要素の長手方向に直交する幅方向の両側から前記可溶体部を挟むように形成され、それぞれが前記可溶体部との間に側方の隙間を隔てて配置された一対の壁部とを含む、チップ型ヒューズ。

この構成によれば、少なくとも可溶体部の下方および両側方の三方に隙間が形成されているので、可溶体部で発生した熱をその周囲（隙間）に効率よく蓄えることができる。したがって、チップ型ヒューズに過電流が流入したときには、ヒューズ要素を可溶体部で確実に溶断することができる。
（項２）
前記ヒューズ要素は、前記可溶体部と同一の金属材料で一体的に形成され、前記基板上の領域に接するように配置された配線部を含み、
前記可溶体部は、前記基板に対して浮いた状態で前記配線部によって支持されている、項１に記載のチップ型ヒューズ。
（項３）
前記壁部は、前記ヒューズ要素と同一の金属材料からなるダミーメタルを含む、項１または２に記載のチップ型ヒューズ。

この構成によれば、壁部をヒューズ要素と同一工程で形成できるので、製造工程の工程数を増やすことなく、可溶体部で確実に溶断できる構造を形成することができる。
（項４）
前記可溶体部を覆うように前記一対の壁部の間に跨って形成され、前記可溶体部との間に上方の隙間を隔てて配置された絶縁材料からなる天井部をさらに含む、項１〜３のいずれか一項に記載のチップ型ヒューズ。

この構成によれば、可溶体部の上方にも隙間が形成されているので、可溶体部の四方全てを隙間で取り囲むことができる。よって、ヒューズ要素を可溶体部で確実に溶断するという第３参考例の効果をより効果的に実現することができる。
（項５）
前記チップ型ヒューズは、その表面を覆う表面保護膜を含み、
前記天井部は、前記表面保護膜の前記可溶体部を覆う部分を利用して形成されている、項４に記載のチップ型ヒューズ。

この構成によれば、天井部を表面保護膜と同一工程で形成できるので、製造工程の工程数の増加を防止することができる。
（項６）
前記ヒューズ要素は、前記可溶体部と同一の金属材料で一体的に形成され、前記一対の電極それぞれの下方において各前記電極の下面に接続されたパッド部を含む、項１〜５のいずれか一項に記載のチップ型ヒューズ。

第３参考例によればヒューズ要素を可溶体部で確実に溶断できるので、この構成のようにパッド部を可溶体部と同一の金属材料で一体的に形成していても、過電流の流入時にパッド部が溶断することがほとんどない。したがって、可溶体部とパッド部とを同一工程で形成することができる。
（項７）
前記可溶体部を被覆する絶縁膜をさらに含む、項１〜６のいずれか一項に記載のチップ型ヒューズ。

この構成によれば、可溶体部をその周囲から確実に絶縁することができる。
（項８）
前記ヒューズ要素は、Ａｌ-Ｃｕ系合金からなる、項１〜７のいずれか一項に記載のチップ型ヒューズ。
（項９）
前記基板は、シリコン基板を含む、項１〜８のいずれか一項に記載のチップ型ヒューズ。
（項１０）
基板上に第１犠牲層を形成する工程と、
前記第１犠牲層上に、一端および他端を有する金属製のヒューズ要素を形成する工程と、
前記第１犠牲層上において、前記ヒューズ要素の長手方向の中間部分の当該長手方向に直交する幅方向の両側方に、前記中間部分との間に側方の隙間を隔てるように一対の壁部を選択的に形成する工程と、
少なくとも前記ヒューズ要素の前記中間部分の下方の前記第１犠牲層を除去することによって、前記中間部分と前記基板との間に下方の隙間を形成する工程と、
前記ヒューズ要素の一端および他端にそれぞれ接続されるように、一対の電極を前記基板上に形成する工程とを含む、チップ型ヒューズの製造方法。

この方法によれば、少なくともヒューズ要素の中間部分の下方および両側方の三方に隙間が形成されるので、この中間部分を可溶体部とする第３参考例のチップ型ヒューズを製造することができる。
（項１１）
前記下方の隙間を形成する工程は、前記第１犠牲層を等方性エッチングによって除去することによって前記下方の隙間を形成する工程を含む、項１０に記載のチップ型ヒューズの製造方法。

この方法によれば、等方性エッチングを採用することによって、ヒューズ要素の中間部分の下方に効率よくエッチングガスまたはエッチング液を供給できるので、第１犠牲層を簡単にエッチングすることができる。
（項１２）
前記壁部を形成する工程は、前記ヒューズ要素を形成するときに同時に、前記ヒューズ要素と同一の金属材料を用いてダミーメタルを形成する工程を含む、項１０または１１に記載のチップ型ヒューズの製造方法。

この方法によれば、壁部をヒューズ要素と同一工程で形成できるので、製造工程の工程数を増やすことなく、可溶体部（ヒューズ要素の中間部分）で確実に溶断できる構造を形成することができる。
（項１３）
前記側方の隙間が埋まらないように、前記中間部分を覆って前記一対の壁部に跨る第２犠牲層を形成する工程と、
前記ヒューズ要素の前記中間部分に対向するように、前記第２犠牲層上に絶縁材料からなる天井部を形成する工程と、
前記天井部の下方の前記第２犠牲層を除去することによって、前記中間部分と前記天井部との間に上方の隙間を形成する工程とをさらに含む、項１０〜１２のいずれか一項に記載のチップ型ヒューズの製造方法。

この方法によれば、ヒューズ要素の中間部分（可溶体部）の上方にも隙間が形成されるので、天井部をさらに含む第３参考例のチップ型ヒューズを製造することができる。
（項１４）
前記壁部を形成する工程は、前記ヒューズ要素の前記中間部分との間隔が０．６μｍ以下となるように、前記壁部を形成する工程を含み、
前記第２犠牲層を形成する工程は、前記第２犠牲層の材料をＣＶＤ法で堆積することによって、前記第２犠牲層を形成する工程を含む、項１３に記載のチップ型ヒューズの製造方法。

この方法によれば、ヒューズ要素の中間部分と壁部との間隔を０．６μｍ以下にすることによって、ＣＶＤによって第２犠牲層の材料を堆積するときに、中間部分と壁部との隙間が当該材料で埋まらないようにすることができる。
（項１５）
前記ヒューズ要素の形成前に、前記第１犠牲層上に前記第１犠牲層に対してエッチング選択比を有する第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記ヒューズ要素を形成し、当該ヒューズ要素を被覆するように前記第１犠牲層に対してエッチング選択比を有する第２絶縁膜を、前記一対の壁部との間に前記側方の隙間を隔てるように形成する工程とをさらに含む、項１０〜１４のいずれか一項に記載のチップ型ヒューズの製造方法。

この方法によれば、第１および第２絶縁膜によってエッチングガス等からヒューズ要素を保護しつつ、第１および第２絶縁膜と第１犠牲層とのエッチングレートの差を利用して、第１犠牲層を選択的に除去することができる。
（項１６）
前記第１犠牲層は窒化シリコン（ＳｉＮ）からなり、前記第１絶縁膜および前記第２絶縁膜は酸化シリコン（ＳｉＯ_２）からなる、項１５に記載のチップ型ヒューズの製造方法。

以上、本発明および第１〜第３参考例の実施形態を説明したが、前述の実施形態は、本発明および第１〜第３参考例の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明および第１〜第３参考例はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。

また、たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。

本出願は、２０１３年４月４日に日本国特許庁に提出された特願２０１３−０７８８２５号、２０１３年４月１５日に日本国特許庁に提出された特願２０１３−０８５０８７号、２０１３年４月１９日に日本国特許庁に提出された特願２０１３−０８８５８６号および２０１３年５月７日に日本国特許庁に提出された特願２０１３−０９７９５０号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。

１ 複合チップ
２ 基板
２Ａ 素子形成面
２Ｃ 側面
２Ｄ 側面
２Ｅ 側面
２Ｆ 側面
３ 第１接続電極
４ 第２接続電極
５ 素子
６ 抵抗器
７ 境界領域
９ 実装基板
９Ａ 実装面
１１ コーナー部
１３ 半田
２０ 絶縁膜
２１ 抵抗体膜
２２ 配線膜
２３ パッシベーション膜
２４ 樹脂膜
２７ 引き出し部
３３ Ｎｉ層
３４ Ｐｄ層
３５ Ａｕ層
８５ 周縁部
８６ 周縁部
８７ 周縁部
８８ ランド
１００ 回路アセンブリ
１０１ コンデンサ
１１１ 下部電極膜
１１３ 上部電極膜
Ｃ１〜Ｃ９ キャパシタ要素
Ｆ（Ｆ１〜Ｆ９） ヒューズ
Ｒ 抵抗体

Claims (18)

1. 共通の基板上に互いに間隔を空けて配置され、互いに異なる機能を有する複数のチップ素子と、
   各前記チップ素子において、前記基板の表面に形成された一対の電極とを含む、複合チップ部品。
2. 前記電極と前記基板との間に介在された絶縁膜をさらに含み、
   前記絶縁膜は、前記基板の表面において、互いに隣り合う前記チップ素子の境界領域を覆うように形成されている、請求項１に記載の複合チップ部品。
3. 前記一対の電極は、互いに対向する前記基板の一方の側面側およびその反対の側面側にそれぞれ配置されており、
   各前記電極は、前記基板の縁部を覆うように、前記基板の表面および側面に跨って形成された周縁部を有している、請求項１または２に記載の複合チップ部品。
4. 前記複合チップ部品は、一対の前記チップ素子を共通の前記基板上に備えるペアチップ部品であり、
   前記電極の前記周縁部は、前記基板の四隅の角部を覆うように形成されている、請求項３に記載の複合チップ部品。
5. 前記基板の表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、請求項３または４に記載の複合チップ部品。
6. 前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する部分が選択的に露出しており、当該露出部分を除く部分が樹脂膜で選択的に覆われている、請求項５に記載の複合チップ部品。
7. 前記電極は、前記樹脂膜の表面から突出するように形成されている、請求項６に記載の複合チップ部品。
8. 前記電極は、前記樹脂膜の表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、請求項７に記載の複合チップ部品。
9. 前記電極が、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、請求項１〜８のいずれか一項に記載の複合チップ部品。
10. 前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、請求項９に記載の複合チップ部品。
11. 前記複数のチップ素子は、平面寸法が０．４ｍｍ×０．２ｍｍである０４０２サイズであるチップ素子を含む、請求項１〜１０のいずれか一項に記載の複合チップ部品。
12. 前記複数のチップ素子は、平面寸法が０．３ｍｍ×０．１５ｍｍである０３０１５サイズであるチップ素子を含む、請求項１〜１１のいずれか一項に記載の複合チップ部品。
13. 前記複数のチップ素子は、前記一対の電極間に接続された抵抗体を有する抵抗器を含む、請求項１〜１２のいずれか一項に記載の複合チップ部品。
14. 前記抵抗器は、
    複数の前記抵抗体と、
    前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズと含む、請求項１３に記載の複合チップ部品。
15. 前記複数のチップ素子は、前記一対の電極間に接続されたキャパシタを有するコンデンサを含む、請求項１〜１４のいずれか一項に記載の複合チップ部品。
16. 前記コンデンサは、
    前記キャパシタを構成する複数のキャパシタ要素と、
    前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとを含む、請求項１５に記載の複合チップ部品。
17. 請求項１〜１６のいずれか一項に記載の複合チップ部品と、
    前記基板の表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
18. 請求項１７に記載の回路アセンブリと、
    前記回路アセンブリを収容した筐体とを含む、電子機器。

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