JP6618375B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6618375B2
JP6618375B2 JP2016017350A JP2016017350A JP6618375B2 JP 6618375 B2 JP6618375 B2 JP 6618375B2 JP 2016017350 A JP2016017350 A JP 2016017350A JP 2016017350 A JP2016017350 A JP 2016017350A JP 6618375 B2 JP6618375 B2 JP 6618375B2
Authority
JP
Japan
Prior art keywords
insulating film
film
fuse
semiconductor device
fuse element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016017350A
Other languages
English (en)
Other versions
JP2017139264A (ja
Inventor
吉孝 木村
吉孝 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2016017350A priority Critical patent/JP6618375B2/ja
Priority to TW106102521A priority patent/TWI714713B/zh
Priority to CN201710056947.8A priority patent/CN107026145B/zh
Priority to US15/420,744 priority patent/US9984966B2/en
Priority to KR1020170014436A priority patent/KR20170091532A/ko
Publication of JP2017139264A publication Critical patent/JP2017139264A/ja
Application granted granted Critical
Publication of JP6618375B2 publication Critical patent/JP6618375B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3211Nitridation of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53271Conductive materials containing semiconductor material, e.g. polysilicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62Protection against overvoltage, e.g. fuses, shunts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置に関し、特にレーザー照射でブローさせるヒューズ素子を有する半導体装置に関する。
一般に、半導体装置の抵抗値の調整や冗長回路の設定にヒューズ素子が広く使われている。ヒューズ素子を切断することで導通状態から非導通状態に変化させ、トリミング回路に所望の情報を記憶させる。ヒューズ素子の切断には、レーザー照射でヒューズ素子をブローさせる方法や、大電流を流して溶断させる方法などが用いられる。
レーザー照射でブローさせるヒューズ素子は、ポリシリコンなどの導電体で構成され、シリコン酸化膜などの絶縁膜により被覆された状態で、該絶縁膜を介してレーザーが照射されることにより切断される(例えば、特許文献1参照)。
特開2000−40388号公報
近年、半導体装置の小型化に伴い、ヒューズ素子にも小型化が求められており、特に複数の隣接するヒューズ素子の間隔を狭くする必要が生じている。
図7に、従来の小型化された半導体装置400の構成を示す。図7(a)は、半導体装置400において複数のヒューズ素子が形成された領域の平面図であり、図7(b)は、図7(a)におけるB−B線に沿った断面図である。
図7に示すように、従来の半導体装置400は、半導体基板41上に形成された絶縁膜42の上に、近接して配置された複数のポリシリコン等の導電体からなるヒューズ素子43(43a,43b,43c)を備えている。さらに、複数のヒューズ素子43を覆う絶縁膜45が設けられ、絶縁膜45には、レーザー照射用にヒューズ開口部46が形成されている。
図8は、図7の半導体装置400において、ヒューズ素子43を切断した場合に生じる問題の一例を説明するための図であり、図8(a)は、図7(a)に対応する平面図、図8(b)は、図8(a)におけるB−B線に沿った断面図、図8(c)は、図8(a)におけるC−C線に沿った断面図である。
図8は、図示された3つのヒューズ素子43のうち、左側と中央のヒューズ素子43a及び43bを切断した状態を示している。
図8に示すように、近接して配置されたヒューズ素子43a及び43bそれぞれにレーザーを照射すると、ヒューズ素子43a及び43bのレーザーが照射された部分の導電体が溶融、気化して蒸気圧が上がり、被覆していた絶縁膜45ごと爆発してヒューズ素子43a及び43bはそれぞれ非導通状態となる。
しかしながら、隣接するヒューズ素子43の間隔が狭いことから、レーザー照射により形成されたヒューズブロー痕47は、隣り合うヒューズブロー痕47同士で繋がった状態となる。
このとき、溶融、気化した導電体が遠くまで吹き飛ばず、図8(a)及び(c)に示すように、ヒューズブロー痕47の内側面に再付着し、再付着層48が形成されてしまう場合がある。すなわち、気化した導電体の再付着により、切断された隣接するヒューズ素子43同士が電気的に短絡してしまうという問題が生じる。
これは、以下の理由による。
半導体装置400では、外部から浸入する水分によってヒューズ素子43や配線(図示せず)等が腐食することを防ぐために、絶縁膜45として耐湿性の高いBPSG膜またはPSG膜を用いている。しかしながら、BPSG膜及びPSG膜は、いずれも耐湿性においては優れているものの、機械的強度が低い。
絶縁膜45の機械的強度が低いと、レーザー照射時の導電体の蒸気圧が十分に上がらない状態で爆発が起きるため、導電体が遠くまで吹き飛ばず、溶融、気化した導電体のヒューズブロー痕47内への再付着が起きやすい。上述のとおり、小型化のため隣接するヒューズ素子43の間隔が狭くなっているため、隣り合うヒューズブロー痕47同士が繋がった状態であることから、図8(a)に示すように、再付着層48は、切断されたヒューズ素子43aと43bとを接続するように形成されてしまい、その結果、ヒューズ素子43aと43bとが短絡してしまうこととなる。
図9は、図7の半導体装置400において、ヒューズ素子43を切断した場合に生じる問題の別の例を説明するための図であり、図9(a)は、図7(a)に対応する平面図、図9(b)は、図9(a)におけるB−B線に沿った断面図である。
図9は、図示された3つのヒューズ素子43のうち、中央のヒューズ素子43bを切断した状態を示している。
図9に示すように、ヒューズ素子43bにレーザーを照射して、ヒューズ素子43bをブローさせると、ヒューズブロー痕47内に、隣接するヒューズ素子43(本例ではヒューズ素子43c)の一部が露出してしまう場合がある。
すなわち、上述のとおり、絶縁膜45の機械的強度が低いことから、ヒューズブロー痕47がヒューズ素子43bに隣接するヒューズ素子43cの上まで広がってしまい、ヒューズ素子43cに露出部EXPが形成される。このようにヒューズ素子43cが露出してしまうと、水分によってヒューズ素子43cが腐食したり、露出部EXPから酸化が進んでいきヒューズ素子43cが断線したりする等の問題につながる。
図8及び図9に示すような問題は、隣接するヒューズ素子の間隔が5μm以下と狭くなってくると特に発生しやすくなる。
本発明は、上記のような問題を解決するためになされたものであり、ヒューズ素子の耐湿性を維持しつつ、隣接するヒューズ素子の間隔が狭い場合でも、レーザー照射によりヒューズ素子を切断した際に、ヒューズ素子を構成する導電体の再付着や、ヒューズ素子の断線等を防止することが可能な半導体装置を提供することを目的としている。
本発明の半導体装置は、半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に互いに隣接して設けられた複数のヒューズ素子と、前記ヒューズ素子の少なくとも側面を覆う保護絶縁膜と、前記ヒューズ素子及び前記保護絶縁膜を覆うBPSG膜またはPSG膜からなる第2の絶縁膜とを備え、前記保護絶縁膜の機械的強度が前記第2の絶縁膜より高いことを特徴とする。
本発明によれば、第2の絶縁膜よりも機械的強度の高い保護絶縁膜がヒューズ素子の少なくとも側面を覆っていることから、レーザー照射時にヒューズ素子のレーザーが照射された部分の導電体の蒸気圧が高くなった状態で爆発が起きる。したがって、従来の半導体装置400よりも大きな力で爆発が起きることから、溶融、気化した導電体が遠くまで吹き飛び、爆発により形成されるブロー痕内への再付着が起き難くなるという効果を奏する。
また、ヒューズ素子側面を覆う保護絶縁膜の存在により、当該爆発の力は水平方向に広がり難くなるため、レーザー照射されたヒューズ素子に隣接するヒューズ素子上までヒューズブロー痕が広がることが抑制され、よって、隣接するヒューズ素子が露出することを防止することが可能となる。
第1の実施形態による半導体装置100の構造を説明するための図であり、図1(a)は、半導体装置100において複数のヒューズ素子が形成された領域の平面図、図1(b)は、図1(a)におけるB−B線に沿った断面図である。 図1の半導体装置100におけるヒューズ素子のブロー後の状態を説明するための図であり、図2(a)は、図1(a)に対応する平面図、図2(b)は、図2(a)におけるB−B線に沿った断面図である。 第2の実施形態による半導体装置200の構造を説明するための図であり、図3(a)は、半導体装置200において複数のヒューズ素子が形成された領域の平面図、図3(b)は、図3(a)におけるB−B線に沿った断面図である。 図3の半導体装置200におけるヒューズ素子のブロー後の状態を説明するための図であり、図4(a)は、図3(a)に対応する平面図、図4(b)は、図4(a)におけるB−B線に沿った断面図である。 第3の実施形態による半導体装置300の構造を説明するための図であり、図5(a)は、半導体装置300において複数のヒューズ素子が形成された領域の平面図、図5(b)は、図5(a)におけるB−B線に沿った断面図である。 図5の半導体装置300におけるヒューズ素子のブロー後の状態を説明するための図であり、図6(a)は、図5(a)に対応する平面図、図6(b)は、図6(a)におけるB−B線に沿った断面図である。 従来の半導体装置400の構造を説明するための図であり、図7(a)は、半導体装置400において複数のヒューズ素子が形成された領域の平面図、図7(b)は、図7(a)におけるB−B線に沿った断面図である。 従来の半導体装置400におけるヒューズ素子のブロー後の問題を説明するための図であり、図8(a)は、図7(a)に対応する平面図、図8(b)は、図8(a)におけるB−B線に沿った断面図、図8(c)は、図8(a)におけるC−C線に沿った断面図である。 従来の半導体装置400におけるヒューズ素子のブロー後の別の問題を説明するための図であり、図9(a)は、図7(a)に対応する平面図、図9(b)は、図9(a)におけるB−B線に沿った断面図である。
以下、本発明の実施形態について、図面を参照して説明する。
[第1の実施形態]
図1は、第1の実施形態による半導体装置100の構造を説明するための図であり、図1(a)は、半導体装置100において複数のヒューズ素子が形成された領域の平面図、図1(b)は、図1(a)におけるB−B線に沿った断面図である。
図1に示すように、本実施形態による半導体装置100においては、半導体基板11上に絶縁膜12が設けられ、その上に、ポリシリコン膜等の導電体からなる複数のヒューズ素子13(13a,13b,13c)が互いに隣接して配置されている。さらに、複数のヒューズ素子13の側面、上面、及び絶縁膜12の上面を覆う保護絶縁膜14が設けられている。保護絶縁膜14の上には絶縁膜15が設けられ、絶縁膜15には、レーザー照射用のヒューズ開口部16が形成されている。
絶縁膜15は、ヒューズ素子13や図示しない領域に形成された配線等が外部から浸入する水分によって腐食(酸化等)されることを防止するために、水分を通しにくい、すなわち、耐湿性の高い膜であるBPSG膜またはPSG膜で構成されている。
保護絶縁膜14は、機械的強度が絶縁膜15よりも高い絶縁膜からなり、例えば、シリコン窒化膜またはシリコン酸窒化膜を用いることができる。いずれの膜も通常の半導体製造プロセスに容易に導入可能である。
機械的強度を表す指標は多数あるが、例えばBPSG膜またはPSG膜を含む石英(SiO)の曲げ強度は約150MPaであるのに対し、シリコン窒化膜を含む窒化珪素は600〜1000MPaであり、窒化珪素の曲げ強度はSiOより高い。
上記のように構成された半導体装置100において、図1に示された3つのヒューズ素子13のうち、近接して配置されたヒューズ素子13a及び13bそれぞれにレーザーを照射すると、ヒューズ素子13a及び13bのレーザーが照射された部分の導電体が溶融、気化して蒸気圧が上がる。このとき、ヒューズ素子13の側面及び上面は絶縁膜15よりも機械的強度の高い保護絶縁膜14で覆われているため、導電体が溶融、気化しても、すぐには爆発しない。すなわち、保護絶縁膜14を破壊できる程度にレーザー照射部の蒸気圧が十分に高くなってはじめて、保護絶縁膜14とその上の絶縁膜15ごと爆発し、ヒューズ素子13a及び13bがそれぞれ非導通状態となる。
このようにしてヒューズ素子13a及び13bが切断された状態を図2に示す。図2(a)は、図1(a)に対応する平面図、図2(b)は、図2(a)におけるB−B線に沿った断面図である。
図2に示すように、ヒューズ素子13a及び13bの切断部の周囲には、それぞれヒューズブロー痕17が形成されるが、ヒューズブロー痕17内に再付着層は形成されない。したがって、図8に示した従来の半導体装置400のように切断されたヒューズ素子13aと13bとが短絡することが防止される。これは、上述のとおり、ヒューズ素子13の側面及び上面が保護絶縁膜14で覆われていることにより、レーザー照射された導電体の蒸気圧が十分に高まってから爆発が起きることにより、溶融、気化した導電体を遠くまで飛散させることができるからである。
また、ヒューズ素子13の側面が機械的強度の高い保護絶縁膜14で支持されているため、爆発の力は水平方向に広がり難くなり、レーザー照射されたヒューズ素子に隣接するヒューズ素子上までブロー痕が広がることが抑制される。これにより、隣接するヒューズ素子(例えば、ヒューズ素子13c)が露出し、ダメージを受けることを防止することが可能となる。
本実施形態において、ヒューズ素子13の上面における保護絶縁膜14の膜厚は、厚くし過ぎると通常のレーザー照射条件でブローすることが困難となるため、100nm以下であることが望ましい。下限は保護絶縁膜14が安定して形成できるように10nm以上とするのが良い。
保護絶縁膜14は、絶縁膜12上にヒューズ素子13を形成した後、例えば、プラズマCVD法により、ヒューズ素子13の上面、側面、及び絶縁膜12の上面に一体の膜として形成される。したがって、本実施形態では、ヒューズ素子の側面の保護絶縁膜14の膜厚は、ヒューズ素子13の上面の保護絶縁膜14の膜厚と同等の厚さに制限される。
そこで、以下に、第2の実施形態として、ヒューズ素子13の側面をより強固に支持する構成につき説明する。
[第2の実施形態]
図3は、第2の実施形態による半導体装置200の構造を説明するための図であり、図3(a)は、半導体装置200において複数のヒューズ素子が形成された領域の平面図、図3(b)は、図3(a)におけるB−B線に沿った断面図である。
本実施形態の半導体装置200では、図1に示す第1の実施形態の半導体装置100における保護絶縁膜14に代えて、各ヒューズ素子13の両側面に保護絶縁膜24がそれぞれ形成されている。保護絶縁膜24は、保護絶縁膜14と同様、機械的強度が絶縁膜15よりも高い絶縁膜からなり、例えば、シリコン窒化膜またはシリコン酸窒化膜を用いることができる。
その他の構成については、図1の半導体装置100と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
保護絶縁膜24は、第1の実施形態と異なり、ヒューズ素子13の上面と絶縁膜12の上面には形成されていない。保護絶縁膜24は、半導体装置100における保護絶縁膜14よりも厚く形成されている。これにより、半導体装置100における保護絶縁膜14よりも、ヒューズ素子13の側面がより強固に支持される。
半導体装置200において、レーザー照射により、ヒューズ素子13a及び13bが切断された状態を図4に示す。図4(a)は、図3(a)に対応する平面図、図4(b)は、図4(a)におけるB−B線に沿った断面図である。
上述のとおり、本実施形態では、保護絶縁膜24が厚く形成されているため、図4に示すように、ヒューズブロー痕27は、水平方向の広がりが図2に示すヒューズブロー痕17よりも狭くなる。すなわち、レーザーの照射による爆発の力が水平方向に広がって、隣接するヒューズ素子上までブロー痕が広がることを第1の実施形態よりもより確実に抑えることが可能となる。
保護絶縁膜24の厚さは、厚ければ厚いほど所期の効果が高くなるため、隣り合う保護絶縁膜24同士が接する厚さとするのが最も好ましい。
保護絶縁膜24は、絶縁膜12上にヒューズ素子13を形成した後、例えば、プラズマCVD法により、ヒューズ素子13の上面及び側面を含む全面に保護絶縁膜24を構成するシリコン窒化膜等の絶縁膜を形成した後、ヒューズ素子13の上面が露出するまでエッチバックを行い、ヒューズ素子13の側面に絶縁膜を残すことにより形成される。
したがって、半導体装置100において保護絶縁膜14を形成するよりも、エッチバックの工程を追加する必要が生じる。しかしながら、保護絶縁膜24が厚いことにより、隣接ヒューズ素子へのダメージ防止効果を第1の実施形態の半導体装置100よりも高めることができる。
また、ヒューズ素子13の上面に保護絶縁膜が設けられていないため、レーザー照射部の蒸気圧が半導体装置100に比べると多少低い状態で爆発することとなるが、ヒューズ素子13の側面上に保護絶縁膜24が設けられていることにより、従来の半導体装置400と比べて、レーザー照射部の蒸気圧を高めた状態で爆発させることができ、よって、溶融、気化した導電体がヒューズブロー痕27内に再付着することも抑制できる。
[第3の実施形態]
図5は、第3の実施形態による半導体装置300の構造を説明するための図であり、図5(a)は、半導体装置300において複数のヒューズ素子が形成された領域の平面図、図5(b)は、図5(a)におけるB−B線に沿った断面図である。
本実施形態の半導体装置300では、図1に示す第1の実施形態の半導体装置100における保護絶縁膜14に代えて、保護絶縁膜34が形成されている。保護絶縁膜34は、保護絶縁膜14と同様、機械的強度が絶縁膜15よりも高い絶縁膜からなり、例えば、シリコン窒化膜またはシリコン酸窒化膜を用いることができる。
その他の構成については、図1の半導体装置100と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図5に示すように、保護絶縁膜34は、複数のヒューズ素子13の側面、上面、及び絶縁膜12上面を覆って形成されている。
保護絶縁膜34は、ヒューズ素子13の側面に設けられた第1の部分34sと、ヒューズ素子13の上面に設けられた第2の部分34tとを含んで構成されている。
そして、保護絶縁膜の第1の部分34sの厚さは、第2の部分34tの厚さよりも厚く形成されている。
また、保護絶縁膜34の第1の部分34sの膜厚は、上記第2の実施形態にて説明したとおり、厚ければ厚いほど良く、隣り合う第1の部分34s同士が接する厚さとするのが最も好ましい。
保護絶縁膜34の第2の部分34tの膜厚は、上記第1の実施形態にて説明したとおり、厚くし過ぎると通常のレーザー照射条件でブローすることが困難となるため、100nm以下であることが好ましい。
保護絶縁膜34は、まず、第2の実施形態における保護絶縁膜24を形成するのと同様にして、ヒューズ素子13の側面に保護絶縁膜34を構成するシリコン窒化膜等の絶縁膜を残し、ヒューズ素子13の上面を露出させ、その後、プラズマCVD法により、全面に保護絶縁膜34の第2の部分34tに必要な厚さの絶縁膜を形成することにより形成される。
上記のように構成された半導体装置300において、レーザー照射により、ヒューズ素子13a及び13bが切断された状態を図6に示す。図6(a)は、図5(a)に対応する平面図、図6(b)は、図6(a)におけるB−B線に沿った断面図である。
図6に示すように、ヒューズ素子13a及び13bの切断部の周囲には、それぞれヒューズブロー痕37が形成されるが、ヒューズブロー痕37内に再付着層は形成されない。したがって、切断されたヒューズ素子13aと13bとが短絡することが防止される。これは、第1の実施形態の半導体装置100と同様、ヒューズ素子13の側面及び上面が保護絶縁膜34で覆われていることにより、レーザー照射された導電体の蒸気圧が十分に高まってから爆発が起きることにより、溶融、気化した導電体を遠くまで飛散させることができるからである。
さらに、ヒューズブロー痕37は、水平方向の広がりが図2に示すヒューズブロー痕17よりも狭くなっている。すなわち、レーザーの照射による爆発の力が水平方向に広がって、隣接するヒューズ素子上までブロー痕が広がることを第1の実施形態よりも確実に抑えることが可能となる。
このように、本実施形態によれば、保護絶縁膜34の第1の部分34sを厚くすることにより、第1の実施形態よりもヒューズ素子13の側面を強固に支持して、ヒューズブロー痕37の水平方向の拡がりを抑制することができる。また、ヒューズ素子13の上面にレーザー照射によりブローすることが可能な厚さの保護絶縁膜34の第2の部分34tを設けることにより、第1の実施形態と同様、レーザー照射時に、溶融、気化された導電体の蒸気圧が十分に高まってから爆発させることができる。
以上説明したとおり、本発明によれば、導電体の再付着による隣接ヒューズ素子間の短絡を防止し、またブローさせたヒューズ素子に隣接するヒューズ素子の損傷や断線を防止することができ、したがって、半導体装置の歩留りや信頼性を向上させることが可能となる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、ヒューズ素子13を構成する導電体として、上記各実施形態においては、ポリシリコン膜を用いる例を示したが、これに限らず、高融点金属膜や、ポリシリコン膜上にチタンシリサイド膜、タングステンシリサイド膜、及びコバルトシリサイド膜のいずれかが積層された膜等を用いることも可能である。
11 半導体基板
12,15,42,45 絶縁膜
13,43 ヒューズ素子
14,24,34 保護絶縁膜
16,46 ヒューズ開口部
17,47 ヒューズブロー痕
48 再付着層

Claims (5)

  1. 半導体基板上に設けられた第1の絶縁膜と、
    前記第1の絶縁膜上に互いに隣接して設けられた複数のヒューズ素子と、
    前記ヒューズ素子の少なくとも側面を覆う保護絶縁膜と、
    前記ヒューズ素子及び前記保護絶縁膜を覆うBPSG膜またはPSG膜からなる第2の絶縁膜とを備え、
    前記保護絶縁膜の機械的強度が前記第2の絶縁膜より高く、
    前記保護絶縁膜が前記ヒューズ素子の前記側面を覆う第1の部分と、前記ヒューズ素子の上面を覆う第2の部分とを有することを特徴とする半導体装置。
  2. 前記保護絶縁膜の前記第1の部分の厚さが前記第2の部分の厚さよりも厚いことを特徴とする請求項1に記載の半導体装置。
  3. 前記保護絶縁膜の前記第2の部分の厚さが100nm以下であることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記保護絶縁膜がシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
  5. 前記ヒューズ素子がポリシリコン膜、高融点金属膜、またはポリシリコン膜上にチタンシリサイド膜、タングステンシリサイド膜、及びコバルトシリサイド膜のいずれかが積層された膜で構成されていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
JP2016017350A 2016-02-01 2016-02-01 半導体装置 Expired - Fee Related JP6618375B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016017350A JP6618375B2 (ja) 2016-02-01 2016-02-01 半導体装置
TW106102521A TWI714713B (zh) 2016-02-01 2017-01-24 半導體裝置
CN201710056947.8A CN107026145B (zh) 2016-02-01 2017-01-26 半导体装置
US15/420,744 US9984966B2 (en) 2016-02-01 2017-01-31 Semiconductor device having fuse elements
KR1020170014436A KR20170091532A (ko) 2016-02-01 2017-02-01 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016017350A JP6618375B2 (ja) 2016-02-01 2016-02-01 半導体装置

Publications (2)

Publication Number Publication Date
JP2017139264A JP2017139264A (ja) 2017-08-10
JP6618375B2 true JP6618375B2 (ja) 2019-12-11

Family

ID=59385660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016017350A Expired - Fee Related JP6618375B2 (ja) 2016-02-01 2016-02-01 半導体装置

Country Status (5)

Country Link
US (1) US9984966B2 (ja)
JP (1) JP6618375B2 (ja)
KR (1) KR20170091532A (ja)
CN (1) CN107026145B (ja)
TW (1) TWI714713B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057823B (zh) * 2016-07-29 2019-05-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847596Y2 (ja) * 1979-09-05 1983-10-29 富士通株式会社 半導体装置
US5521116A (en) * 1995-04-24 1996-05-28 Texas Instruments Incorporated Sidewall formation process for a top lead fuse
JPH09172087A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
US6096566A (en) * 1998-04-22 2000-08-01 Clear Logic, Inc. Inter-conductive layer fuse for integrated circuits
KR100268438B1 (ko) 1998-07-03 2000-10-16 윤종용 복수의 퓨즈들을 갖는 반도체 메모리 장치
US6235557B1 (en) * 1999-04-28 2001-05-22 Philips Semiconductors, Inc. Programmable fuse and method therefor
US6249038B1 (en) * 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
TW410416B (en) * 1999-06-15 2000-11-01 Vanguard Int Semiconduct Corp Method for forming fuse in DRAM
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
KR100476694B1 (ko) * 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
US7148089B2 (en) * 2004-03-01 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming copper fuse links
US7556989B2 (en) * 2005-03-22 2009-07-07 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern and methods of fabricating the same
KR101129772B1 (ko) * 2009-07-29 2012-04-13 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그 형성 방법
KR101674057B1 (ko) * 2010-04-01 2016-11-08 삼성전자 주식회사 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법
JPWO2014162987A1 (ja) * 2013-04-04 2017-02-16 ローム株式会社 複合チップ部品、回路アセンブリおよび電子機器
US9773588B2 (en) * 2014-05-16 2017-09-26 Rohm Co., Ltd. Chip parts

Also Published As

Publication number Publication date
CN107026145B (zh) 2023-05-23
JP2017139264A (ja) 2017-08-10
TWI714713B (zh) 2021-01-01
US9984966B2 (en) 2018-05-29
TW201801250A (zh) 2018-01-01
KR20170091532A (ko) 2017-08-09
CN107026145A (zh) 2017-08-08
US20170221824A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
JP4861051B2 (ja) 半導体装置および電気ヒューズの切断方法
US9184012B2 (en) Integrated circuit fuse and method of fabricating the integrated circuit fuse
CN103972211B (zh) 半导体装置
JP5248170B2 (ja) 半導体装置
JP2005354054A (ja) プログラム可能なデータ記憶装置としての電気ヒューズ
EP1450406A1 (en) Micro fuse
US8564090B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2008205165A (ja) 半導体集積回路装置
US8053862B2 (en) Integrated circuit fuse
JPH0770600B2 (ja) 集積回路を変更する方法
JP6618375B2 (ja) 半導体装置
US8604585B2 (en) Fuse of semiconductor device and method for fabricating the same
JP2009141266A (ja) 半導体装置
EP0999592A1 (en) Fuse layout for improved fuse blow process window
CN109494214A (zh) 半导体装置的连接结构以及其制作方法
JP5405796B2 (ja) 半導体装置
JP2839636B2 (ja) 半導体装置およびその製造方法
US6492206B2 (en) Antifuse with improved radiation SEDR
US10043749B2 (en) Semiconductor device
JP2007311372A (ja) 半導体装置及びその製造方法
US7537969B2 (en) Fuse structure having reduced heat dissipation towards the substrate
JPH0969570A (ja) 半導体装置及びその製造方法
JP2833275B2 (ja) 半導体装置
JP2008205096A (ja) 半導体装置およびその製造方法
JP2009009973A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191023

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191112

R150 Certificate of patent or registration of utility model

Ref document number: 6618375

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees