TWI714713B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI714713B
TWI714713B TW106102521A TW106102521A TWI714713B TW I714713 B TWI714713 B TW I714713B TW 106102521 A TW106102521 A TW 106102521A TW 106102521 A TW106102521 A TW 106102521A TW I714713 B TWI714713 B TW I714713B
Authority
TW
Taiwan
Prior art keywords
insulating film
fuse element
film
fuse
semiconductor device
Prior art date
Application number
TW106102521A
Other languages
English (en)
Other versions
TW201801250A (zh
Inventor
木村吉孝
Original Assignee
日商艾普凌科有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商艾普凌科有限公司 filed Critical 日商艾普凌科有限公司
Publication of TW201801250A publication Critical patent/TW201801250A/zh
Application granted granted Critical
Publication of TWI714713B publication Critical patent/TWI714713B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種半導體裝置，一方面維持保險絲元件的耐濕性，一方面即使在鄰接的保險絲元件的間隔窄的情況下，在藉由鐳射照射而切斷保險絲元件時，亦可防止構成保險絲元件的導電體的再附著或保險絲元件的斷線等。所述半導體裝置包括：第1絕緣膜，設置在半導體基板上；多個保險絲元件，相互鄰接地設置在第1絕緣膜上；保護絕緣膜，覆蓋保險絲元件的至少側面；以及第2絕緣膜，覆蓋保險絲元件及保護絕緣膜，包含BPSG膜或PSG膜；且保護絕緣膜的機械強度高於第2絕緣膜。

Description

半導體裝置
本發明是有關於一種半導體裝置，特別是有關於一種包含藉由鐳射（laser）照射而熔斷（blow）的保險絲（fuse）元件的半導體裝置。
通常，在半導體裝置的電阻值的調整或冗餘電路（redundant circuit）的設定中廣泛使用有保險絲元件。藉由切斷保險絲元件而自導通狀態成為非導通狀態，使所需的資訊記憶於修整（trimming）電路中。在切斷保險絲元件時，可使用藉由鐳射照射而使保險絲元件熔斷的方法、或流入大電流而使保險絲元件熔斷的方法等。此處，所謂熔斷，是指保險絲因熱而發生破裂，構成物飛散。
藉由鐳射照射而熔斷的保險絲元件包含多晶矽等導電體，藉由在由氧化矽膜等絕緣膜覆蓋的狀態下，經由所述絕緣膜照射鐳射而加以切斷（例如，參照專利文獻1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2000-40388號公報
[發明所欲解決的問題] 近年來，伴隨著半導體裝置的小型化，對保險絲元件亦要求小型化，特別是在並列配置有多個保險絲元件時，需要使鄰接的保險絲元件的間隔變窄。
圖7（a）及圖7（b）表示現有的經小型化的半導體裝置400的構成。圖7（a）是半導體裝置400中形成有多個保險絲元件的區域的平面圖，圖7（b）是沿圖7（a）中的B-B線的剖面圖。
如圖7（a）及圖7（b）所示，現有的半導體裝置400在形成於半導體基板41上的絕緣膜42上，具備接近配置的多個包含多晶矽等導電體的保險絲元件43（43a、43b、43c）。此外，設置有覆蓋多個保險絲元件43的絕緣膜45，在絕緣膜45上，形成有保險絲開口部46用於鐳射照射。
圖8（a）～圖8（c）是用以說明在圖7（a）及圖7（b）的半導體裝置400中，切斷保險絲元件43時所產生的問題的一例的圖，圖8（a）是與圖7（a）相對應的平面圖，圖8（b）是沿圖8（a）中的B-B線的剖面圖，圖8（c）是沿圖8（a）中的C-C線的剖面圖。
圖8（a）～圖8（c）表示切斷所圖示的三個保險絲元件43之中的左側的保險絲元件43a及中央的保險絲元件43b的狀態。
如圖8（a）～圖8（c）所示，若對接近配置的保險絲元件43a及保險絲元件43b分別照射鐳射，則保險絲元件43a及保險絲元件43b的已照射鐳射的部分的導電體會發生熔融、氣化而使蒸氣壓上升，連同覆蓋的絕緣膜45一起發生爆炸而使保險絲元件43a及保險絲元件43b分別成為非導通狀態。
但是，由於鄰接的保險絲元件43的間隔窄，故而藉由鐳射照射而形成的保險絲熔斷痕跡47成為由相鄰的保險絲熔斷痕跡47彼此相連而成的狀態。
此時，經熔融、氣化的導電體不會被吹跑至遠處，如圖8（a）及圖8（c）所示，有時會再次附著於保險絲熔斷痕跡47的內側面，而形成再附著層48。即，由於經氣化的導電體的再次附著，而產生經切斷的鄰接的保險絲元件43彼此發生電氣短路的問題。
其理由如下。
在半導體裝置400中，為了防止保險絲元件43或配線（未圖示）等因自外部滲入的水分而腐蝕，使用耐濕性高的硼磷矽玻璃（boro phospho silicate glass，BPSG）膜或磷矽酸玻璃（phosphosilicate glass，PSG）膜作為絕緣膜45。然而，BPSG膜及PSG膜均儘管在耐濕性方面優異，但是機械強度低。
若絕緣膜45的機械強度低，則會在鐳射照射時的導電體的蒸氣壓未充分上升的狀態下引起爆炸，故而導電體不會被吹跑至遠處，從而容易引起經熔融、氣化的導電體再次附著至保險絲熔斷痕跡47內的情況。如上所述，為了小型化，鄰接的保險絲元件43的間隔變窄，故而相鄰的保險絲熔斷痕跡47彼此為相連的狀態，因此如圖8（a）所示，以將經切斷的保險絲元件43a及保險絲元件43b加以連接的方式形成再附著層48，其結果為，保險絲元件43a及保險絲元件43b會發生短路。
圖9（a）及圖9（b）是用以說明在圖7（a）及圖7（b）的半導體裝置400中，切斷保險絲元件43時所產生的問題的另一例的圖，圖9（a）是與圖7（a）相對應的平面圖，圖9（b）是沿圖9（a）中的B-B線的剖面圖。
圖9（a）及圖9（b）表示切斷所圖示的三個保險絲元件43之中的中央的保險絲元件43b的狀態。
如圖9（a）及圖9（b）所示，若對保險絲元件43b照射鐳射，而使保險絲元件43b熔斷，則有時在保險絲熔斷痕跡47內，鄰接的保險絲元件43（本例中為保險絲元件43c）的一部分會露出。
即，如上所述，絕緣膜45的機械強度低，故而保險絲熔斷痕跡47會擴散至與保險絲元件43b鄰接的保險絲元件43c上，從而在保險絲元件43c上形成露出部EXP。若如上所述保險絲元件43c露出，則會產生保險絲元件43c因水分而腐蝕，或自露出部EXP起氧化推進而導致保險絲元件43c斷線等的問題。
如圖8（a）～圖8（c）及圖9（a）及圖9（b）所示的問題在鄰接的保險絲元件的間隔變窄至5 μm以下時特別容易產生。
本發明是為了解決如上所述的問題而完成的，目的在於提供一種半導體裝置，一方面維持保險絲元件的耐濕性，一方面即使在鄰接的保險絲元件的間隔窄時，在藉由鐳射照射而切斷保險絲元件時，亦可防止構成保險絲元件的導電體的再次附著或保險絲元件的斷線等。 [解決問題的手段]
本發明的半導體裝置的特徵在於包括：第1絕緣膜，設置在半導體基板上；多個保險絲元件，相互鄰接地設置在所述第1絕緣膜上；保護絕緣膜，覆蓋所述保險絲元件的至少側面；以及第2絕緣膜，覆蓋所述保險絲元件及所述保護絕緣膜，包含BPSG膜或PSG膜；且所述保護絕緣膜的機械強度高於所述第2絕緣膜。 [發明的效果]
根據本發明，機械強度高於第2絕緣膜的保護絕緣膜覆蓋保險絲元件的至少側面，故而在鐳射照射時會在保險絲元件的已照射鐳射的部分的導電體的蒸氣壓升高的狀態下發生爆炸。因此，藉由大於現有的半導體裝置400的力而發生爆炸，故而發揮如下效果，即，經熔融、氣化的導電體被吹跑至遠處，從而難以引起再次附著至因爆炸而形成的熔斷痕跡內的情況。
又，由於覆蓋保險絲元件側面的保護絕緣膜的存在，使得所述爆炸的力難以在水平方向上擴散，故而抑制保險絲熔斷痕跡擴散至與經鐳射照射的保險絲元件鄰接的保險絲元件上，由此，可防止鄰接的保險絲元件露出。
以下，參照圖示，對本發明的實施形態進行說明。
[第1實施形態]
圖1（a）及圖1（b）是用以說明第1實施形態的半導體裝置100的構造的圖，圖1（a）是半導體裝置100中形成有多個保險絲元件的區域的平面圖，圖1（b）是沿圖1（a）中的B-B線的剖面圖。
如圖1（a）及圖1（b）所示，在本實施形態的半導體裝置100中，在半導體基板11上設置有絕緣膜12，在其上，相互鄰接地配置有包含多晶矽膜等導電體的多個保險絲元件13（13a、13b、13c）。此外，設置有覆蓋多個保險絲元件13的側面、上表面及絕緣膜12的上表面的保護絕緣膜14。在保護絕緣膜14上設置有絕緣膜15，在絕緣膜15上，形成有鐳射照射用的保險絲開口部16。
絕緣膜15包含BPSG膜或PSG膜，所述BPSG膜或PSG膜是為了防止保險絲元件13或形成於未圖示的區域內的配線等因自外部滲入的水分而腐蝕（氧化等），使水分難以通過的膜，即，耐濕性高的膜。
保護絕緣膜14包含機械強度高於絕緣膜15的絕緣膜，例如，可使用氮化矽膜或氮氧化矽膜。所有的膜均可容易地導入至通常的半導體製造製程。
表示機械強度的指標有多個，例如包含BPSG膜或PSG膜的石英（SiO2 ）的彎曲強度為約150 MPa，與此相對，包含氮化矽膜的氮化矽為600 MPa～1000 MPa，氮化矽的彎曲強度高於SiO2 。
在如上所述而構成的半導體裝置100中，若對圖1（a）及圖1（b）所示的三個保險絲元件13之中接近配置的保險絲元件13a及保險絲元件13b分別照射鐳射，則保險絲元件13a及保險絲元件13b的已照射鐳射的部分的導電體會發生熔融、氣化而使蒸氣壓上升。此時，由於保險絲元件13的側面及上表面由機械強度高於絕緣膜15的保護絕緣膜14所覆蓋，故而即使導電體發生熔融、氣化，亦不立即爆炸。即，鐳射照射部的蒸氣壓充分升高至可破壞保護絕緣膜14的程度之後，才連同保護絕緣膜14及其上的絕緣膜15一起發生爆炸，使得保險絲元件13a及保險絲元件13b分別成為非導通狀態。
圖2（a）及圖2（b）表示以如上所述的方式切斷保險絲元件13a及保險絲元件13b的狀態。圖2（a）是與圖1（a）相對應的平面圖，圖2（b）是沿圖2（a）中的B-B線的剖面圖。
如圖2（a）及圖2（b）所示，在保險絲元件13a及保險絲元件13b的切斷部的周圍，分別形成有保險絲熔斷痕跡17，但在保險絲熔斷痕跡17內未形成再附著層。因此，可防止如圖8（a）～圖8（c）所示的現有的半導體裝置400般經切斷的保險絲元件13a與保險絲元件13b發生短路。其原因在於，如上所述，藉由保險絲元件13的側面及上表面由保護絕緣膜14所覆蓋，而使得經鐳射照射的導電體的蒸氣壓充分升高之後發生爆炸，由此可使經熔融、氣化的導電體飛散至遠處。
又，保險絲元件13的側面由機械強度高的保護絕緣膜14所支撐，因此爆炸的力難以在水平方向上擴散，從而可抑制熔斷痕跡擴散至與經鐳射照射的保險絲元件鄰接的保險絲元件上。由此，可防止鄰接的保險絲元件（例如，保險絲元件13c）露出而受損。
在本實施形態中，保險絲元件13的上表面的保護絕緣膜14的膜厚若過厚則難以在通常的鐳射照射條件下熔斷，因此理想的是100 nm以下。為了能夠穩定地形成保護絕緣膜14，下限設為10 nm以上為宜
保護絕緣膜14是在絕緣膜12上形成保險絲元件13之後，例如，利用電漿化學氣相沈積（chemical vapour deposition，CVD）法，以一體的膜的形式形成於保險絲元件13的上表面、側面及絕緣膜12的上表面。因此，在本實施形態中，保險絲元件的側面的保護絕緣膜14的膜厚是限制為與保險絲元件13的上表面的保護絕緣膜14的膜厚相等的厚度。
因此，以下，作為第2實施形態，說明更牢固地支撐保險絲元件13的側面的構成。
[第2實施形態]
圖3（a）及圖3（b）是用以說明第2實施形態的半導體裝置200的構造的圖，圖3（a）是半導體裝置200中形成有多個保險絲元件的區域的平面圖，圖3（b）是沿圖3（a）中的B-B線的剖面圖。
在本實施形態的半導體裝置200中，替代圖1（a）及圖1（b）所示的第1實施形態的半導體裝置100中的保護絕緣膜14，在各保險絲元件13的兩側面分別形成有保護絕緣膜24。保護絕緣膜24與保護絕緣膜14同樣地，包含機械強度高於絕緣膜15的絕緣膜，例如，可使用氮化矽膜或氮氧化矽膜。
關於其他構成，由於與圖1（a）及圖1（b）的半導體裝置100相同，故而對相同的構成要素標註相同的符號，並適當省略重覆的說明。
保護絕緣膜24不同於第1實施形態的保護絕緣膜14，未形成於保險絲元件13的上表面及絕緣膜12的上表面。保護絕緣膜24形成得厚於半導體裝置100中的保護絕緣膜14。由此，與半導體裝置100中的保護絕緣膜14相比，對保險絲元件13的側面更牢固地進行支撐。
圖4（a）及圖4（b）表示在半導體裝置200中，藉由鐳射照射而切斷保險絲元件13a及保險絲元件13b的狀態。圖4（a）是與圖3（a）相對應的平面圖，圖4（b）是沿圖4（a）中的B-B線的剖面圖。
如上所述，在本實施形態中，保護絕緣膜24形成得厚，故而如圖4（a）及圖4（b）所示，保險絲熔斷痕跡27在水平方向上的擴散窄於圖2（a）及圖2（b）所示的保險絲熔斷痕跡17。即，可較第1實施形態更確實地抑制藉由鐳射的照射而產生的爆炸的力在水平方向上擴散，而使得熔斷痕跡擴散至鄰接的保險絲元件上。
保護絕緣膜24的厚度越厚，所期望的效果越高，因此最佳為設為相鄰的保護絕緣膜24彼此相接的厚度。
保護絕緣膜24是藉由如下的方式而形成：在絕緣膜12上形成保險絲元件13之後，例如，利用電漿CVD法，在保險絲元件13的包含上表面及側面的整個面上形成構成保護絕緣膜24的氮化矽膜等絕緣膜之後，進行深蝕刻（etch back）直至保險絲元件13的上表面露出為止，且在保險絲元件13的側面殘留絕緣膜。
因此，與在半導體裝置100中形成保護絕緣膜14相比，需要追加深蝕刻步驟。然而，藉由保護絕緣膜24厚，可使防止損壞鄰接保險絲元件的效果高於第1實施形態的半導體裝置100。
又，由於在保險絲元件13的上表面未設置保護絕緣膜，故而會在鐳射照射部的蒸氣壓稍低於半導體裝置100的狀態下發生爆炸，但是藉由在保險絲元件13的側面上設置有保護絕緣膜24，而可在相較於現有的半導體裝置400，提高了鐳射照射部的蒸氣壓的狀態下發生爆炸，因此，亦可抑制經熔融、氣化的導電體再次附著於保險絲熔斷痕跡27內。
[第3實施形態]
圖5（a）及圖5（b）是用以說明第3實施形態的半導體裝置300的構造的圖，圖5（a）是半導體裝置300中形成有多個保險絲元件的區域的平面圖，圖5（b）是沿圖5（a）中的B-B線的剖面圖。
在本實施形態的半導體裝置300中，替代圖1（a）及圖1（b）所示的第1實施形態的半導體裝置100中的保護絕緣膜14，形成有保護絕緣膜34。保護絕緣膜34與保護絕緣膜14同樣地，包含機械強度高於絕緣膜15的絕緣膜，例如，可使用氮化矽膜或氮氧化矽膜。
關於其他構成，與圖1（a）及圖1（b）的半導體裝置100相同，故而對相同的構成要素標註相同的符號，並適當省略重覆的說明。
如圖5（a）及圖5（b）所示，保護絕緣膜34是覆蓋多個保險絲元件13的側面、上表面及絕緣膜12的上表面而形成。
保護絕緣膜34是包含設置在保險絲元件13的側面的第1部分34s、以及設置在保險絲元件13的上表面的第2部分34t而構成。
而且，保護絕緣膜的第1部分34s的厚度形成得厚於第2部分34t的厚度。
又，保護絕緣膜34的第1部分34s的膜厚如所述第2實施形態中所述，越厚越佳，最佳為設為相鄰的第1部分34s彼此相接的厚度。
保護絕緣膜34的第2部分34t的膜厚如所述第1實施形態中所述，若過厚，則難以藉由通常的鐳射照射條件而熔斷，因此較佳為100 nm以下。
保護絕緣膜34是藉由如下的方式而形成：首先，與形成第2實施形態中的保護絕緣膜24同樣地，以保險絲元件13的上表面露出，且絕緣膜殘留於保險絲元件13的側面的方式去除構成保護絕緣膜34的氮化矽膜等絕緣膜，其後，利用電漿CVD法，在整個面上形成保護絕緣膜34的第2部分34t所需要的厚度的絕緣膜。
圖6（a）及圖6（b）表示在如上所述而構成的半導體裝置300中，藉由鐳射照射而切斷保險絲元件13a及保險絲元件13b的狀態。圖6（a）是與圖5（a）相對應的平面圖，圖6（b）是沿圖6（a）中的B-B線的剖面圖。
如圖6（a）及圖6（b）所示，在保險絲元件13a及保險絲元件13b的切斷部的周圍，分別形成有保險絲熔斷痕跡37，但在保險絲熔斷痕跡37內未形成再附著層。因此，可防止經切斷的保險絲元件13a與保險絲元件13b發生短路。其原因在於，與第1實施形態的半導體裝置100同樣地，藉由保險絲元件13的側面及上表面由保護絕緣膜34所覆蓋，而使得經鐳射照射的導電體的蒸氣壓充分升高之後發生爆炸，藉此可使經熔融、氣化的導電體飛散至遠處。
此外，保險絲熔斷痕跡37的水平方向上的擴散窄於圖2（a）及圖2（b）所示的保險絲熔斷痕跡17。即，可較第1實施形態更確實地抑制藉由鐳射的照射而產生的爆炸的力在水平方向上擴散，而使得熔斷痕跡擴散至鄰接的保險絲元件上。
如上所述，根據本實施形態，藉由使保護絕緣膜34的第1部分34s加厚，可較第1實施形態更牢固地支撐保險絲元件13的側面，從而抑制保險絲熔斷痕跡37的水平方向上的擴散。又，藉由在保險絲元件13的上表面設置可藉由鐳射照射而熔斷的厚度的保護絕緣膜34的第2部分34t，而與第1實施形態同樣地，可在鐳射照射時，經熔融、氣化的導電體的蒸氣壓充分升高之後發生爆炸。
如以上所述，根據本發明，可防止因導電體的再次附著而導致的鄰接保險絲元件間的短路，且可防止與經熔斷的保險絲元件鄰接的保險絲元件的損傷或斷線，因此，可使半導體裝置的良率或可靠性提高。
以上，已對本發明的實施形態進行說明，但本發明當然並不限定於所述實施形態，在不脫離本發明的主旨的範圍內可進行各種變更。
例如，作為構成保險絲元件13的導電體，在所述各實施形態中，已揭示使用多晶矽膜的示例，但並不限定於此，亦可使用高熔點金屬膜、在多晶矽膜上積層矽化鈦膜、矽化鎢膜及矽化鈷膜中的任一者而成的膜等。
11、41‧‧‧半導體基板 12、15、42、45‧‧‧絕緣膜 13、13a、13b、13c、43、43a、43b、43c‧‧‧保險絲元件 14、24、34‧‧‧保護絕緣膜 16、46‧‧‧保險絲開口部 17、27、37、47‧‧‧保險絲熔斷痕跡 34s‧‧‧第1部分 34t‧‧‧第2部分 48‧‧‧再附著層 100、200、300、400‧‧‧半導體裝置 EXP‧‧‧露出部
圖1（a）及圖1（b）是用以說明第1實施形態的半導體裝置100的構造的圖，圖1（a）是半導體裝置100中形成有多個保險絲元件的區域的平面圖，圖1（b）是沿圖1（a）中的B-B線的剖面圖。 圖2（a）及圖2（b）是用以說明圖1（a）及圖1（b）的半導體裝置100中的保險絲元件的熔斷後的狀態的圖，圖2（a）是與圖1（a）相對應的平面圖，圖2（b）是沿圖2（a）中的B-B線的剖面圖。 圖3（a）及圖3（b）是用以說明第2實施形態的半導體裝置200的構造的圖，圖3（a）是半導體裝置200中形成有多個保險絲元件的區域的平面圖，圖3（b）是沿圖3（a）中的B-B線的剖面圖。 圖4（a）及圖4（b）是用以說明圖3（a）及圖3（b）的半導體裝置200中的保險絲元件的熔斷後的狀態的圖，圖4（a）是與圖3（a）相對應的平面圖，圖4（b）是沿圖4（a）中的B-B線的剖面圖。 圖5（a）及圖5（b）是用以說明第3實施形態的半導體裝置300的構造的圖，圖5（a）是半導體裝置300中形成有多個保險絲元件的區域的平面圖，圖5（b）是沿圖5（a）中的B-B線的剖面圖。 圖6（a）及圖6（b）是用以說明圖5（a）及圖5（b）的半導體裝置300中的保險絲元件的熔斷後的狀態的圖，圖6（a）是與圖5（a）相對應的平面圖，圖6（b）是沿圖6（a）中的B-B線的剖面圖。 圖7（a）及圖7（b）是用以說明現有的半導體裝置400的構造的圖，圖7（a）是半導體裝置400中形成有多個保險絲元件的區域的平面圖，圖7（b）是沿圖7（a）中的B-B線的剖面圖。 圖8（a）～圖8（c）是用以說明現有的半導體裝置400中的保險絲元件的熔斷後的問題的圖，圖8（a）是與圖7（a）相對應的平面圖，圖8（b）是沿圖8（a）中的B-B線的剖面圖，圖8（c）是沿圖8（a）中的C-C線的剖面圖。 圖9（a）及圖9（b）是用以說明現有的半導體裝置400中的保險絲元件的熔斷後的另一問題的圖，圖9（a）是與圖7（a）相對應的平面圖，圖9（b）是沿圖9（a）中的B-B線的剖面圖。
11:半導體基板
12、15:絕緣膜
13、13a、13b、13c:保險絲元件
14:保護絕緣膜
16:保險絲開口部

Claims (5)

  1. 一種半導體裝置，其特徵在於包括：第1絕緣膜，設置在半導體基板上；多個保險絲元件，相互鄰接地設置在所述第1絕緣膜上；保護絕緣膜，覆蓋所述保險絲元件的至少側面；以及第2絕緣膜，覆蓋所述保險絲元件及所述保護絕緣膜，包含BPSG膜或PSG膜；且所述保護絕緣膜的機械強度高於所述第2絕緣膜，所述保護絕緣膜包括覆蓋所述保險絲元件的所述側面的第1部分、以及覆蓋所述保險絲元件的上表面的第2部分。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述保護絕緣膜的所述第1部分的厚度厚於所述第2部分的厚度。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述保護絕緣膜的所述第2部分的厚度為100nm以下。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體裝置，其中所述保護絕緣膜為氮化矽膜或氮氧化矽膜。
  5. 如申請專利範圍第1項至第3項中任一項所述的半導體裝置，其中所述保險絲元件包含多晶矽膜、高熔點金屬膜、或在多晶矽膜上積層矽化鈦膜、矽化鎢膜及矽化鈷膜中的任一者而成的膜。
TW106102521A 2016-02-01 2017-01-24 半導體裝置 TWI714713B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-017350 2016-02-01
JP2016017350A JP6618375B2 (ja) 2016-02-01 2016-02-01 半導体装置

Publications (2)

Publication Number Publication Date
TW201801250A TW201801250A (zh) 2018-01-01
TWI714713B true TWI714713B (zh) 2021-01-01

Family

ID=59385660

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106102521A TWI714713B (zh) 2016-02-01 2017-01-24 半導體裝置

Country Status (5)

Country Link
US (1) US9984966B2 (zh)
JP (1) JP6618375B2 (zh)
KR (1) KR20170091532A (zh)
CN (1) CN107026145B (zh)
TW (1) TWI714713B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057823B (zh) * 2016-07-29 2019-05-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917871A (ja) * 1995-04-24 1997-01-17 Texas Instr Inc <Ti> トップリードヒューズ構造および作製法
JPH09172087A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
TW410416B (en) * 1999-06-15 2000-11-01 Vanguard Int Semiconduct Corp Method for forming fuse in DRAM
US20070122945A1 (en) * 2002-11-07 2007-05-31 Hyun-Chul Kim Methods of fabricating integrated circuit devices having fuse structures including buffer layers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847596Y2 (ja) * 1979-09-05 1983-10-29 富士通株式会社 半導体装置
US6096566A (en) * 1998-04-22 2000-08-01 Clear Logic, Inc. Inter-conductive layer fuse for integrated circuits
KR100268438B1 (ko) 1998-07-03 2000-10-16 윤종용 복수의 퓨즈들을 갖는 반도체 메모리 장치
US6235557B1 (en) * 1999-04-28 2001-05-22 Philips Semiconductors, Inc. Programmable fuse and method therefor
US6249038B1 (en) * 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
US7148089B2 (en) * 2004-03-01 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming copper fuse links
US7556989B2 (en) * 2005-03-22 2009-07-07 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern and methods of fabricating the same
KR101129772B1 (ko) * 2009-07-29 2012-04-13 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그 형성 방법
KR101674057B1 (ko) * 2010-04-01 2016-11-08 삼성전자 주식회사 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법
US10321570B2 (en) * 2013-04-04 2019-06-11 Rohm Co., Ltd. Composite chip component, circuit assembly and electronic apparatus
US9773588B2 (en) * 2014-05-16 2017-09-26 Rohm Co., Ltd. Chip parts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917871A (ja) * 1995-04-24 1997-01-17 Texas Instr Inc <Ti> トップリードヒューズ構造および作製法
JPH09172087A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
TW410416B (en) * 1999-06-15 2000-11-01 Vanguard Int Semiconduct Corp Method for forming fuse in DRAM
US20070122945A1 (en) * 2002-11-07 2007-05-31 Hyun-Chul Kim Methods of fabricating integrated circuit devices having fuse structures including buffer layers

Also Published As

Publication number Publication date
CN107026145A (zh) 2017-08-08
JP6618375B2 (ja) 2019-12-11
JP2017139264A (ja) 2017-08-10
TW201801250A (zh) 2018-01-01
US20170221824A1 (en) 2017-08-03
CN107026145B (zh) 2023-05-23
US9984966B2 (en) 2018-05-29
KR20170091532A (ko) 2017-08-09

Similar Documents

Publication Publication Date Title
US5469981A (en) Electrically blowable fuse structure manufacturing for organic insulators
JP5132033B2 (ja) パッシベーション処理されていないレーザ・ヒューズの飛散の低減
EP1450406A1 (en) Micro fuse
JP2009259881A (ja) 半導体装置
JP5537137B2 (ja) 半導体装置および半導体装置の製造方法
JPH0770600B2 (ja) 集積回路を変更する方法
TWI714713B (zh) 半導體裝置
JP6287137B2 (ja) ポリシリコンヒューズおよびポリシリコンヒューズを有する、半導体装置およびポリシリコンヒューズの分断方法
JP2009141266A (ja) 半導体装置
EP0999592B1 (en) Fuse layout for improved fuse blow process window
JPH0969570A (ja) 半導体装置及びその製造方法
US10043749B2 (en) Semiconductor device
US7537969B2 (en) Fuse structure having reduced heat dissipation towards the substrate
JP2007311372A (ja) 半導体装置及びその製造方法
US20030109125A1 (en) Fuse structure for a semiconductor device and manufacturing method thereof
JP6377507B2 (ja) 半導体ウエーハ
TW201832342A (zh) 半導體裝置以及半導體裝置的製造方法
TWI715895B (zh) 半導體結構及其製造方法
JP2010045129A (ja) 半導体装置
JPS6035534A (ja) 半導体装置
CN108231506B (zh) 小型熔断器及其制造方法
JP2005019619A (ja) 溶断ヒューズを備えた半導体装置及びその製造方法
JP2003258104A (ja) 半導体装置およびその製造方法
JP2005019620A (ja) ヒューズ型半導体装置及びその製造方法並びにレーザーカット方法
JP2004071841A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees