KR101129772B1 - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 퓨즈는 하부 구조물 상에 구비된 제 1 퓨즈 금속 및 상기 제 1 퓨즈 금속 사이를 매립하는 제 2 퓨즈 금속을 포함함으로써, 블로잉시 특정온도, 습도 등의 조건에서도 퓨즈 금속이 이동하지 않도록 하여 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.

퓨즈 금속, 이동(migration)

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method for formig the using the same}

본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 퓨즈 부에 구비되는 구리의 이동(migration)을 최소화하는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.

메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.

어드레스 경로를 치환하기 위해 퓨즈를 블로잉시키는 공정은 상기 퓨즈 상부에 소정 두께의 절연막을 남긴 후 레이져를 조사하여 불량이 발생한 퓨즈가 컷팅되도록 한다. 그런데, 상기 절연막은 유리와 같은 성질을 갖기 때문에, 레이저 에너지는 상기 절연막에 흡수되지 않고 그대로 통과하게 된다. 이에 따라, 대부분의 레이저 에너지는 상기 퓨즈에 흡수된다. 그러면, 상기 퓨즈는 레이저 에너지에 의해 열 팽창하게 되고, 그 결과 상기 퓨즈가 터짐으로써 컷팅 된다. 즉, 블로잉 공정시 레이저 에너지를 받은 퓨즈 블로잉부는 모두 기화되어 공기 중에 날아가야 한다.

그런데, 퓨즈 블로잉부가 모두 기화되지 못하는 경우 퓨즈 블로잉부에 잔유물(residue)이 남아 절단된 퓨즈 양단이 서로 이어지게 된다. 그렇게 되면, 컷팅되어야 할 퓨즈가 컷팅되지 않은 것으로 판단되어 어드레스 리페어(repair) 공정이 제대로 수행되지 못하는 문제점이 있다. 또한, 컷팅이 이루어졌다 하더라도 고온 고습의 신뢰성 환경하에서 퓨즈금속이 이동하게 되어 정확하게 컷팅되지 못한 것으로 판단되는 문제가 있다.

본 발명은 퓨즈 부에 구비되는 구리가 특정온도, 습도 등의 조건에서 이동(migration)하는 특성을 가지고 있어, 퓨즈 블로잉 및 신뢰성 테스트 시 구리가 이동하여 블로잉이 수행되었음에도 불구하고 블로잉이 이루어지지 않은 것을 판단되는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 퓨즈는 하부 구조물 상에 일정한 간격으로 다수개 형성된 제 1 퓨즈 금속 및 상기 제 1 퓨즈 금속 사이를 매립하는 제 2 퓨즈 금속을 포함하는 것을 특징으로 한다.

이때, 상기 제 2 퓨즈 금속의 하부에 구비된 질화막을 더 포함하는 것을 특징으로 한다.

그리고, 상기 제 2 퓨즈 금속의 측벽 및 하부에 형성된 도전층을 더 포함하는 것을 특징으로 한다.

이때, 상기 도전층은 TiN인 것을 특징으로 한다.

그리고, 상기 제 1 퓨즈 금속은 구리인 것을 특징으로 한다.

또한, 상기 제 2 퓨즈 금속은 알루미늄인 것을 특징으로 한다.

그리고, 상기 제 2 퓨즈 금속에 블로잉이 수행되는 것을 특징으로 한다.

그리고, 상기 제 2 퓨즈 금속 하부에 구비된 질화막을 더 포함하는 것을 특징으로 한다.

그리고, 상기 제 1 퓨즈 금속의 사이에 상기 일정한 간격보다 큰 간격을 갖는 블로잉 부를 더 포함하는 것을 특징으로 한다.

본 발명의 반도체 소자의 퓨즈 형성 방법은 하부 구조물 상에 일정한 간격으로 다수개의 제 1 퓨즈 금속을 형성하는 단계 및 상기 제 1 퓨즈 금속 사이를 매립하는 제 2 퓨즈 금속을 형성하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 제 1 퓨즈 금속을 형성하는 단계는 상기 하부 구조물 상에 질화막 및 트렌치 산화막을 형성하는 단계와 상기 트렌치 산화막 상에 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 트렌치 산화막 및 상기 질화막을 식각하는 단계와 전체 상부에 제 1 퓨즈 금속을 형성하는 단계 및 상기 트렌치 산화막이 노출되도록 상기 제 1 퓨즈 금속에 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 제 2 퓨즈 금속을 형성하는 단계는 상기 제 1 퓨즈 금속 사이의 상기 트렌치 산화막을 제거하는 단계와 상기 제 1 퓨즈 금속을 포함하는 전체 상부에 상기 제 2 퓨즈 금속을 형성하는 단계와 상기 제 1 퓨즈 금속이 노출되도록 상기 제 2 퓨즈 금속에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 트렌치 산화막을 제거하는 단계 이후, 전체 상부에 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

또한, 상기 제 2 퓨즈 금속을 형성하는 단계 이후, 상기 제 2 퓨즈 금속을 노출시키는 층간절연막을 형성하는 단계와 상기 층간절연막에 의해 노출된 상기 제 2 퓨즈 금속에 레이저를 가하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 레이저를 가하는 단계는 상기 제 2 퓨즈 금속의 폭 보다 작은 크기를 갖는 레이저 스팟으로 수행되는 것을 특징으로 한다.

그리고, 상기 레이저를 가하는 단계는 상기 하부 구조물의 상부를 노출시키는 것을 특징으로 한다.

본 발명은 특정온도, 습도 등의 조건에서도 구리가 이동하지 않도록 하여 블로잉이 이루어지지 않은 것과 같이 판단되지 않도록 하여 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.

도 1에 도시된 바와 같이 본 발명에 따른 반도체 소자는 하부 절연막(102) 상에 구비된 이중 물질로 이루어진 퓨즈금속(110,112)을 포함한다. 이때, 퓨즈금속(110)은 구리이고, 퓨즈금속(112)는 알루미늄인 것이 바람직하다. 본 발명에서는 퓨즈 금속으로 널리 사용되고 있는 구리를 예를 들어 설명하는 것이므로, 퓨즈금속 물질로 상술한 물질들에 반드시 한정되는 것은 아니고 여러 물질로 대체될 수 있다. 특히, 알루미늄은 특정온도, 습도 등의 외부 환경에 의해 쉽게 이동할 수 있는 구리의 이동을 방지할 수 있는 물질로 대체될 수 있다. 본 발명의 퓨즈 금속에 블로잉이 이루어지는 부분은 알루미늄인 것이 바람직하다. 왜냐하면, 블로잉이 이루어지는 부분이 알루미늄이 되도록 하여 블로잉되지 못하고 남아있는 퓨즈 금속이 구리 측벽에 남도록 하여 특정온도, 습도 등의 외부 환경에 의해 구리가 이동하는 문제를 근본적으로 방지함으로써 반도체 소자의 신뢰성을 향상시킬 수 있기 때문이다. 그리고, 퓨즈금속(110,112)의 사이에는 글루(glue) TiN을 더 포함하는 것이 바람직하다. 여기서, 글루 TiN은 퓨즈금속(110,112)의 접착력을 향상시키는 접착제 역할을 한다.

도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100)상에 하부 절연막(102), 질화막(104) 및 트렌치 산화막(106)을 형성한다(도 2a). 여기서, 하부 절연막(102)은 산화막인 것이 바람직하다. 그 다음, 트렌치 산화막(106) 상에 감광막 패턴(108)을 형성한 후 감광막 패턴(108)을 식각마스크로 트렌치 산화막(106) 및 질화막(104)을 식각하여 하부 절연막(102)을 노출시킨다(도 2b). 이후 감광막 패턴(108)은 제거한다.

도 2c 및 도 2d에 도시된 바와 같이, 전체 상부에 퓨즈금속(110)을 형성한 후(도 2c), 트렌치 산화막(106)이 노출되도록 퓨즈금속(110)에 평탄화 식각 공정을 수행한다. 여기서 퓨즈금속(110)은 구리인 것이 바람직하다. 하지만 이에 한정되는 것은 아니고, 다른 물질로 변경가능하다. 여기서, 퓨즈금속(110)은 트렌치 산화막(106) 및 질화막(104)에 의해 일정한 간격으로 이격되고, 상술한 간격보다 큰 간격으로 형성된 트렌치 산화막(106) 및 질화막(104)에 의해 이격된다. 이때, 퓨즈금 속(110)이 트렌치 산화막(106) 및 질화막(104)에 의해 상술한 일정한 간격보다 큰 간격으로 이격되는부분은 후속 공정에서 레이져가 가해져 블로잉되는 블로잉 부인 것이 바람직하다.

도 2e에 도시된 바와 같이, 퓨즈금속(110) 사이에 구비된 트렌치 산화막(106)을 제거한다. 이때, 그 하부에 구비되는 질화막(104)은 제거되지 않고 남아있다. 그 다음, 전체 상부에 도전층(111)이 형성된다. 여기서 도전층(111)은 퓨즈금속(110,112) 사이에 접착력을 증진시키는 것으로, 글루 TiN인 것이 바람직하다. 하지만, 글루 TiN에 한정되는 것은 아니고, 퓨즈금속(110,112) 사이의 접착력을 증가시킬 수 있는 물질이라면 변경가능하다.

도 2f 및 도 2g에 도시된 바와 같이, 전체 상부에 퓨즈금속(112)을 형성한 후(도 2f), 퓨즈금속(110)이 노출되도록 퓨즈금속(112)에 평탄화 식각 공정을 수행한다(도 2g). 여기서, 퓨즈금속(112)는 알루미늄인 것이 바람직하다. 하지만 이에 한정되는 것은 아니고, 다른 물질로 변경가능하다. 이와 같이, 평탄화 식각 공정에 의해 구리 사이에 매립된 알루미늄은 특정온도, 습도에서 구리가 이동하는 것을 방지한다.

도 2h 및 도 2i에 도시된 바와 같이, 전체 상부에 질화막(114)을 형성한 후(도 2h), 그 상부에 층간절연막(116)을 형성한다(도 2i).

도 2j에 도시된 바와 같이, 층간절연막(116) 상에 블로잉이 이루어질 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 층간절연막(116), 질화막(114)을 식각하여 퓨즈금속(112)을 노출시킨다. 그 다 음, 노출된 퓨즈금속(112)에 레이져(118)를 가하여 블로잉 시켜, 하부절연막(102)을 노출시키는 것이 바람직하다. 이때, 레이져(118) 스팟의 크기는 노출된 퓨즈금속(112)의 폭 보다 작은 것이 바람직하다. 그 이유는 레이져(118) 스팟의 크기만큼 퓨즈금속(112)이 제거되도록 하고, 블로잉된 나머지 퓨즈금속(112)은 퓨즈금속(110)의 측벽에 구비되도록 하여 퓨즈금속(110)이 이동하지 못하도록 하기 위함이다.

상술한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은 구리 사이에 알루미늄을 형성하여, 알루미늄에 레이져를 가하여 블로잉이 이루어지도록 함으로써 구리가 특정온도, 습도 등 외부 환경에 노출되더라도 이동하지 않도록 하여 반도체 소자가 구비된 제품의 신뢰성 문제가 해결되도록 한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (15)

1. 하부 구조물 상에 일정한 간격으로 이격되어 형성된 다수의 제 1 퓨즈 금속;

   상기 다수의 제 1 퓨즈 금속 간의 제 1 공간을 매립하는 다수의 제 2 퓨즈 금속; 및

   상기 다수의 제 1 퓨즈 금속 간의 제 2 공간에 구비되는 블로잉 부를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
2. 청구항 1에 있어서,

   상기 제 2 퓨즈 금속의 하부에 구비된 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
3. 청구항 1에 있어서,

   상기 제 2 퓨즈 금속의 측벽 및 하부에 형성된 도전층을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 청구항 3에 있어서,

   상기 도전층은 TiN인 것을 특징으로 하는 반도체 소자의 퓨즈.
5. 청구항 1에 있어서,

   상기 제 1 퓨즈 금속은 구리인 것을 특징으로 하는 반도체 소자의 퓨즈.
6. 청구항 1에 있어서,

   상기 제 2 퓨즈 금속은 알루미늄인 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 청구항 1에 있어서,

   상기 제 2 퓨즈 금속에 블로잉이 수행되는 것을 특징으로 하는 반도체 소자의 퓨즈.
8. 청구항 1에 있어서,

   상기 블로잉 부는 상기 제 1 퓨즈 금속의 사이에 상기 일정한 간격보다 큰 간격을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
9. 하부 구조물 상에 일정한 간격으로 이격도록 다수의 제 1 퓨즈 금속을 형성하는 단계;

   상기 다수의 제 1 퓨즈 금속 간의 제 1 공간을 매립하는 다수의 제 2 퓨즈 금속을 형성하는 단계; 및

   상기 다수의 제 1 퓨즈 금속 간의 제 2 공간에 블로잉 부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈의 형성 방법.
10. 청구항 9에 있어서,

    상기 제 1 퓨즈 금속을 형성하는 단계는

    상기 하부 구조물 상에 질화막 및 트렌치 산화막을 형성하는 단계;

    상기 트렌치 산화막 상에 감광막 패턴을 형성하는 단계;

    상기 감광막 패턴을 식각마스크로 상기 트렌치 산화막 및 상기 질화막을 식각하는 단계;

    전체 상부에 제 1 퓨즈 금속을 형성하는 단계; 및

    상기 트렌치 산화막이 노출되도록 상기 제 1 퓨즈 금속에 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
11. 청구항 10 에 있어서,

    상기 제 2 퓨즈 금속을 형성하는 단계는

    상기 제 1 퓨즈 금속 사이의 상기 트렌치 산화막을 제거하는 단계;

    상기 제 1 퓨즈 금속을 포함하는 전체 상부에 상기 제 2 퓨즈 금속을 형성하는 단계; 및

    상기 제 1 퓨즈 금속이 노출되도록 상기 제 2 퓨즈 금속에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
12. 청구항 11에 있어서,

    상기 트렌치 산화막을 제거하는 단계 이후,

    전체 상부에 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
13. 청구항 9에 있어서,

    상기 블로잉 부를 형성하는 단계는

    상기 제 2 퓨즈 금속을 노출시키는 층간절연막을 형성하는 단계; 및

    상기 층간절연막에 의해 노출된 상기 제 2 퓨즈 금속에 레이저를 가하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
14. 청구항 13에 있어서,

    상기 레이저를 가하는 단계는

    상기 제 2 퓨즈 금속의 폭 보다 작은 크기를 갖는 레이저 스팟으로 수행되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
15. 청구항 13에 있어서,

    상기 레이저를 가하는 단계는

    상기 하부 구조물의 상부를 노출시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.

Images