KR101051179B1 - 반도체 소자의 퓨즈 및 그의 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 238000007664 blowing Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910000679 solder Inorganic materials 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 14
- 239000007769 metal material Substances 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 230000002265 prevention Effects 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 8
- 239000007788 liquid Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Manufacturing & Machinery (AREA)
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- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 기판 상에 구비된 퓨즈 구조물의 최상부에 LTS층을 추가로 구비하여, 블로잉 과정 시 LTS(Low Temperature Solder)이 블로잉 후 퓨즈 금속 잔유물을 덮도록 하여 블로잉 시에 남게되는 퓨즈 금속의 이동을 근본적으로 방지는 것이다.
퓨즈 금속 이동 방지, LTS
Description
본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 블로잉된 후 남아있는 퓨즈 잔유물의 이동을 방지하는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 층간절연막(12)을 형성한 후, 트렌치 질화막(14), 트렌치 산화막(16)을 형성한다. 그 다음, 트렌치 산화막(16) 및 트렌치 질화막(14)의 소정부분을 식각한 후, 전체 상부에 퓨즈 금속 물 질을 형성한다. 그 다음, 트렌치 산화막(16)이 노출되도록 퓨즈 금속(18)에 평탄화 식각 공정을 수행하여 퓨즈 금속(18)을 형성한다. 그 다음, 다마신 질화막(20)을 형성한다.
도 1b에 도시된 바와 같이, 퓨즈 금속(18)에 레이져(22)를 가하여 블로잉 시킨다. 이때, 블로잉 후에는 퓨즈 금속(18)이 모두 제거되지 못하는 경우, 층간절연막(12) 상에 잔유물(24)이 잔존하게 된다. 여기서, 잔유물(24)은 퓨즈 금속에 전류 흐름을 유지시켜 퓨즈가 정확하게 끊기지 않은 것과 같은 현상을 유발하는 문제를 야기시킨다.
본 발명은 반도체 소자의 퓨즈 블로잉 시에 퓨즈가 모두 제거되지 못하여 남게되는 잔유물들에 의해 블로잉이 이루어졌음에도 불구하고 전류의 흐름이 유지되어 퓨즈가 끊기지 않은 것과 같은 현상을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 반도체 기판 상에 구비된 퓨즈 구조물 상부의 전체표면에 형성된 LTS(Low Temperature Solder)를 포함하는 것을 특징으로 한다.
이때, 상기 LTS는 210 내지 230℃의 온도에서 액상화되는 것을 특징으로 한다.
그리고, 상기 LTS는 210℃의 미만의 온도에서 고체화되는 것을 특징으로 한다.
또한, 상기 퓨즈 구조물은 상기 반도체 기판 상에 형성된 절연막과 상기 절연막에 형성된 다수개의 트렌치 및 상기 다수개의 트렌치에 매립된 다수개의 퓨즈 금속을 포함하는 것을 특징으로 한다.
이때, 상기 다수개의 퓨즈 금속 중 일부는 블로잉되어 제거된 것을 특징으로 한다.
그리고, 상기 퓨즈 금속이 블로잉된 결과물 표면에 형성된 상기 LTS를 더 포함하는 것을 특징으로 한다.
그리고, 상기 절연막은 질화막 및 산화막의 적층구조인 것을 특징으로 한다.
또한, 상기 퓨즈 금속은 구리인 것을 특징으로 한다.
그리고, 상기 반도체 기판 상에 형성된 층간절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막은 ILD(Inter Layer Dielectric)인 것을 특징으로 한다.
본 발명의 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 퓨즈 금속을 형성하는 단계와 상기 퓨즈 금속의 상부에 절연막을 형성하는 단계와 상기 절연막 상부에 LTS(Low Temperature Solder)를 형성하는 단계와 상기 퓨즈 금속에 레이져를 가해 블로잉을 수행하는 단계 및 어닐링을 수행하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 퓨즈 금속을 형성하는 단계는 상기 반도체 기판 상에 절연막을 형성하는 단계와 상기 절연막에 트렌치를 형성하는 단계와 상기 트렌치를 포함하는 전체 상부에 퓨즈 금속 물질을 형성하는 단계 및 상기 절연막이 노출되도록 상기 퓨즈 금속 물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 반도체 기판 상에 절연막을 형성하는 단계 이전 상기 반도체 기판 상에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 어닐링을 수행하는 단계는 210 내지 230℃의 온도에서 수행되는 것을 특징으로 한다.
그리고, 상기 어닐링을 수행하는 단계는 상기 LTS가 유동성을 가져 블로잉이 이루어진 결과물의 표면에 덮히는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 퓨즈의 블로잉 시에 남게되는 퓨즈 금속의 이동을 근본적으로 방지하여, 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판 상에 구비된 퓨즈 구조물 상부의 전체표면에 형성된 LTS(Low Temperature Solder,112)를 포함한다. 여기서, 퓨즈 구조물은 반도체 기판(100) 상에 형성된 층간절연막(102), 트렌치 질화막(104), 트렌치 산화막(106) 및 트렌치 산화막(106)과 트렌치 질화막(104) 내에 매립된 퓨즈 금속(108), 퓨즈 금속(108)의 상부에 형성된 다마신 질화막(110)을 포함한다. 그리고, 일부 퓨즈 금속(108)은 블로잉에 의해 제거되어 층간절연막(102) 표면이 노출된 형상을 포함한다. 이때, 층간절연막(102)은 ILD(Inter Layer Dielectric)인 것이 바람직하다.
결국, LTS(112)는 블로잉이 이루어지지 않는 부분의 경우 다마신 질화막(110) 상부를 덮고, 블로잉이 이루어진 부분의 경우 다마신 질화막(110) 측벽, 트렌치 산화막(106) 측벽, 트렌치 질화막(104) 측벽 및 층간절연막(102) 상부를 덮는다.
여기서, LTS(112)가 상술한 바와 같이 퓨즈 구조물 상부의 전체 표면에 덮히게 되는 이유는 다음과 같다. LTS(112)는 210 내지 230℃의 어닐링을 수행하는 경우 고체에서 액체로 변하는 성질을 갖는다. 따라서, 블로잉이 수행되기 전에 퓨즈 구조물 최상부에 형성된 LTS(112)는 어닐링 시 가해진 온도에 의해 액상화되어 유동성을 갖게되는데, 블로잉이 이루어진 부분 즉, 퓨즈 금속이 제거되어 움푹파인 표면을 이동하게 되어 블로잉된 결과물의 전체 표면을 덮게된다. 블로잉이 수행된 결과물의 표면을 따라 이동하는 과정에서 블로잉이 수행된 후 표면에 남아있는 퓨즈 금속의 잔유물까지 덮게되어 퓨즈 금속의 잔유물의 이동을 근본적으로 방지할 수 있도록 한다.
도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102), 트렌치 질화막(104), 트렌치 산화막(106)을 형성한 후, 트렌치 산화막(106) 및 트렌치 질화막(104)의 소정부분을 식각하여 트렌치(미도시)를 형성한다. 그 다음, 트렌치(미도시)가 매립되도록 전체 상부에 퓨즈 금속 물질을 형성한 후, 트렌치 산화막(106)이 노출되도록 퓨즈 금속 물질에 평탄화 식각 공정을 수행하여 퓨즈 금속(108)을 정의한다. 이때, 층간절연막(102)은 ILD(Inter Layer Dielectric)인 것이 바람직하고, 퓨즈 금속은 구리인 것이 바람직하다. 그 다음, 퓨즈 금속(108)을 포함하는 전체 상부에 다마신 질화막(110)을 형성한다.
도 3b에 도시된 바와 같이, 다마신 질화막(110) 상부에 LTS(Low Temperature Solder, 112)을 증착한다. 이때, LTS(112)는 후속 공정에서 가해진 레이져(114)에 의해 퓨즈 금속(108)이 제거된 이후, 특정온도의 환경하에서 액체로 변하여 퓨즈 금속(108)이 제거된 결과물의 표면을 덮게된다. 이때, LTS(112)가 변하는 특정온도는 210 내지 230℃인 것이 바람직하다.
도 3c에 도시된 바와 같이, 레이져(114)를 가하여 퓨즈 금속(108)을 블로잉시키는 경우 퓨즈 금속(108)은 제거된다. 그 다음, 전체에 어닐링을 수행한다. 이때, 어닐링 온도는 210 내지 230℃인 것이 바람직하다. 상술한 바와 같이 어닐링을 수행하여 주위온도가 210 내지 230℃가 되는 경우에는 LTS(112)가 고체에서 액체로 변하는 성질을 갖게되어 LTS(112)는 유동성을 갖게된다.
따라서, 퓨즈 금속(108)으로 가해진 레이져(114)에 퓨즈 금속(108) 주위의 트렌치 산화막(106) 및 트렌치 질화막(104)이 일부 제거되어 형성된 홈(미도시)의 표면에, 어닐링에 의해 액상의 특성을 갖는 LTS(112)가 덮히게 된다. 이 과정에서 액상으로 변한 LTS(112)는 블로잉이 일어난 후 남아있는 퓨즈 금속의 잔유물까지 덮게 된다.
그 다음, 어닐링이 완료되어 주위온도가 210℃ 미만으로 내려가게 되면 LTS(112)는 다시 액체의 상태로부터 고체의 상태로 변화되어 블로잉이 일어난 후의 결과물의 표면을 덮고 있는 상태로 고체화된다. 결국, 블로잉이 일어난 후 남아있는 퓨즈 금속의 잔유물들은 온도변화에 의해 성질이 변화된 LTS(112)에 의해 덮혀진 상태로 고체화되어 쉽게 이동할 수 없는 상태에 놓이게 된다. 즉, 종래와 같이 퓨즈 금속의 잔유물들이 오픈된 상태에 놓여지지 않기 때문에 블로잉 후에도 퓨즈 금속의 잔유물들이 이동하여 전류의 흐름을 유발하는 문제를 근본적으로 차단할 수 있게 된다.
상술한 바와 같이, 본 발명은 반도체 소자 퓨즈의 표면에 LTS를 증착하고, 블로잉을 수행한 후, LTS가 210 내지 230℃의 온도의 어닐링 시 고체에서 액체로 변하는 성질을 이용하여, 블로잉이 수행된 후의 결과물 표면에 남아있는 퓨즈 금속의 잔유물이 LTS에 의해 덮히도록 하여 잔유물의 이동을 근본적으로 방지할 수 있는 효과를 제공한다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
Claims (15)
- 반도체 기판 상에 구비된 퓨즈 구조물 상부의 전체표면에 형성된 LTS(Low Temperature Solder)를 포함하되,상기 퓨즈 구조물은상기 반도체 기판 상에 형성된 절연막;상기 절연막에 형성된 다수개의 트렌치; 및상기 다수개의 트렌치에 매립된 다수개의 퓨즈 금속을 포함하고, 상기 다수개의 퓨즈 금속 중 일부는 블로잉되어 제거되고 상기 퓨즈 금속이 블로잉된 결과물 표면에 형성된 상기 LTS를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 LTS는 210 내지 230℃의 온도에서 액상화되는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 LTS는 210℃의 미만의 온도에서 고체화되는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 삭제
- 삭제
- 삭제
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 절연막은 질화막 및 산화막의 적층구조인 것을 특징으로 하는 반도체 소자의 퓨즈.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 퓨즈 금속은 구리인 것을 특징으로 하는 반도체 소자의 퓨즈.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 반도체 기판 상에 형성된 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 9에 있어서,
- 반도체 기판 상에 퓨즈 금속을 형성하는 단계;상기 퓨즈 금속의 상부에 절연막을 형성하는 단계;상기 절연막 상부에 LTS(Low Temperature Solder)를 형성하는 단계;상기 퓨즈 금속에 레이져를 가해 블로잉을 수행하는 단계; 및어닐링을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 11에 있어서,상기 퓨즈 금속을 형성하는 단계는상기 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막에 트렌치를 형성하는 단계;상기 트렌치를 포함하는 전체 상부에 퓨즈 금속 물질을 형성하는 단계; 및상기 절연막이 노출되도록 상기 퓨즈 금속 물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,상기 반도체 기판 상에 절연막을 형성하는 단계 이전
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 11에 있어서,상기 어닐링을 수행하는 단계는210 내지 230℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.청구항 11에 있어서,상기 어닐링을 수행하는 단계는상기 LTS가 유동성을 가져 블로잉이 이루어진 결과물의 표면에 덮히는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090078378A KR101051179B1 (ko) | 2009-08-24 | 2009-08-24 | 반도체 소자의 퓨즈 및 그의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090078378A KR101051179B1 (ko) | 2009-08-24 | 2009-08-24 | 반도체 소자의 퓨즈 및 그의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110020654A KR20110020654A (ko) | 2011-03-03 |
| KR101051179B1 true KR101051179B1 (ko) | 2011-07-21 |
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ID=43929853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090078378A KR101051179B1 (ko) | 2009-08-24 | 2009-08-24 | 반도체 소자의 퓨즈 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051179B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070084A (ko) * | 2000-12-28 | 2003-08-27 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 집적 회로 구조체 및 집적 회로 구조체를 마련하는 공정 |
| KR20070041111A (ko) * | 2005-10-14 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 형성방법 |
-
2009
- 2009-08-24 KR KR1020090078378A patent/KR101051179B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070084A (ko) * | 2000-12-28 | 2003-08-27 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 집적 회로 구조체 및 집적 회로 구조체를 마련하는 공정 |
| KR20070041111A (ko) * | 2005-10-14 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110020654A (ko) | 2011-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20090824 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110623 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20110715 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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