KR20090076140A - 반도체 소자의 퓨즈 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 리페어 식각 공정 시 오픈되는 퓨즈 오픈 예정 영역을 리세스시킨 후 상기 리세스된 영역에 층간 절연막과 식각 선택비가 상이한 절연막 패턴을 형성하고, 상기 리페어 식각 공정 시 상기 절연막 패턴이 노출될때까지 식각한다. 그리고, 상기 절연막 패턴을 제거하여 퓨즈 박스를 형성함으로써, 퓨즈 상부에 잔류하는 층간 절연막의 두께를 일정하게 조절할 수 있고, 이로 인해 크랙 또는 레지듀의 발생을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것이다. 특히, 퓨즈 리페어 식각 공정 시 발생하는 불량을 개선하기 위한 것이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불 량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.
이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도이다.
도 1을 참조하면, 스토리지 노드(미도시)가 구비된 반도체 기판(100) 상부에 플레이트(110)를 형성하고, 플레이트(110) 상부에 제 1 층간 절연막(120)을 형성하고, 제 1 층간 절연막(120) 상에 제 1 금속 배선(130)을 형성한다. 그리고, 제 1 금속 배선(130) 상에 제 2 층간 절연막(140)을 형성한다.
다음에, 제 2 층간 절연막(140) 내에 제 1 금속 배선(130)과 연결되는 제 1 비아 콘택(145)을 형성하고, 퓨즈 영역에서는 제 1 금속 배선(130)과 동일한 위치에 퓨즈(135)를 형성한다.
다음에, 제 1 비아 콘택(145)에 접속되는 제 2 금속 배선(150)을 형성하고, 제 2 금속 배선(150) 상에 제 3 층간 절연막(155)을 형성한다. 그 다음, 제 3 층간 절연막(155) 내에 제 2 금속 배선(150)과 접속되는 제 2 비아 콘택(160)을 형성한다.
그 다음, 제 3 층간 절연막(155) 상에 제 2 비아 콘택(160)과 연결되는 제 3 금속 배선(165)을 형성한다.
그 다음, 제 3 금속 배선(165)을 포함한 전체 상부에 제 4 층간 절연막(170) 및 보호막(175)을 형성한다.
그 다음, 리페어 식각을 진행하여 퓨즈 상부에 일정 두께의 절연막을 잔류시킨다. 상기 리페어 식각 공정 시 보호막(175), 제 4 층간 절연막(170), 제 3 층간 절연막(155), 제 2 층간 절연막(140)을 식각하며, 퓨즈 상에 잔류되는 절연막은 제 2 층간 절연막(140)이다.
여기서, 상기 리페어 식각 공정은 리페어 공정 시 퓨즈 블로잉이 가능하도록 퓨즈 상부에 일정 두께의 절연막을 남겨야 하고, 남은 절연막이 없거나 너무 두꺼우면 퓨즈 블로잉 페일(Browing Fail)이 유발된다.
그러나, 공정이 미세화되고 설계 문제 등으로 인하여 제 3 금속 배선 공정 이상이 사용되고 있어, 플레이트나 금속 배선을 퓨즈로 사용하는 공정의 경우, 리페어 식각 높이가 증가하여 퓨즈 상부에 잔류되는 절연막의 두께 조절이 어렵게 된다. 이로 인해, 크랙(Crack)이나 레지듀(Residue)가 문제가 발생하여 수율이 감소되는 문제가 있다.
본 발명은 리페어 식각 공정 시 오픈되는 퓨즈 오픈 예정 영역을 리세스시킨 후 상기 리세스된 영역에 층간 절연막과 식각 선택비가 상이한 절연막 패턴을 형성 하고, 상기 리페어 식각 공정 시 상기 절연막 패턴이 노출될때까지 식각한다. 그리고, 상기 절연막 패턴을 제거하여 퓨즈 박스를 형성함으로써, 퓨즈 상부에 잔류하는 층간 절연막의 두께를 일정하게 조절할 수 있고, 이로 인해 크랙 또는 레지듀의 발생을 방지하여 소자의 특성을 향상시키는 반도체 소자의 퓨즈 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은
하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하는 단계와,
상기 퓨즈를 포함하는 전체 상부에 층간 절연막을 형성하는 단계와,
퓨즈 오픈 예정 영역의 상기 층간 절연막을 리세스시키는 단계와,
상기 층간 절연막의 상기 리세스된 영역을 매립하는 절연막 패턴을 형성하는 단계와,
상기 절연막 패턴을 포함하는 상기 층간 절연막 상부에 보호막을 형성하는 단계와,
리페어 식각 공정을 수행하여 상기 절연막 패턴이 노출될때까지 상기 보호막 을 식각하는 단계와,
상기 절연막 패턴을 제거하는 단계를 포함하는 것과,
상기 층간 절연막은 산화막인 것과,
상기 절연막 패턴을 형성하는 단계는 상기 리세스된 영역을 절연물질로 매립하는 공정 및 평탄화 공정을 포함하는 것과,
상기 절연막 패턴은 상기 제 2 층간 절연막과 식각 선택비가 상이한 것과,
상기 절연막 패턴은 습식으로 제거하는 것과,
상기 퓨즈는 셀 영역의 제 1 금속 배선 형성 시 형성하는 것과,
상기 층간 절연막과 상기 보호막 사이에 비아 콘택으로 연결되는 제 2 금속 배선 및 제 3 금속 배선을 형성하는 단계를 더 포함하는 것과,
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 형성 방법은
하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하는 단계와,
상기 퓨즈를 포함하는 전체 상부에 층간 절연막을 형성하는 단계와,
퓨즈 오픈 예정 영역의 상기 층간 절연막을 상부에 절연막 패턴을 형성하는 단계와,
상기 절연막 패턴을 포함하는 상기 층간 절연막 상부에 보호막을 형성하는 단계와,
리페어 식각 공정을 수행하여 상기 절연막 패턴이 노출될때까지 상기 보호막 을 식각하는 단계와,
상기 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 퓨즈 상부에 잔류하는 절연막의 두께를 일정하게 조절할 수 있게 된다. 따라서, 이로 인해 발생하는 크랙 또는 레지듀 발생이 방지되어 소자의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 스토리지 노드(미도시)가 구비된 반도체 기판(200) 상부에 플레이트(210)를 형성하고, 플레이트(210) 상부에 제 1 층간 절연막(220)을 형성하고, 제 1 층간 절연막(220)을 개재하여 제 1 비아 콘택(230)을 형성한다.
여기서, 제 1 층간 절연막(220)은 산화막 계열의 물질로 형성하는 것이 바람직하다.
다음에, 제 1 층간 절연막(220) 상부에 제 1 금속 배선(240)을 형성하며, 제 1 금속 배선(240)과 동일한 레이어(Layer)에 퓨즈(245)를 형성한다. 이때, 퓨즈(245)는 제 1 비아 콘택(230)을 통해 플레이트(210)와 연결되도록 한다.
또한, 퓨즈(245)는 플레이트와 동일한 레이어에 형성할 수도 있다.
그 다음, 제 1 금속 배선(240) 및 퓨즈(245)를 포함하는 전체 상부에 제 2 층간 절연막(250)을 형성한다. 그리고, 제 2 층간 절연막(250)을 개재하여 제 1 금속 배선(240)과 연결되는 제 2 비아 콘택(255)을 형성한다.
여기서, 제 2 층간 절연막(250)은 산화막 계열의 물질로 형성하는 것이 바람직하다.
그 다음, 퓨즈(245) 상부의 제 2 층간 절연막(250)을 리세스시킨다.
이때, 상기 리세스된 영역은 후속 공정인 리페어 식각 시 오픈될 영역인 것이 바람직하다.
도 2b 및 도 2c를 참조하면, 상기 리세스된 영역을 포함하는 제 2 층간 절연막(250) 전체 상부에 절연막(260)을 형성한다.
여기서, 절연막(260)은 제 2 층간 절연막(250)과 식각 선택비가 상이한 물질로 형성하는 것이 바람직하다.
다음에, 제 2 층간 절연막(250)이 노출될때까지 평탄화 공정을 수행하여 상기 리세스된 영역에 절연막 패턴(260a)을 형성한다.
도 2d를 참조하면, 절연막 패턴(260a)을 포함하는 제 2 층간 절연막(250) 상부에 제 2 비아 콘택(255)과 접속되는 제 2 금속 배선(270)을 형성한다.
다음에, 제 2 금속 배선(270)을 포함하는 전체 상부에 제 3 층간 절연막(280)을 형성하고, 제 3 층간 절연막(280)을 개재하여 제 2 금속 배선(270)과 연결되는 제 3 비아 콘택(285)을 형성한다.
그 다음, 제 3 층간 절연막(280) 상부에 제 3 비아 콘택(285)과 접속되는 제 3 금속 배선(290)을 형성하고, 제 3 금속 배선(290)을 포함하는 전체 상부에 제 4 층간 절연막(300) 및 보호막(310)을 형성한다.
그 다음, 보호막(310) 상부에 퓨즈 오픈 예정 영역을 정의하는 리페어 마스 크 패턴(315)을 형성한다.
도 2e 및 도 2f를 참조하면, 리페어 마스크 패턴(315)을 마스크로 보호막(310), 제 4 층간 절연막(300) 및 제 3 층간 절연막(280)을 식각하는 리페어 식각 공정을 수행한다.
여기서, 상기 리페어 식각 공정은 절연막 패턴(260a)이 노출될때까지 진행되는 것이 바람직하다. 이때. 층간 절연막과 절연막 패턴(260a)의 식각 선택비가 상이하므로, 상기 리페어 식각 공정은 절연막 패턴(260a)을 정지막으로 식각이 정지된다.
다음에, 상기 노출된 절연막 패턴(260a)을 제거하여 퓨즈 박스를 형성한다. 이때, 절연막 패턴(260a)은 습식 공정을 수행하여 제거하는 것이 바람직하다.
도 3a 및 도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 하부 구조물이 구비된 반도체 기판(400) 상부에 퓨즈(445)를 형성한다. 이때, 퓨즈(445)는 제 1 금속 배선(440)과 동일한 레이어에 형성되도록 한다. 여기서, 상기 하부 구조물은 플레이트(410) 및 플레이트(410)와 퓨즈(425)를 연결하는 제 1 콘택(230)을 포함한다.
다음에, 퓨즈(445)를 포함하는 전체 상부에 제 1 층간 절연막(450)을 형성하고, 제 1 층간 절연막(450) 상부에 절연막을 형성한 후 패터닝하여 절연막 패턴(460)을 형성한다. 여기서, 절연막 패턴(460)은 퓨즈 오픈 예정 영역 상에 형성하는 것이 바람직하다.
그 다음, 제 1 층간 절연막(450)을 개재하여 제 1 금속 배선(440)과 연결되는 제 2 콘택(455)을 형성한다.
그 다음, 제 1 층간 절연막(450) 상부에 제 2 콘택(455)과 접속되는 제 2 금속 배선(470)을 형성하고, 그 상부에 제 3 콘택(485)이 포함된 제 2 층간 절연막(480)을 형성한다.
그 다음, 제 3 콘택(485)과 접속되는 제 3 금속 배선(490)을 형성하고, 제 3 금속 배선(490)을 포함하는 전체 상부에 제 3 층간 절연막(500)을 형성한다.
그 다음, 제 3 층간 절연막(500) 상부에 보호막(510)을 형성한다. 그리고, 보호막(510) 상부에 리페어 마스크 패턴(미도시)을 형성한 후 상기 리페어 마스크 패턴(미도시)을 마스크로 보호막(510), 제 3 층간 절연막(500) 및 제 2 층간 절연막(480)을 식각하는 리페어 식각을 수행한다. 이때, 상기 리페어 식각은 절연막 패턴(460)이 노출될때까지 수행하는 것이 바람직하다.
그 다음, 상기 리페어 마스크 패턴(미도시)을 제거하고, 습식 공정으로 절연막 패턴(460)을 제거하여 퓨즈 박스를 형성한다.
상기와 같이 리페어 식각 공정 이전에 퓨즈 오픈 예정 영역을 패터닝하여 후속 공정인 상기 리페어 식각 공정 시 퓨즈 상부에 잔류되는 절연막의 두께를 일정하게 조절할 수 있다. 또한, 종래의 리페어 식각 공정 시 수 만Å의 절연막을 식각해야 하였으나, 본 발명에서는 수 천Å으로 감소시킬 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 따른 부호 설명 >
200 ; 반도체 기판 210 : 플레이트
220 : 제 2 층간 절연막 230 : 제 1 비아 콘택
240 : 제 1 금속 배선 245 : 퓨즈
250 : 제 2 층간 절연막 260 : 절연막
260a : 절연막 패턴 270 : 제 2 금속 배선
280 : 제 3 층간 절연막 285 : 제 3 비아 콘택
290 : 제 3 금속 배선 300 : 제 4 층간 절연막
310 : 보호막 315 : 리페어 마스크 패턴
Claims (8)
- 하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하는 단계;상기 퓨즈를 포함하는 전체 상부에 층간 절연막을 형성하는 단계;퓨즈 오픈 예정 영역의 상기 층간 절연막을 리세스시키는 단계;상기 층간 절연막의 상기 리세스된 영역을 매립하는 절연막 패턴을 형성하는 단계;상기 절연막 패턴을 포함하는 상기 층간 절연막 상부에 보호막을 형성하는 단계;리페어 식각 공정을 수행하여 상기 절연막 패턴이 노출될때까지 상기 보호막 을 식각하는 단계; 및상기 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 절연막 패턴을 형성하는 단계는 상기 리세스된 영역을 절연물질로 매립 하는 공정 및 평탄화 공정을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 절연막 패턴은 상기 제 2 층간 절연막과 식각 선택비가 상이한 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 절연막 패턴은 습식으로 제거하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 퓨즈는 셀 영역의 제 1 금속 배선 형성 시 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막과 상기 보호막 사이에 비아 콘택으로 연결되는 제 2 금속 배선 및 제 3 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하는 단계;상기 퓨즈를 포함하는 전체 상부에 층간 절연막을 형성하는 단계;퓨즈 오픈 예정 영역의 상기 층간 절연막을 상부에 절연막 패턴을 형성하는 단계;상기 절연막 패턴을 포함하는 상기 층간 절연막 상부에 보호막을 형성하는 단계;리페어 식각 공정을 수행하여 상기 절연막 패턴이 노출될때까지 상기 보호막 을 식각하는 단계; 및상기 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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| KR1020080001900A KR20090076140A (ko) | 2008-01-07 | 2008-01-07 | 반도체 소자의 퓨즈 형성 방법 |
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