KR100979357B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 퓨즈 상부 및 하부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 퓨즈 컷팅 공정 시 발생하는 레지듀(Residue)를 방지하고, 상기 레지듀에 의해 발생하는 전기적 신호 불량을 방지할 수 있다. 또한, 퓨즈 상부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 후속 패키지 공정 시 EMC(Epoxy Molding Compound)에 의해 발생하는 스트레스를 직접적으로 받지않게 하여 퓨즈가 쓰러지는 현상을 방지하고, 이로 인해 실제 패키지 수율을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 퓨즈 컷팅 공정 시 발생하는 불량을 개선하기 위한 것이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불 량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.
이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
종래 기술에 따른 반도체 소자의 제조 방법은 하부 구조물이 구비된 반도체 기판 상부에 퓨즈를 형성하고, 상기 퓨즈를 포함하는 상기 반도체 기판 전체 상부에 절연막을 형성한다.
그 다음, 리페어 식각을 진행하여 상기 절연막을 식각하되, 상기 퓨즈 상부에 일정 두께의 절연막을 잔류시킨다.
여기서, 상기 리페어 식각 공정은 리페어 공정 시 퓨즈 블로잉이 가능하도록 퓨즈 상부에 일정 두께의 절연막을 남겨야 하고, 남은 절연막이 없거나 너무 두꺼우면 퓨즈 블로잉 페일(Browing Fail)이 유발된다. 이로 인해, 크랙(Crack)이나 레지듀(Residue)가 문제가 발생하여 수율이 감소되는 문제가 있다.
상기와 같은 퓨즈 블로잉 페일을 방지하기 위해 상기 퓨즈가 퓨즈박스 저부로부터 이격되어 구비되도록 하여 퓨즈 블로잉 페일이 방지되도록 한다.
도 1은 퓨즈 블로잉 페일을 방지하기 위한 반도체 소자 및 그 제조 방법을 도시한 레이아웃 및 단면도이다.
도 1 (ⅰ)을 참조하면, 퓨즈 박스(105) 내측에 다수의 퓨즈(110)가 구비되어 있다. 여기서, 상기 다수의 퓨즈(110)는 라인/스페이스(Line/Space) 형태로 구비되어 있다.
도 1 (ⅱ) 및 (ⅲ)을 참조하면, 각각 상기 도 1 (ⅰ)의 A - A' 및 B - B'의 절단면에 따른 단면도를 도시한 것으로, 하부 구조물이 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(100)을 형성하고, 제 1 층간 절연막(100) 상부에 다수의 퓨즈(110)를 패터닝한다.
이때, 퓨즈(110)는 셀 영역의 플레이트 전극(미도시) 또는 금속 배선(미도시) 형성 공정 시 증착하고, 후속 패터닝 공정으로 형성된 것으로, 다수의 퓨즈(110)가 라인/스페이스(Line/Space) 형태로 형성된다.
다음에, 퓨즈(110)를 포함하는 전체 상부에 제 2 층간 절연막(120)을 형성한다.
그 다음, 리페어 식각을 진행하여 퓨즈(110) 상부의 제 2 층간 절연막(120)을 식각하고, 플라즈마(Plasma) 방식 또는 습식 식각을 진행하여 퓨즈(110) 하부의 제 1 층간 절연막(100)을 식각한다. 이때, 퓨즈(110)와 제 1 층간 절연막(100)의 식각 선택비 차이를 이용하여 퓨즈(110) 하부의 제 1 층간 절연막(100)을 식각함으로써 퓨즈 박스(105) 내의 퓨즈(110) 하부에 공기층이 존재하도록 한다.
상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에 있어서, 퓨즈가 공기 중에 그대로 노출된 상태가 되어 외부로부터의 미세한 스트레스(Stress)에 의해서도 쉽게 끊어지거나, 쓰러지는 현상이 발생할 수 있으며, 특히 패키지(Packgae) 공정 시 EMC(Epoxy Molding Compound) 충진 시 직접적인 스트레스를 받아 쉽게 끊어지게 되어 패키지 수율이 저하되는 문제점이 있다.
본 발명은 퓨즈 하부의 층간 절연막을 식각하여 퓨즈 블로잉 공정 시 발생하는 레지듀를 방지하고, 상기 레지듀에 의해 발생하는 전기적 신호 불량을 방지할 수 있다.
또한, 퓨즈 상부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 후속 패키지 공정 시 EMC에 의해 발생하는 스트레스를 직접적으로 받지않게 하여 퓨즈가 쓰러지는 현상을 방지하고, 이로 인해 실제 패키지 수율을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는
하부 구조물 및 제 1 층간 절연막이 구비된 반도체 기판과,
상기 제 1 층간 절연막의 상측에 구비된 퓨즈와,
상기 퓨즈 상부 및 하부에 구비된 공기층과,
상기 퓨즈 상부의 공기층 상에 구비된 제 2 층간 절연막을 포함하는 것을 특징으로 하고,
상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막에 구비된 홀을 더 포함하는 것과,
상기 퓨즈는 라인 형태인 것과,
상기 퓨즈는 상기 제 1 층간 절연막 상부로부터 100 ~ 1000nm 이격되어 구비 된 것과,
상기 제 2 층간 절연막은 상기 퓨즈 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 한다.
또한, 반도체 소자의 제조 방법은
하부구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계와,
상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계와,
상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 식각하여 퓨즈 상부 및 하부에 공기층을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 공기층은 100 ~ 1000nm의 두께로 형성하는 것과,
상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 식각하여 홀을 형성하는 단계를 더 포함하는 것과,
상기 홀은 건식 식각을 진행하여 형성하며, 상기 식각 공정 시 상기 홀 측벽에 폴리머가 형성되는 것과,
상기 공기층은 상기 홀 저부의 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여 형성하는 것
상기 제 1 및 제 2 층간 절연막의 식각 공정은 플라즈마 건식 식각인 것과,
상기 제 1 및 제 2 층간 절연막의 식각 공정은 HF를 포함하는 용액을 사용한 습식 식각인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 퓨즈 하부의 층간 절연막을 식각하여 퓨즈 블로잉 공정 시 발생하는 레지듀를 방지하고, 상기 레지듀에 의해 발생하는 전기적 신호 불량을 방지할 수 있다.
또한, 퓨즈 상부로부터 일정 거리 이격된 위치에 층간 절연막이 존재하도록 하여 후속 패키지 공정 시 EMC에 의해 발생하는 스트레스를 직접적으로 받지않게 하여 퓨즈가 쓰러지는 현상을 방지하고, 이로 인해 실제 패키지 수율을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도이다.
도 2 (ⅰ)을 참조하면, 퓨즈 박스(205) 내측에 다수의 퓨즈(210)가 구비되어 있다. 이때, 상기 다수의 퓨즈(210) 하부의 제 1 층간 절연막(미도시)은 식각되어 퓨즈(210) 하부를 지탱하지 않고 있으며, 상기 다수의 퓨즈(210) 상부는 공기층을 두고 퓨즈(210) 상부로 일정 거리 이격되어 퓨즈 박스(205)를 덮는 형태의 제 2 층 간 절연막(미도시)이 존재한다.
또한, 퓨즈(210)와 인접한 퓨즈(210) 사이에 바(Bar) 형태의 홀(235)이 구비되어 있다.
도 2 (ⅱ), (ⅲ) 및 (ⅳ)를 참조하면, 각각 도 2 (ⅰ)의 A - A', B - B' 및 C - C'에 따른 절단면을 도시한 것으로, 다수의 퓨즈(210) 하부에 구비된 제 1 층간 절연막(200)이 소정 깊이 식각되어 있으며, 퓨즈(210) 상부로부터 일정 거리 이격된 위치에 퓨즈 박스(205) 상측을 덮는 형태의 제 2 층간 절연막(220)이 구비되어 있다.
여기서, 제 1 층간 절연막(200) 및 제 2 층간 절연막(220)은 질화막 또는 산화막으로 형성하며, 퓨즈(210) 상부 및 하부로부터 100 ~ 1000nm 만큼 이격되어 구비된 것이 바람직하다.
또한, 제 2 층간 절연막(220)에는 다수의 홀(225)이 구비되어 있는데, 홀(225)은 퓨즈(210)와 인접한 퓨즈(210) 사이의 영역에 위치되도록 하는 것이 바람직하다.
그리고, 상기 남겨진 제 2 층간 절연막(220)의 두께는 홀(225)의 깊이와 동일하도록 하는 것이 바람직하다.
여기서, 퓨즈(210) 상부로부터 일정 거리 이격된 위치에 제 2 층간 절연막(220)이 구비되어 있으므로, 퓨즈(210) 상부가 공기 중에 노출되지 않으며, 이로 인해 후속 패키지 공정 시 직접적인 스트레스를 받지 않아 상기 패키지 공정의 수율이 향상되는 장점이 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 상기 도 2 (ⅰ)의 C - C'의 절단면에 따른 공정 순서를 도시한 것이다.
도 3a를 참조하면, 하부 구조물이 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(300)을 형성한다.
다음에, 퓨즈 영역의 제 1 층간 절연막(300) 상부에 다수의 퓨즈(310)을 패터닝한다. 이때, 퓨즈(310)는 셀 영역의 플레이트 전극(미도시) 또는 금속 배선(미도시) 형성 공정 시 증착하고, 후속 패터닝 공정으로 형성한 것으로 다수의 퓨즈(310)가 라인/스페이스(Line/Space) 형태로 형성된 것이다.
그 다음, 퓨즈(310)를 포함하는 제 1 층간 절연막(300)의 전체 상부에 제 2 층간 절연막(320)을 형성한다.
여기서, 제 1 층간 절연막(300) 및 제 2 층간 절연막(320)은 질화막 또는 산화막으로 형성한다.
도 3b를 참조하면, 제 2 층간 절연막(320) 상부에 퓨즈(310)와 인접한 퓨즈(310) 사이의 제 2 층간 절연막(320)을 오픈시키는 감광막 패턴(330)을 형성한다.
다음에, 감광막 패턴(330)을 마스크로 제 2 층간 절연막(320)을 식각하여 홀(335)을 형성한다. 여기서, 홀(335)은 건식 식각을 수행하여 형성한다.
이때, 홀(335) 측벽에 폴리머(Polymer)가 형성되도록 하여 후속 공정 시 홀(335)이 더 식각되는 것을 방지한다.
도 3c를 참조하면, 비등방성의 식각 특성을 가지는 식각 공정을 수행하여 퓨 즈(310) 하부에 형성된 제 1 층간 절연막(300) 및 퓨즈 상부에 형성된 제 2 층간 절연막(320)을 선택적으로 식각하여 퓨즈 박스(305)를 형성한다.
여기서, 상기 식각 공정은 플라즈마(Plasma) 방식의 건식 식각 또는 HF 용액을 사용한 습식 식각인 것이 바람직하다. 이때, 상기 식각 공정은 홀(335)에 의해 노출된 영역을 통해 식각 가스 또는 식각 용액이 유입되어 제 2 층간 절연막(320) 및 제 1 층간 절연막(300)의 식각이 진행된다.
여기서, 제 1 층간 절연막(300)은 퓨즈(310) 하부로부터 100 ~ 1000nm 깊이로 식각되는 것이 바람직하다.
여기서, 제 1 및 제 2 층간 절연막(300, 320)의 식각비가 퓨즈(310)의 식각비보다 높으므로, 퓨즈(310)는 식각되지 않고 퓨즈(310) 상부 및 하부에 각각 형성되어 있는 제 1 및 제 2 층간 절연막(300, 320)만 식각된다.
이때, 식각 가스 또는 식각 용액이 유입되는 홀(335) 측벽에는 폴리머(Polymer)가 형성되어 있으므로, 홀(335) 측벽에 인접한 제 2 층간 절연막(320)은 식각되지 않고, 홀(335)의 저부보다 낮은 위치에 형성된 제 2 층간 절연막(320)만 식각되도록 하는 것이 바람직하다.
따라서, 퓨즈(310) 하부에 형성된 제 1 층간 절연막(300)이 일부 식각되어 공기층이 형성되고, 퓨즈(310) 상부도 공기층이 형성된다. 그러나, 퓨즈(310) 상부는 공기층 의해 일정 거리 이격된 위치에 퓨즈 박스(305)를 덮는 형태의 제 2 층간 절연막(320)이 남겨지게 된다.
여기서, 제 2 층간 절연막(320)은 퓨즈(310) 상부 및 하부로부터 100 ~ 1000nm 만큼 이격되어 구비된 것이 바람직하다.
그 다음, 감광막 패턴(330)을 제거한다.
상기와 같이 퓨즈 상부가 완전히 노출되지 않고, 일정 거리 이격된 위치에 층간 절연막이 존재하게 되므로, 외부로부터의 스트레스(Stress)를 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 레이아웃 및 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 따른 부호 설명 >
200, 300 : 제 1 층간 절연막 205 : 퓨즈 박스
210, 310 : 퓨즈 220, 320 : 제 2 층간 절연막
225, 335 : 홀 330 : 감광막 패턴
Claims (12)
- 하부 구조물 및 제 1 층간 절연막이 구비된 반도체 기판;상기 제 1 층간 절연막의 상측에 구비된 퓨즈;상기 퓨즈 상부 및 하부에 구비된 공기층; 및상기 퓨즈 상부의 공기층 상에 구비된 제 2 층간 절연막을 포함하며, 상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막에 홀을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 퓨즈는 라인 형태인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 퓨즈는 상기 제 1 층간 절연막 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 상기 퓨즈 상부로부터 100 ~ 1000nm 이격되어 구비된 것을 특징으로 하는 반도체 소자.
- 하부구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계;상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계; 및상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 식각하여 퓨즈 상부 및 하부에 공기층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 공기층은 100 ~ 1000nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 식각하여 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 홀은 건식 식각을 진행하여 형성하며, 상기 식각 공정 시 상기 홀 측벽에 폴리머가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 공기층은 상기 홀 저부의 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 1 및 제 2 층간 절연막의 식각 공정은 플라즈마 건식 식각인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 1 및 제 2 층간 절연막의 식각 공정은 HF를 포함하는 용액을 사용한 습식 식각인 것을 특징으로 하는 반도체 소자의 제조 방법.
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