KR100675291B1 - 반도체 소자의 퓨즈 형성 방법 - Google Patents

반도체 소자의 퓨즈 형성 방법 Download PDF

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Abstract

반도체 소자의 퓨즈 형성 방법들을 제공한다. 이 방법들은 반도체기판 상에 예비 퓨즈 패턴들을 형성하는 것을 포함한다. 상기 예비 퓨즈 패턴들을 갖는 기판 상에 콘포말한 식각저지막을 형성한다. 상기 식각저지막을 갖는 기판 상에 상부절연막을 형성한다. 상기 예비 퓨즈 패턴들 상의 상기 식각저지막 상부면이 노출될때까지 상기 상부절연막을 이방성 식각하여 퓨즈창을 형성한다. 습식식각을 이용하여 상기 이방성 식각된 상부절연막을 일부 식각하여 상기 예비 퓨즈 패턴들의 상부기둥을 감싸는 상기 식각저지막을 노출시킨다. 상기 노출된 식각저지막 및 상기 예비 퓨즈 패턴들을 이방성 식각하여 상기 예비 퓨즈 패턴들 보다 얇은 두께를 갖는 퓨즈 패턴들을 형성한다.
식각저지막, 예비 퓨즈 패턴, 퓨즈 패턴, 습식식각, 블로잉(blowing), 퓨즈창

Description

반도체 소자의 퓨즈 형성 방법{Method of fabricating a fuse of semiconductor device}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 금속퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 소자의 퓨즈 형성 방법에 관한 것이다.
반도체기판 상에 형성된 반도체 기억소자들은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 기억소자들은 불량 칩들(bad chips) 또는 양호한 칩들(good chips)로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀에 의해 오동작하는 경우에, 상기 불량 셀은 수리공정(repair process)을 이용하여 여분 의 셀(redundant cell)로 대체된다. 상기 수리 공정은 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스를 갖도록 하기 위하여 소정의 퓨즈들을 블로잉(blowing)시키는 레이저 빔 조사 단계를 포함한다. 상기 퓨즈들은 일반적으로 상기 반도체 기억소자의 비트라인 또는 금속배선과 동시에 형성되고 있다.
반도체 소자의 고집적화, 다층 구조화됨에 따라 퓨즈창(fuse window)을 형성하기 위하여 식각해야 하는 산화막의 두께가 증가한다. 따라서 비트라인과 동시에 퓨즈를 형성하는 데 어려움이 있고, 최근에는 금속배선과 동시에 형성되는 금속 퓨즈가 연구되고 있다. 상기 금속배선은 저항을 낮추기 위해 상기 비트라인 보다 두껍게 형성되고 있다. 따라서, 상기 금속배선과 동시에 패터닝되어 형성되는 상기 금속 퓨즈 역시 상기 비트라인 퓨즈에 비하여 두껍게 형성되므로, 상기 금속 퓨즈를 블로잉시키는 데 높은 에너지가 소요된다. 또한, 블로잉으로 인한 상기 금속퓨즈의 잔존 물질이 인접한 금속퓨즈와의 브릿지(bridge)를 유발할 수 있는 문제가 있다. 따라서 상기 인접한 금속퓨즈와의 브릿지를 줄이고 블로잉에 필요한 에너지를 감소시키기 위하여 얇은 금속퓨즈가 요구되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 금속퓨즈 형성 방법을 설명하기 위한 단면도들이다. 도 1a 내지 도 1c에 있어서, 참조 부호 "I0" 및 "F0"으로 표시된 부분들은 각각 금속배선영역 및 퓨즈영역을 나타낸다.
도 1a를 참조하면, 반도체기판(110) 상에 층간절연막(115)을 형성한다. 상기 층간절연막(115) 상에 배리어막(barrier layer ;120), 금속막(123) 및 캐핑막(capping layer ;125)을 차례로 형성한다. 상기 배리어막(120)은 타이타늄질화막으 로 형성한다. 상기 금속막(123)은 알루미늄막으로 형성한다. 상기 캡핑막(125)은 타이타늄막 또는 차례로 적층된 타이타늄막 및 타이타늄질화막으로 형성할 수 있다.
도 1b를 참조하면, 리소그라피 공정 및 식각공정을 이용하여 상기 캐핑막(125), 상기 금속막(123) 및 상기 배리어막(120)을 차례로 패터닝하여 상기 퓨즈영역(F0) 내에 배리어 패턴(120a), 금속 패턴(123a) 및 캐핑 패턴(125a)으로 구성된 예비 퓨즈 패턴들(127a)을 형성함과 아울러, 상기 금속배선영역(I0) 내에 배리어 패턴(120b), 금속 패턴(123b) 및 캐핑 패턴(125b)으로 구성된 제 1 금속 배선들(127b)을 형성한다.
상기 예비 퓨즈 패턴들(127a) 및 상기 제 1 금속 배선들(127b)을 갖는 반도체기판 상에 금속 층간절연막(133)을 형성한다. 상기 금속배선영역(10) 내의 상기 금속 층간절연막(133) 상에 상부 배리어 패턴(135), 상부 금속 패턴(137) 및 상부 캡핑 패턴(139)이 차례로 적층된 제 2 금속배선들(140)을 형성한다. 상기 제 2 금속배선들(140)을 갖는 반도체기판(110) 상에 패시베이션막(passivation layer;143)을 형성한다. 상기 패시베이션막(143)은 차례로 적층된 플라즈마 산화막(141) 및 플라즈마 질화막(142)으로 형성할 수 있다.
도 1c를 참조하면, 리소그라피 공정 및 식각공정을 이용하여 상기 퓨즈영역(F0) 내의 상기 패시베이션막(143)을 식각하고, 상기 금속 층간절연막(133)을 부분 식각하여 상기 캐핑 패턴들(125a)을 노출시키는 퓨즈창(145)을 형성한다. 이어서 상기 노출된 캐핑 패턴들(125a)을 식각하여 제거하고, 상기 캐핑 패턴들(125a) 하 부의 상기 금속 패턴들(123a)을 부분 식각하여 상기 예비 퓨즈 패턴들(127a) 보다 얇은 두께를 갖는 퓨즈 패턴들(127a')을 형성한다. 상기 퓨즈 패턴들(127a')은 차례로 적층된 상기 배리어 패턴(120a) 및 부분 식각된 금속 패턴(123a')으로 구성된다.
상기 퓨즈 패턴들(127a')을 갖는 기판 상에 콘포말한 퓨즈보호막(147)을 형성한다. 상기 퓨즈보호막(147)은 실리콘 질화막으로 형성할 수 있다. 그 결과 상기 퓨즈창(145)의 측벽 및 하부가 상기 퓨즈보호막(147)에 의해 둘러싸이게 되어 상기 퓨즈 패턴들(127a')을 보호하고, 더 나아가 퓨즈창 측벽들에 노출되었던 상기 층간절연막(133)등을 보호할 수 있게 된다.
종래기술에 의하면, 상기 예비 퓨즈 패턴들(127a)은 상기 금속 층간절연막(133)이 식각되는 동안에 불균일하게 식각될 수 있다. 그 결과 도 1c에 나타낸 바와 같이 상기 퓨즈 패턴들(127a')의 단면은 상기 불균일하게 식각에 기인하여 불균일하고 직각모양이 아닌 프로파일을 가질 수 있고, 그 두께가 불균일할 수 있다. 또한, 상기 예비 퓨즈 패턴들(127a) 사이의 불균일한 식각에 의해 동일한 웨이퍼 내에서 상기 퓨즈 패턴들(127a')은 각각 서로 다른 두께들을 가질 수 있다. 예를 들면, 참조부호 'A0' 퓨즈 패턴이 참조부호 'B0' 퓨즈 패턴 보다 두꺼울 수 있다. 그 결과, 퓨즈들을 브로잉할 때 동일한 에너지로 브로잉을 해도 'B0' 퓨즈 패턴은 브로잉이 되어도 'A0' 퓨즈 패턴은 상기 'B' 퓨즈 패턴에 비해 두께가 두꺼우므로 잔여 패턴이 잔존할 수 도 있다.
따라서, 각각의 퓨즈 패턴의 단면이 직각모양의 프로파일을 가지면서 퓨즈 패턴들의 두께 균일성을 향상시킬 수 있는 반도체 소자의 퓨즈 형성 방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 각각의 퓨즈 패턴의 단면이 직각모양의 프로파일을 가지면서 동일 웨이퍼 내에서의 퓨즈 패턴들의 두께 균일성을 향상시킬 수 있는 반도체 소자의 퓨즈 형성 방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 반도체 소자의 퓨즈 형성 방법들을 제공한다. 이 방법들은 반도체기판 상에 예비 퓨즈 패턴들을 형성하는 것을 포함한다. 상기 예비 퓨즈 패턴들을 갖는 기판 상에 콘포말한 식각저지막을 형성한다. 상기 식각저지막을 갖는 기판 상에 상부절연막을 형성한다. 상기 예비 퓨즈 패턴들 상의 상기 식각저지막 상부면이 노출될때까지 상기 상부절연막을 이방성 식각하여 퓨즈창을 형성한다. 습식식각을 이용하여 상기 이방성 식각된 상부절연막을 일부 식각하여 상기 예비 퓨즈 패턴들의 상부기둥을 감싸는 상기 식각저지막을 노출시킨다. 상기 노출된 식각저지막 및 상기 예비 퓨즈 패턴들을 이방성 식각하여 상기 예비 퓨즈 패턴들 보다 얇은 두께를 갖는 퓨즈 패턴들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 반도체기판 상에 제 1 금속 배선들을 형성하는 것을 더 포함하되, 상기 제 1 금속 배선들은 상기 예비 퓨즈 패턴들과 동일한 물질막으로 형성되고, 상기 예비 퓨즈 패턴들과 동시에 형성될 수 있다.
다른 실시예들에서, 상기 예비 퓨즈 패턴들은 차례로 적층된 배리어 패턴, 금속 패턴 및 캐핑 패턴을 포함하도록 형성될 수 있다. 상기 금속 패턴은 알루미늄막, 텅스텐막 및 구리막으로 이루어진 일군 중 선택된 적어도 어느 하나의 물질막일 수 있다. 상기 퓨즈 패턴들은 상기 예비 퓨즈 패턴에서 상기 캐핑 패턴 전체 및 상기 금속 패턴의 일부가 제거된 구조로 형성될 수 있다.
또 다른 실시예들에서, 상기 상부 절연막은 차례로 적층된 금속 층간절연막 및 패시베이션막으로 형성할 수 있다. 상기 식각저지막은 상기 금속층간절연막 및 상기 예비 퓨즈 패턴들에 대해 식각선택비가 있는 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 식각저지막은 실리콘 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 패턴들을 갖는 기판 상에 퓨즈보호막을 형성할 수 있다.
본 발명의 다른 일 양태에 따르면, 반도체 소자의 퓨즈 형성 방법들을 제공한다. 이 방법들은 반도체기판 상에 예비 퓨즈 패턴들을 형성하는 것을 포함한다. 상기 예비 퓨즈 패턴들을 갖는 기판 상에 콘포말한 식각저지막을 형성한다. 상기 식각저지막을 갖는 기판 상에 상부절연막을 형성한다. 상기 예비 퓨즈 패턴들 상의 상기 식각저지막의 상부면이 노출될때까지 상기 상부절연막을 이방성 식각하여 퓨즈창을 형성한다. 습식식각을 이용하여 상기 노출된 식각저지막을 선택적으로 식각하여 적어도 상기 예비 퓨즈 패턴들의 상부기둥들을 노출시킨다. 상기 노출된 예비 퓨즈 패턴들의 상부기둥들을 이방성 식각하여 상기 예비 퓨즈 패턴들 보다 얇은 두께를 갖는 퓨즈 패턴들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 예비 퓨즈 패턴들의 상부기둥들을 노출시키기 전에, 습식식각을 이용하여 상기 이방성 식각된 상부절연막을 일부 식각하여 상기 예비 퓨즈 패턴들의 상부기둥들을 감싸는 식각저지막을 노출시킬 수 있다.
다른 실시예들에서, 상기 반도체기판 상에 제 1 금속 배선들을 형성하는 것을 더 포함하되, 상기 제 1 금속 배선들은 상기 예비 퓨즈 패턴들과 동일한 물질막으로 형성하고, 상기 예비 퓨즈 패턴들과 동시에 형성할 수 있다.
또 다른 실시예들에서, 상기 예비 퓨즈 패턴들은 차례로 적층된 배리어 패턴, 금속 패턴 및 캐핑 패턴을 포함하도록 형성될 수 있다. 상기 금속 패턴은 알루미늄막, 텅스텐막 및 구리막으로 이루어진 일군 중 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다. 상기 퓨즈 패턴들은 상기 예비 퓨즈 패턴에서 상기 캐핑 패턴 및 상기 금속 패턴의 일부가 제거된 구조로 형성될 수 있다.
또 다른 실시예들에서, 상기 상부 절연막은 차례로 적층된 금속 층간절연막 및 패시베이션막으로 형성할 수 있다. 상기 식각저지막은 상기 금속 층간절연막 및 상기 예비 퓨즈 패턴들에 대해 식각선택비가 있는 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 식각저지막은 실리콘 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 패턴들을 갖는 기판 상에 퓨즈보호막을 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 패턴들 각각의 상부면은 실질적으로 평평한 면을 갖도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2f에 있어서, 참조 부호 "I1" 및 "F1"로 표시된 부분들은 각각 금속배선영역 및 퓨즈영역을 나타낸다.
도 2a를 참조하면, 반도체기판(10) 상에 층간절연막(15)을 형성한다. 상기 층간절연막(15)을 형성하기 전에, 상기 반도체기판(10) 상에 여러 가지의 개별 소자들(discrete devices), 예컨대 트랜지스터들 및 저항체들이 형성될 수 있다. 상기 층간절연막(15) 상에 도전막(27)을 형성한다. 상기 도전막(27)은 차례로 적층된 배리어막(barrier layer ;20), 금속막(23) 및 캐핑막(capping layer ;25)을 포함할 수 있다. 상기 배리어막(20)은 타이타늄질화막 또는 차례로 적층된 타이타늄막 및 타이타늄질화막으로 형성할 수 있다. 상기 금속막(23)은 알루미늄막, 텅스텐막 또는 구리막으로 형성할 수 있다. 상기 캡핑막(25)은 타이타늄막 또는 차례로 적층된 타이타늄막 및 타이타늄질화막으로 형성할 수 있다.
도 2b를 참조하면, 리소그라피 공정 및 식각공정을 이용하여 상기 도전막 (27)을 패터닝한다. 그 결과, 상기 퓨즈영역(F1) 내에 배리어 패턴(20a), 금속 패턴(23a) 및 캐핑 패턴(25a)으로 구성된 예비 퓨즈 패턴들(27a)이 형성됨과 아울러, 상기 금속배선영역(I1) 내에 배리어 패턴(20b), 금속 패턴(23b) 및 캐핑 패턴(25b)으로 구성된 제 1 금속 배선들(27b)이 형성된다.
상기 예비 퓨즈 패턴들(27a) 및 상기 제 1 금속 배선들(27b)을 갖는 반도체기판 상에 콘포말한 식각저지막(30)을 형성한다. 상기 식각저지막(30)은 상기 예비 퓨즈 패턴들(27a)에 대해 식각선택비가 있는 물질막으로 형성할 수 있다. 상기 식각저지막(30)은 실리콘 질화막일 수 있다. 상기 식각저지막(30)을 갖는 기판 상에 금속 층간절연막(33)을 형성한다. 상기 금속 층간절연막(33)은 상기 식각저지막(30)에 대해 식각선택비가 있는 물질막으로 형성할 수 있다. 상기 금속 층간절연막(33)은 차례로 적층된 TEOS(tetra ethyl ortho silicate)막, FOX(flowable oxide)막 및 TEOS막으로 형성할 수 있다. 상기 FOX막에 의해 상기 금속 층간절연막(33)의 상부면은 평탄화 되게 된다.
도 2c를 참조하면, 상기 금속배선영역(I1) 내의 상기 금속 층간절연막(33)을 관통하여 상기 제 1 금속 배선들(27b)의 소정영역을 노출시키는 비아홀(34h)을 형성할 수 있다. 이어, 상기 비아홀(34h)을 채워 상기 제 1 금속 배선들(27b)에 전기적으로 접속되는 비아 콘택플러그들(34)을 형성할 수 있다. 이어, 상기 금속배선영역(I1) 내의 상기 금속 층간절연막(33) 상에 상부 배리어 패턴(35), 상부 금속 패턴(37) 및 상부 캡핑 패턴(39)이 차례로 적층된 제 2 금속 배선들(40)을 형성한다. 상기 제 2 금속 배선들(40)은 상기 비아 콘택플러그들(34)을 통해 상기 제 1 금속 배선들(27b)과 전기적으로 접속될 수 있다.
상기 제 2 금속 배선들(40)을 갖는 기판 상에 패시베이션막(passivation layer;43)을 형성한다. 상기 패시베이션막(43)은 차례로 적층된 플라즈마 산화막(41) 및 플라즈마 질화막(42)으로 형성할 수 있다. 상기 플라즈마 산화막(41)은 HDP(high density plasma) 산화막일 수 있으며, 상기 플라즈마 질화막(42)은 실리콘 질화막일 수 있다.
도 2d를 참조하면, 리소그라피 공정 및 식각공정을 이용하여 상기 퓨즈영역(F1) 내의 상기 패시베이션막(43)을 식각하고, 상기 금속 층간절연막(33)을 상기 예비 퓨즈 패턴들(27a) 상의 상기 식각저지막(30)의 상부면들이 노출될때까지 부분 식각하여 퓨즈창(45)을 형성한다. 상기 퓨즈창(45) 하부에 부분식각된 금속 층간절연막(33a)이 형성된다. 이때, 참조부호 'A' 및 'B'에 나타낸 바와 같이 위치에 따라 상기 부분식각된 금속 층간절연막(33a)의 상부높이가 달라질 수 도 있다.
도 2e를 참조하면, 이어, 습식식각을 이용하여 상기 부분식각된 금속 층간절연막(33a)의 일부를 식각한다. 그 결과, 높이가 더 낮아진 금속 층간절연막(33a')이 형성되고, 상기 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 감싸는 상기 식각저지막(30)이 노출된다.
도 2f를 참조하면, 상기 노출된 식각저지막(30) 및 상기 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 이방성 식각하여 상기 예비 퓨즈 패턴들(27a) 보다 얇은 두께를 갖는 퓨즈 패턴들(27a')을 형성한다. 또는 습식식각을 이용하여 상기 노출된 식각저지막(30)을 선택적으로 식각하여 상기 예비 퓨즈 패턴들(27a)의 상부기 둥(C) 영역을 노출시키고, 상기 노출된 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 이방성 식각하여 퓨즈 패턴들(27a')을 형성할 수 있다. 상기 이방성 식각에 의해 상기 캐핑 패턴들(25a)이 제거되고, 상기 캐핑 패턴들(25a) 하부의 상기 금속 패턴들(23a)이 부분 식각되어 상기 퓨즈 패턴들(27a')이 형성된다. 상기 퓨즈 패턴들(27a')은 차례로 적층된 상기 배리어 패턴(20a) 및 부분 식각된 금속 패턴(23a')으로 형성될 수 있다.
상기 퓨즈 패턴들(27a')을 갖는 기판 상에 콘포말한 퓨즈보호막(47)을 형성할 수 있다. 상기 퓨즈보호막(47)은 실리콘 질화막으로 형성할 수 있다. 그 결과 상기 퓨즈창(45)의 측벽 및 하부가 상기 퓨즈보호막(47)에 의해 둘러싸이게 되어 상기 퓨즈 패턴들(27a')을 보호하고, 더 나아가 퓨즈창 측벽들에 노출되었던 상기 금속 층간절연막(33)등을 보호할 수 있게 된다.
상기에 설명한 바와 같이 본 발명에 의하면, 상기 금속 층간절연막(33)을 부분 식각하여 상기 식각저지막(30) 상부면 노출시키고, 습식식각을 이용하여 상기 부분 식각된 금속 층간 절연막(33a)의 높이를 낮추어 미리 상기 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 감싸는 식각저지막(30)을 노출시킨다. 그 후, 상기 노출된 식각저지막(30) 및 상기 예비 퓨즈 패턴들(27a)을 이방성 식각하기 때문에 상기 예비 퓨즈 패턴들(27a)이 균일하게 식각될 수 있다. 그 결과 도 2f에 나타낸 바와 같이 상기 퓨즈 패턴들(27a')의 단면 프로파일은 종래기술과 비교하여 보다 균일한 상부면을 갖게 되고, 또한 동일 웨이퍼 상에서 상기 퓨즈 패턴들(27a')의 두께 균일성이 향상될 수 있게 된다. 따라서, 퓨즈 브로잉 작업에서의 에러 발생률을 감소시킬 수 있게 된다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 따른 반도체 소자의 퓨즈 형성 방법을 설명하기 위한 단면도들이다. 도 3a 및 도 3b에 있어서, 참조 부호 "I1" 및 "F1"로 표시된 부분들은 각각 금속배선영역 및 퓨즈영역을 나타낸다.
도 3a를 참조하면, 도 2a 내지 도 2d에서 설명한 바와 동일한 공정을 진행하여, 퓨즈창(45) 하부에 상기 예비 퓨즈 패턴들(27a) 상의 상기 식각저지막(30) 상부면을 노출시키는 부분식각된 금속 층간절연막(33a)을 형성한다. 이어, 습식식각을 이용하여 상기 노출된 식각저지막(30)을 선택적으로 식각하여 적어도 상기 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 노출시킨다.
도 3b를 참조하면, 상기 노출된 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 이방성 식각하여 상기 예비 퓨즈 패턴들(27a) 보다 얇은 두께를 갖는 퓨즈 패턴들(27a")을 형성한다. 상기 이방성 식각에 의해 상기 캐핑 패턴들(25a)이 제거되고, 상기 캐핑 패턴들(25a) 하부의 상기 금속 패턴들(23a)이 부분 식각되어 퓨즈 패턴들(27a")이 형성된다. 상기 퓨즈 패턴들(27a")은 차례로 적층된 상기 배리어 패턴(20a) 및 부분 식각된 금속 패턴(23a")으로 구성될 수 있다. 상기 예비 퓨즈 패턴들(27a)을 식각하는 동안 상기 부분식각된 금속 층간절연막(33a)이 일부 식각되어 높이가 더 낮아진 금속 층간절연막(33a")이 형성될 수 있다.
이어, 상기 퓨즈 패턴들(27a")을 갖는 기판 상에 콘포말한 퓨즈보호막(47)을 형성할 수 있다. 상기 퓨즈보호막(47)은 실리콘 질화막으로 형성할 수 있다. 그 결과 상기 퓨즈창(45)의 측벽 및 하부가 상기 퓨즈보호막(47)에 의해 둘러싸이게 되 어 상기 퓨즈 패턴들(27a")을 보호하고, 더 나아가 퓨즈창 측벽들에 노출되었던 상기 금속 층간절연막(33)등을 보호할 수 있게 된다.
상기에 설명한 바와 같이 본 발명에 의하면, 상기 금속 층간절연막(33)을 부분 식각하여 상기 예비 퓨즈 패턴들(27a) 상의 상기 식각저지막(30)의 상부면을 노출시키고, 습식식각을 이용하여 상기 노출된 식각저지막(30)을 선택적으로 식각하여 미리 상기 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 노출시킨다. 그 후, 상기 노출된 예비 퓨즈 패턴들(27a)의 상부기둥(C) 영역을 이방성 식각하기 때문에 상기 예비 퓨즈 패턴들(27a)이 균일하게 식각될 수 있다. 그 결과 도 3b에 나타낸 바와 같이 상기 퓨즈 패턴들(27a")의 단면 프로파일은 종래기술과 비교하여 보다 균일한 상부면을 갖게 되고, 또한 동일 웨이퍼 상에서 상기 퓨즈 패턴들(27a")의 두께 균일성이 향상될 수 있게 된다. 따라서, 퓨즈 브로잉 작업에서의 에러 발생률을 감소시킬 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 예비 퓨즈 패턴들은 퓨즈창 형성 시 식각저지막에 의해 보호되며, 이어, 상기 예비 퓨즈 패턴들의 상부기둥 영역을 감싸는 식각저지막을 노출시키고, 상기 노출된 식각저지막과 상기 예비 퓨즈 패턴들을 동시에 식각하거나 또는 상기 노출된 식각저지막을 습식식각을 이용해 선택적으로 미리 제거한 후, 상기 예비 퓨즈 패턴들의 상부기둥 영역을 이방성 식각하여 얇은 두께를 갖는 퓨즈 패턴들을 형성한다. 그 결과, 상기 퓨즈 패턴들의 상부면은 평평한 면을 갖게 되며, 동일 웨이퍼 내에서의 상기 퓨즈 패턴들의 두께 균일성이 향상 될 수 있다. 따라서 일정한 낮은 에너지로 상기 퓨즈 패턴들을 블로잉시킬 수 있으며, 또한, 퓨즈 패턴들이 얇게 형성되므로 블로잉으로 인한 상기 퓨즈 패턴들의 잔존 물질의 양을 줄임으로써 인접한 금속퓨즈와의 브릿지를 감소시킬 수 있다.

Claims (20)

  1. 반도체기판 상에 예비 퓨즈 패턴들을 형성하고,
    상기 예비 퓨즈 패턴들을 갖는 기판 상에 콘포말한 식각저지막을 형성하고,
    상기 식각저지막을 갖는 기판 상에 상부절연막을 형성하고,
    상기 예비 퓨즈 패턴들 상의 상기 식각저지막 상부면이 노출될때까지 상기 상부절연막을 이방성 식각하여 퓨즈창을 형성하고,
    습식식각을 이용하여 상기 이방성 식각된 상부절연막을 일부 식각하여 상기 예비 퓨즈 패턴들의 상부기둥을 감싸는 상기 식각저지막을 노출시키고,
    상기 노출된 식각저지막 및 상기 예비 퓨즈 패턴들을 이방성 식각하여 상기 예비 퓨즈 패턴들 보다 얇은 두께를 갖는 퓨즈 패턴들을 형성하는 것을 포함하는 퓨즈 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체기판 상에 제 1 금속 배선들을 형성하는 것을 더 포함하되, 상기 제 1 금속 배선들은 상기 예비 퓨즈 패턴들과 동일한 물질막으로 형성되고, 상기 예비 퓨즈 패턴들과 동시에 형성되는 것을 특징으로 하는 퓨즈 형성 방법.
  3. 제 1 항에 있어서,
    상기 예비 퓨즈 패턴들은 차례로 적층된 배리어 패턴, 금속 패턴 및 캐핑 패 턴을 포함하도록 형성되는 것을 특징으로 하는 퓨즈 형성 방법.
  4. 제 3 항에 있어서,
    상기 금속 패턴은 알루미늄막, 텅스텐막 및 구리막으로 이루어진 일군 중 선택된 적어도 어느 하나의 물질막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  5. 제 3 항에 있어서,
    상기 퓨즈 패턴들은 상기 예비 퓨즈 패턴에서 상기 캐핑 패턴 전체 및 상기 금속 패턴의 일부가 제거된 구조로 형성되는 것을 특징으로 하는 퓨즈 형성 방법.
  6. 제 1 항에 있어서,
    상기 상부 절연막은 차례로 적층된 금속 층간절연막 및 패시베이션막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  7. 제 6 항에 있어서,
    상기 식각저지막은 상기 금속층간절연막 및 상기 예비 퓨즈 패턴들에 대해 식각선택비가 있는 물질막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  8. 제 1 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  9. 제 1 항에 있어서,
    상기 퓨즈 패턴들을 갖는 기판 상에 퓨즈보호막을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 형성 방법.
  10. 반도체기판 상에 예비 퓨즈 패턴들을 형성하고,
    상기 예비 퓨즈 패턴들을 갖는 기판 상에 콘포말한 식각저지막을 형성하고,
    상기 식각저지막을 갖는 기판 상에 상부절연막을 형성하고,
    상기 예비 퓨즈 패턴들 상의 상기 식각저지막의 상부면이 노출될때까지 상기 상부절연막을 이방성 식각하여 퓨즈창을 형성하고,
    습식식각을 이용하여 상기 노출된 식각저지막을 선택적으로 식각하여 적어도 상기 예비 퓨즈 패턴들의 상부기둥들을 노출시키고,
    상기 노출된 예비 퓨즈 패턴들의 상부기둥들을 이방성 식각하여 상기 예비 퓨즈 패턴들 보다 얇은 두께를 갖는 퓨즈 패턴들을 형성하는 것을 포함하는 퓨즈 형성 방법.
  11. 제 10 항에 있어서,
    상기 예비 퓨즈 패턴들의 상부기둥들을 노출시키기 전에,
    습식식각을 이용하여 상기 이방성 식각된 상부절연막을 일부 식각하여 상기 예비 퓨즈 패턴들의 상부기둥들을 감싸는 식각저지막을 노출시키는 것을 더 포함하는 것을 특징으로 하는 퓨즈 형성 방법.
  12. 제 10 항에 있어서,
    상기 반도체기판 상에 제 1 금속 배선들을 형성하는 것을 더 포함하되, 상기 제 1 금속 배선들은 상기 예비 퓨즈 패턴들과 동일한 물질막으로 형성하고, 상기 예비 퓨즈 패턴들과 동시에 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  13. 제 10 항에 있어서,
    상기 예비 퓨즈 패턴들은 차례로 적층된 배리어 패턴, 금속 패턴 및 캐핑 패턴을 포함하는 것을 특징으로 하는 퓨즈 형성 방법.
  14. 제 13 항에 있어서,
    상기 금속 패턴은 알루미늄막, 텅스텐막 및 구리막으로 이루어진 일군 중 선택된 적어도 어느 하나의 물질막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  15. 제 13 항에 있어서,
    상기 퓨즈 패턴들은 상기 예비 퓨즈 패턴에서 상기 캐핑 패턴 및 상기 금속 패턴의 일부가 제거된 구조로 형성되는 것을 특징으로 하는 퓨즈 형성 방법.
  16. 제 10 항에 있어서,
    상기 상부 절연막은 차례로 적층된 금속 층간절연막 및 패시베이션막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  17. 제 16 항에 있어서,
    상기 식각저지막은 상기 금속 층간절연막 및 상기 예비 퓨즈 패턴들에 대해 식각선택비가 있는 물질막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법
  18. 제 10 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 퓨즈 형성 방법.
  19. 제 10 항에 있어서,
    상기 퓨즈 패턴들을 갖는 기판 상에 퓨즈보호막을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 형성 방법.
  20. 제 10 항에 있어서,
    상기 퓨즈 패턴들 각각의 상부면은 실질적으로 평평한 면을 갖도록 형성되는 것을 특징으로 하는 퓨즈 형성 방법.
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