KR100689557B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 캐패시터의 플레이트 전극층이 제 1 금속배선 형성과정에서 절단되는 현상을 방지하기 위해, 제 1 금속배선 형성 후에 캐패시터의 플레이트 전극층과 제 2 금속배선을 연결함으로써 콘택 저항을 감소시키고, 안정적으로 리페어(repair)를 수행할 수 있는 기술이다.
제 1 금속배선, 제 2 금속배선, 리페어(repair)
Description
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2b는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터의 플레이트 전극층이 제 1 금속배선 형성과정에서 절단되는 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 기술이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방 법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다. 이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 셀 영역과 주변회로 영역이 정의되고, 비트라인(13) 등의 하부구조물이 형성된 반도체 기판(11) 상부에 제 1 층간절연막(15)을 형성한다.
그 다음, 셀 영역의 상기 제 1 층간절연막(15) 상부에 소정의 공정을 통해 캐패시터의 하부전극층(미도시), 유전층(미도시) 및 플레이트 전극층(17)을 형성한다.
그 다음, 상기 플레이트 전극층(17) 상부에 제 2 층간절연막(19)을 형성하고, 제 1 금속배선 콘택 마스크(미도시)를 이용한 식각공정으로 제 1 금속배선 콘택홀(미도시)을 형성한다.
그 다음, 상기 제 1 금속배선 콘택홀에 도전물질을 매립하여 제 1 금속배선 콘택플러그(21a)를 형성하고, 상기 제 1 금속배선 콘택플러그(21a) 상부에 제 1 금속배선(23)을 형성한다.
한편, 셀 영역의 상기 제 1 금속배선 콘택플러그(21a)가 형성될 때, 동시에 주변회로 영역에도 제 1 금속배선 콘택플러그(21b)가 형성된다.
그 다음, 상기 제 1 금속배선(23) 상부에 제 3 층간절연막(25)을 형성하고, 제 2 금속배선 콘택 마스크(미도시)를 이용한 식각공정으로 제 2 금속배선 콘택홀(미도시)을 형성한다.
그 다음, 상기 제 2 금속배선 콘택홀에 도전물질을 매립하여 제 2 금속배선 콘택 플러그(27)를 형성하고, 상기 제 2 금속배선 콘택 플러그(27) 상부에 제 2 금속배선(29)을 형성한다.
상술한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법은 셀 영역과 주변회로 영역의 상기 제 1 금속배선 콘택플러그(21a, 21b)가 동시에 형성되기 때문에, 상기 제 1 금속배선 콘택플러그(21a)에 의해 상기 플레이트 전극층(17)이 관통되는 현상이 발생한다. 이에 따라, 상기 제 1 금속배선(23)과 상기 플레이트 전극층(17)이 제대로 접촉되지 않아 콘택저항이 크게 증가하여 리던던시 회로의 오동작을 유발하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 제 1 금속배선 형성 후에 캐패시터의 플레이트 전극층과 제 2 금속배선을 연결함으로써 플레 이트 전극층이 절단되는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 반도체 소자의 제조방법은, 셀 영역과 주변회로 영역으로 정의되고, 비트라인을 포함한 소정의 하부구조물이 형성된 반도체 기판 상부에 저장전극 콘택플러그가 구비된 제 1 층간절연막을 형성하는 단계; 저장전극 콘택플러그와 접속되는 저장전극이 구비된 제 2 층간절연막을 형성하는 단계; 저장전극 상부에 유전막 및 플레이트 전극층을 형성하고, 주변회로 영역의 제 2 층간절연막 상부에 퓨즈 라인을 형성하는 단계; 주변회로 영역의 비트라인과 접속되는 제 1 금속배선 콘택플러그가 구비된 제 3 층간절연막을 형성하는 단계; 제 1 금속배선 콘택플러그에 접속되는 제 1 금속배선을 형성하고, 플레이트 전극층, 제 1 금속배선 및 퓨즈 라인에 각각 접속되는 제 2 금속배선 콘택플러그가 구비된 제 4 층간절연막을 형성하는 단계; 및 제 2 금속배선 콘택플러그에 접속되는 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2b는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 셀 영역과 주변회로 영역이 정의되고, 비트라인(113) 등의 하부 구조물이 형성된 반도체 기판(111) 상부에 제 1 층간절연막(115)을 형성한 다.
그 다음, 상기 제 1 층간절연막(115) 상부에 감광막(미도시)을 형성하고, 저장전극 콘택 마스크(미도시)를 이용한 식각공정으로 감광막 패턴(미도시)을 형성한다. 그리고, 상기 감광막 패턴을 마스크로 상기 제 1 층간절연막(115)을 식각하여 저장전극 콘택홀(미도시)을 형성하고, 상기 감광막 패턴을 제거한다.
그 다음, 상기 저장전극 콘택홀에 도전물질을 매립하고, 전면식각 또는 화학적 기계적 연마(CMP) 공정을 실시하여 저장전극 콘택플러그(117)를 형성한다.
그 다음, 상기 저장전극 콘택플러그(117) 상부에 제 2 층간절연막(119)을 형성하고, 저장전극 마스크(미도시)를 식각마스크로 상기 제 2 층간절연막(119)을 식각하여 상기 저장전극 콘택플러그(117)와 접속되는 저장전극(121)을 형성한다.
그 다음, 셀 영역의 상기 저장전극(121) 상부에 유전층(미도시) 및 플레이트 전극층(123)을 형성한다.
여기서, 상기 플레이트 전극층(123)이 형성될 때, 주변회로 영역에서는 상기 제 2 층간절연막(119) 상부에 퓨즈 라인(125)을 형성한다.
그 다음, 상기 플레이트 전극층(123) 및 상기 퓨즈 라인(125) 상부에 제 3 층간절연막(127)을 형성한다.
그 다음, 상기 제 3 층간절연막(127) 상부에 감광막(미도시)을 형성하고, 제 1 금속배선 콘택 마스크(미도시)를 이용한 식각공정으로 상기 감광막을 식각하여 감광막 패턴(미도시)을 형성한다. 그 다음, 상기 감광막 패턴을 마스크로 상기 제 3 층간절연막(127)을 식각하여 주변회로 영역에 제 1 금속배선 콘택홀(129)을 형성 하고, 상기 감광막 패턴을 제거한다.
도 2b를 참조하면, 상기 제 1 금속배선 콘택홀(129)에 도전물질을 매립한 후, 전면식각 또는 CMP 공정을 수행하여 제 1 금속배선 콘택플러그(131)를 형성한다.
그 다음, 상기 제 1 금속배선 콘택플러그(131) 상부에 제 1 금속배선(133)을 형성한다.
이때, 상기 제 1 금속배선 콘택플러그(131)는 상기 제 1 금속배선(133)과 주변회로 영역의 상기 비트라인(113)과 전기적으로 연결하기 위해 형성하는 것이 바람직하다.
그 다음, 상기 제 1 금속배선(133)을 포함한 전체 표면 상부에 제 4 층간절연막(135)을 형성한다. 그 다음, 상기 제 4 층간절연막(135) 상부에 감광막을 형성하고, 제 2 금속배선 콘택 마스크(미도시)를 이용한 식각공정으로 상기 감광막을 식각하여 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 상기 제 4 층간절연막(135) 및 상기 제 3 층간절연막(127)을 식각하여 셀 영역에 제 2 금속배선 콘택홀(미도시)을 형성한다. 그 다음, 상기 감광막 패턴을 제거한다.
그 다음, 상기 제 2 금속배선 콘택홀에 도전물질을 매립하여 제 2 금속배선 콘택플러그(137a)를 형성하고, 상기 제 2 금속배선 콘택플러그(137a) 상부에 제 2 금속배선(139a)을 형성한다.
이때, 상기 제 2 금속배선 콘택플러그(137a)는 상기 제 2 금속배선(139a)과 상기 플레이트 전극층(123)을 전기적으로 연결하기 위해 형성하는 것이 바람직하 다.
한편, 상기 제 2 금속배선 콘택플러그(137a)를 형성할 때, 주변회로 영역에서는 상기 제 2 금속배선 콘택 마스크를 이용한 식각 공정으로 상기 제 4 층간절연막(135)을 식각하여 제 2 금속배선 콘택홀(미도시)을 형성한다.
그 다음, 상기 제 2 금속배선 콘택홀에 도전물질을 매립하여 제 2 금속배선 콘택플러그(137b, 137c)를 형성하고, 상기 제 2 금속배선 콘택플러그(137b, 137c) 상부에 제 2 금속배선(139b)을 형성한다.
이때, 상기 제 2 금속배선 콘택플러그(137b)는 상기 제 2 금속배선(139b)과 상기 제 1 금속배선(133)을 전기적으로 연결하기 위해 형성하고, 상기 제 2 금속배선 콘택플러그(137c)는 상기 제 2 금속배선(139b)과 상기 퓨즈 라인(125)을 전기적으로 연결하기 위해 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 종래와 달리 깊이가 깊은(deep) 상기 제 1 금속배선 콘택플러그(131)를 형성한 후에, 상기 플레이트 전극층(123)과 상기 제 2 금속배선(139a)을 전기적으로 연결하는 상기 제 2 금속배선 콘택플러그(137a)를 형성함으로써 상기 플레이트 전극층(123)이 관통되는 현상을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 소자의 제조방법은 제 1 금속배선 형성 후에 캐패시터의 플레이트 전극층과 제 2 금속배선을 연결함으로써 종래에 제 1 금속배선 콘택플러그 형성과정에서 플레이트 전극층이 절단되는 현상을 방 지하여 콘택 저항을 감소시키고, 안정적으로 리페어(repair)를 수행할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 셀 영역과 주변회로 영역으로 정의되고, 비트라인을 포함한 소정의 하부구조물이 형성된 반도체 기판 상부에 저장전극 콘택플러그가 구비된 제 1 층간절연막을 형성하는 단계;상기 저장전극 콘택플러그와 접속되는 저장전극이 구비된 제 2 층간절연막을 형성하는 단계;상기 저장전극 상부에 유전막 및 플레이트 전극층을 형성하고, 상기 주변회로 영역의 상기 제 2 층간절연막 상부에 퓨즈 라인을 형성하는 단계;상기 주변회로 영역의 상기 비트라인과 접속되는 제 1 금속배선 콘택플러그가 구비된 제 3 층간절연막을 형성하는 단계;상기 제 1 금속배선 콘택플러그에 접속되는 제 1 금속배선을 형성하고, 상기 플레이트 전극층, 상기 제 1 금속배선 및 상기 퓨즈 라인에 각각 접속되는 제 2 금속배선 콘택플러그가 구비된 제 4 층간절연막을 형성하는 단계; 및상기 제 2 금속배선 콘택플러그에 접속되는 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 퓨즈 라인은 상기 셀 영역의 상기 플레이트 전극층 형성시 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 금속배선 콘택플러그 형성 공정은상기 제 3 층간절연막 상부에 감광막을 형성하는 단계;제 1 금속배선 콘택 마스크를 이용한 식각공정으로 상기 감광막을 식각하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 제 3 층간절연막을 식각하여 제 1 금속배선 콘택홀을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 제 1 금속배선 콘택홀에 도전물질을 매립하고, 전면식각 또는 CMP 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 금속배선 콘택플러그 형성 공정은상기 제 4 층간절연막 상부에 감광막을 형성하는 단계;제 2 금속배선 콘택 마스크를 이용한 식각공정으로 상기 감광막을 식각하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 제 4 층간절연막을 식각하여 제 2 금속배선 콘택홀을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 제 2 금속배선 콘택홀에 도전물질을 매립하고, 전면식각 또는 CMP 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 금속배선 콘택플러그를 전체적으로 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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