CN101009265B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。半导体器件包括半导体衬底、平板电极、金属层。半导体衬底包括电容区域和伪区域。平板电极形成于半导体衬底上，其中平板电极的伪插塞形成于伪区域里。金属互连触点埋在伪插塞内。伪插塞接触金属互连触点的底部和侧壁。

Description

半导体器件及其制造方法
技术领域
本发明涉及存储器件。本发明尤其涉及半导体器件及其制造方法，其中伪插塞形成于与金属层接触的平板电极底下，并且金属互连触点形成于伪插塞中，以增加金属互连触点的接触面积，而不增加平板电极的总厚度，藉此改善金属互连触点的界面电阻，以及增加器件对Vcp的抗扰性(immunity)。
背景技术
图1是展示一半导体器件的简化截面图。
参见图1，第一层间绝缘膜40形成于半导体衬底10上，此半导体衬底具有的下方结构包括位线20、储存节点接触插塞25、蚀刻阻挡层30。使用储存节点掩模(未显示)作为蚀刻掩模来蚀刻第一层间绝缘膜40，以形成储存节点区域(未显示)而暴露出下方结构。下电极55形成于储存节点区域的表面上。介电膜(未显示)形成于下电极55上。平坦化的平板电极80填充了储存节点区域，以形成电容器85。第二层间绝缘膜90则形成于平板电极80上。金属层95形成于第二层间绝缘膜90上，其中金属层95包括金属互连触点97，其连接着平板电极80和金属层95。
根据上述制造半导体器件的方法，金属层95与平板电极80连接。Vcp(voltage applied to a cell plate of a capacitor，施加到电容器极板的电压)施加于平板电极80。由于连接着金属层95和平板电极80的金属互连触点97是与连接着金属层95和周边电路区域的位线的金属互连触点(未显示)同时形成的，所以金属互连触点97延伸到平板电极80底下的第一层间绝缘膜40。结果，金属互连触点97的界面电阻由于接触面积减少而增加了。
此外，如果金属互连触点的界面电阻增加了，则无法施加Vcp至平板电极，或者因为外在的影响致使施加于平板电极的电压不稳定，因而劣化了器件读写操作期间的BLSA(bit line sense amplifier，位线感应放大器)的感应特性。结果，器件功能可能就不正常。当可能变化例如测试图案的自动刷新的偏压时，可能因为Vcp不稳定而使测试失败。
然而，如果增加平板电极的厚度以增加接触面积，则当成器件的保险丝来用的平板电极可能就不会在保险丝烧断过程中切断，或者不想要的颗粒可能会附着于保险丝盒的侧壁。结果，器件功能可能就不正常。
发明内容
本发明涉及半导体器件及其制造方法，其中伪插塞形成于与金属层连接的平板电极底下，并且金属互连触点形成于伪插塞中，以增加金属互连触点的接触面积，而不增加平板电极的总厚度，藉此改善平板电极和金属层之间的界面电阻，因而增加器件对Vcp的抗扰性。
根据本发明的实施例，半导体器件包括：半导体衬底，其包括电容区域和伪区域；平板电极，其形成于半导体衬底上，其中平板电极的伪插塞形成于伪区域中；以及金属互连触点，其埋在伪插塞内.伪插塞接触金属互连触点的底部和侧壁.
根据本发明另一实施例，制造半导体器件的方法包括：(a)在半导体衬底上形成第一层间绝缘膜，此半导体衬底的下方结构包括电容区域和伪区域；(b)使用储存节点接触掩模作为蚀刻掩模来蚀刻第一层间绝缘膜，以形成储存节点区域而暴露出下方结构；(c)在储存节点区域的表面上形成下电极，以及形成伪接触孔以暴露出伪区域里的下方结构；(d)以平板电极填充伪接触孔和储存节点区域，以在电容区域里形成电容器，和在伪区域里形成伪插塞；以及(e)形成埋在伪插塞内的金属互连触点。
附图说明
图1是展示传统半导体器件的简化截面图；
图2是展示根据本发明一实施例的半导体器件的简化截面图；以及
图3a到3g是展示根据本发明一实施例的半导体器件制造方法的简化截面图。
简单符号说明
10 半导体衬底                20 位线
25 储存节点接触插塞          30 蚀刻阻挡层
40 第一层间绝缘膜
55 下电极
70 亚稳定的多晶硅(MPS)层
80 平板电极
85 电容器
90 第二层间绝缘膜
95 金属层
97 金属互连触点
110 半导体衬底
120 位线
120′ 伪位线
125 储存节点接触插塞
130 蚀刻阻挡层
140 第一层间绝缘膜
145 硬掩模层图案
150 下导电层
155 下电极
160 光致抗蚀剂膜图案
165 伪接触孔
170 MPS层
175 伪插塞
180 平板电极
185 电容器
190 第二层间绝缘膜
195 金属层
197 金属互连触点
1000a 电容区域
1000b 伪区域
具体实施方式
现在将要详细参考本发明范例性的实施例。可能的话，各图会使用相同的参考数字来指称相同或相似的部分。应该理解：提供这些实施例是要对本领域的技术人员描述和实施本发明。据此，这里所述的实施例可加以修改，而不偏离本发明的范围。
图2是展示根据本发明一实施例的半导体器件的简化截面图。
参见图2，第一层间绝缘膜140形成于半导体衬底110上，此半导体衬底110包括电容区域1000a和伪区域1000b，而其下方结构包括位线120、伪位线120’、储存节点接触插塞125、蚀刻阻挡层130。平板电极180形成于第一层间绝缘膜140上。在本发明一实施例中，在电容区域1000a，储存节点区域(未显示)形成于第一层间绝缘膜140中。包括下电极155、介电膜(未显示)、平板电极180的堆叠结构的电容器185形成于电容区域1000a里，同时伪插塞175形成于伪区域1000b的第一层间绝缘膜140中。金属层195形成于电容区域1000a和伪区域1000b里的平板电极180上方。在另一实施例中，连接平板电极180和金属层195的金属互连触点197形成于伪插塞175中。此外，介电膜包括ONO(氧化物-氮化物-氧化物)结构。MPS(metastablepolysilicon，亚稳定的多晶硅)层170可以进一步形成于介电膜和下电极155之间的界面，如此以增加其接触面积。
根据本发明一实施例，形成伪插塞175则增加了金属互连触点197的接触面积，而减少了金属互连触点197的接触电阻。伪区域1000b配置在单元区域的边缘。在另一实施例中，伪插塞175延伸到伪区域1000b的伪位线120’。Vcp施加于伪位线120’。结果就有了显著的工艺裕量，其能够避免在形成金属互连触点197的工艺期间过度蚀刻而造成器件功能不正常。
图3a到3g是展示根据本发明实施例的半导体器件制造方法的简化截面图。
参见图3a，第一层间绝缘膜140和硬掩模层(未显示)形成于下方结构上，例如在半导体衬底110的位线120、伪位线120’、储存节点接触插塞125、蚀刻阻挡层130上，此半导体衬底110包括电容区域1000a和伪区域1000b。使用储存节点掩模(未显示)作为蚀刻掩模来蚀刻硬掩模层，以形成硬掩模层图案145而界定出储存节点区域(未显示)。
参见图3b，使用硬掩模层图案145作为蚀刻掩模来蚀刻第一层间绝缘膜140，以形成储存节点区域而暴露出下方结构.移除硬掩模层图案145之后，下导电层150形成于所得结构的整个表面上.暴露出伪区域1000b的预定区域的平坦化的光致抗蚀剂膜图案160则形成于半导体衬底110上，其中光致抗蚀剂膜图案160填充了储存节点区域.在本发明一实施例中，伪区域1000b配置在单元区域的边缘.如果具有例如MPS(亚稳定的多晶硅)层和ONO(氧化物-氮化物-氧化物)结构的不规则表面的膜在后续工艺中形成于伪区域1000b的半导体衬底110上，则氧化膜因外面热量而膨胀，此可能使后续的金属互连触点有缺陷.据此，储存节点区域并不形成于伪区域1000b的半导体衬底110上，而只形成于电容区域1000a中.此外，硬掩模层图案145的移除过程是使用CMP法或回蚀法来执行.
参见图3c和3d，使用光致抗蚀剂膜图案160作为蚀刻掩模来蚀刻下导电层150和第一层间绝缘膜140，以形成伪接触孔165而暴露出伪区域1000b的蚀刻阻挡层130。移除光致抗蚀剂膜图案160之后，将下导电层150加以平坦化，直到暴露出第一层间绝缘膜140为止，以形成储存节点区域的电容器的下电极155。在一实施例中，下导电层150的平坦化过程是使用CMP法或回蚀法来执行的。
参见图3e和3f，MPS层170形成于储存节点区域的下电极155上，如此以增加下电极155的表面积。介电膜(未显示)形成于MPS层170上。平板电极180形成于所得结构的整个表面上，以在电容区域1000a形成电容器185，并且在伪区域1000b形成填充伪接触孔165的伪插塞175。在一实施例中，电容器185包括下电极155、MPS层170、介电膜、平板电极180的堆叠结构。此外，介电膜包括ONO(氧化物-氮化物-氧化物)结构。在此，伪插塞175可以减少后续金属互连触点的界面电阻。在本发明另一实施例中，伪插塞175延伸至伪区域1000b里的伪位线120’。此外，Vcp可以施加于伪位线120’。结果就有了显著的工艺裕量，其能够避免在形成后续金属互连触点的工艺期间因过度蚀刻法而造成器件功能不正常。
参见图3g，第二层间绝缘膜190形成于平板电极180上。使用金属互连触点掩模(未显示)来蚀刻伪区域1000b的第二层间绝缘膜190和伪插塞175，以形成金属互连接触孔(未显示)。填充金属互连接触孔的金属层195则形成于所得结构的整个表面上，以形成连接平板电极180和金属层195的金属互连触点197。在一实施例中，金属互连触点197形成于伪区域1000b的先前形成的伪插塞175中，藉此增加金属互连触点197的接触面积，此使其接触电阻有所减少。
此外，还可以执行后续的工艺，例如形成更多互连的工艺、形成金属线的工艺、形成保险丝的工艺。
如上所述，根据本发明实施例的半导体器件及其制造方法提供：在平板电极底下形成伪插塞，以及在伪插塞中形成金属互连触点而连接平板电极和金属层，藉此增加金属互连触点的接触面积，而不增加平板电极的总厚度。结果，可以减少金属互连触点的接触电阻。此外，平板电极的总厚度可以维持很薄，此减少了后续保险丝修复过程的激光切割的风险。虽然金属互连接触孔在形成金属互连触点的过程中延伸到伪位线，但是Vcp施加于伪位线，藉此改善了器件的Vcp的驱动能力和抗扰性。结果，金属互连触点就有了显著的工艺裕量。
基于示范和描述的目的，前面已经提出本发明各种不同实施例的叙述。并非是穷尽性的或将本发明限制于所揭示的精确型态，而鉴于上面的教导则可能有许多修改和变化，或者可以从实施本发明时获知。选择和描述这些实施例是为了解释本发明的原理和实际用途，以使本领域的技术人员能以各种不同的实施例和修改来利用本发明，以适于所想到的特定用途。

Claims (16)

1.一种半导体器件，其包括：
半导体衬底，其包括电容区域和伪区域，所述伪区域设置在单元区域的边缘；
平板电极，其形成于半导体衬底上方，其中所述平板电极的伪插塞形成于所述伪区域中；以及
金属互连触点，其埋在所述伪插塞内，其中所述伪插塞接触所述金属互连触点的底部和侧壁。
2.根据权利要求1所述的半导体器件，其中所述伪插塞延伸至所述伪区域底部的伪位线。
3.根据权利要求2所述的半导体器件，其中Vcp施加于所述伪位线。
4.根据权利要求1所述的半导体器件，其进一步包括：形成于所述电容区域里的电容器。
5.一种制造半导体器件的方法，其包括：
(a)在半导体衬底上形成第一层间绝缘膜，所述半导体衬底包括电容区域和伪区域且具有下方结构，所述伪区域设置在单元区域的边缘；
(b)使用储存节点接触掩模作为蚀刻掩模来蚀刻所述第一层间绝缘膜，以形成储存节点区域而暴露出所述下方结构；
(c)在所述储存节点区域的表面上方形成下电极，并形成伪接触孔以暴露出所述伪区域里的所述下方结构；
(d)以平板电极填充所述伪接触孔和所述储存节点区域，以在电容区域里形成电容器，并在所述伪区域里形成伪插塞；以及
(e)形成埋在所述伪插塞内的金属互连触点，其中所述伪插塞接触所述金属互连触点的底部和侧壁。
6.根据权利要求5所述的方法，其中步骤(b)包括：
(b-1)在所述第一层间绝缘膜上形成硬掩模层图案，以界定出储存节点区域；
(b-2)使用所述硬掩模层图案做为蚀刻掩模来蚀刻所述第一层间绝缘膜，以形成所述储存节点区域，而暴露出所述电容区域里的所述下方结构；以及
(b-3)移除所述硬掩模层图案。
7.根据权利要求6所述的方法，其中所述硬掩模层图案的移除过程使用回蚀法或CMP法来执行。
8.根据权利要求5所述的方法，其中所述储存节点区域形成于所述电容区域里。
9.根据权利要求5所述的方法，其中步骤(c)包括：
(c-1)在所得结构的整个表面上形成下导电层；
(c-2)在所得结构的整个表面上形成光致抗蚀剂膜图案，而暴露出所述伪区域的预定区域，其中所述光致抗蚀剂膜图案填充着所述储存节点区域；
(c-3)使用所述光致抗蚀剂膜图案作为蚀刻掩模来蚀刻所述下导电层和所述第一层间绝缘膜，以形成伪接触孔而暴露出所述下方结构；
(c-4)移除所述光致抗蚀剂膜图案；以及
(c-5)蚀刻所述下导电层，直到暴露出所述第一层间绝缘膜为止，以在所述储存节点区域的侧壁形成用于所述电容器的下电极。
10.根据权利要求9所述的方法，其中所述下导电层的蚀刻过程使用CMP法或回蚀法来执行。
11.根据权利要求5所述的方法，其中所述电容器包括下电极、介电膜、平板电极的堆叠结构。
12.根据权利要求11所述的方法，其中所述介电膜包括氧化物-氮化物-氧化物结构。
13.根据权利要求11所述的方法，其进一步包括：在所述下电极和所述介电膜之间的界面形成亚稳定的多晶硅层。
14.根据权利要求5所述的方法，其中所述伪插塞延伸至所述伪区域底部的伪位线。
15.根据权利要求14所述的方法，其中Vcp施加于所述伪位线。
16.根据权利要求5所述的方法，其中步骤(e)包括：
(e-1)在所述平板电极上形成第二层间绝缘膜；
(e-2)使用金属互连触点掩模来蚀刻所述第二层间绝缘膜和所述伪插塞，以形成金属互连接触孔；以及
(e-3)形成金属互连触点，而填充着所述金属互连接触孔。
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