KR20000044902A - 강유전체 메모리 소자 제조 방법 - Google Patents
강유전체 메모리 소자 제조 방법 Download PDFInfo
- Publication number
- KR20000044902A KR20000044902A KR1019980061405A KR19980061405A KR20000044902A KR 20000044902 A KR20000044902 A KR 20000044902A KR 1019980061405 A KR1019980061405 A KR 1019980061405A KR 19980061405 A KR19980061405 A KR 19980061405A KR 20000044902 A KR20000044902 A KR 20000044902A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- capacitor
- contact
- interlayer insulating
- entire structure
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 239000007772 electrode material Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 21
- 230000006866 deterioration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 강유전체 메모리 소자 제조 방법에 관한 것으로, 소자분리막이 형성된 반도체 기판에 트랜지스터 등의 하부구조를 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성하고 패터닝하여, 비트라인용 콘택 홀 및 콘택 리딩 패드용 콘택 홀을 형성하는 단계와, 전체 구조 상부에 제 1 전도층을 형성하고 패터닝하여 비트라인 및 콘택 리딩 패드를 형성하는 단계와, 상기 비트라인 및 콘택 리딩 패드를 포함한 전체구조 상부에 제 2 층간 절연막을 형성한 후 하부전극, 강유전체막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계와, 전체 구조 상부에 제 3 층간 절연막을 형성하는 단계와, 상기 캐패시터 상부의 제 3 층간 절연막, 상기 콘택 리딩 패드 상부의 제 3 및 제 2 층간 절연막을 식각하여 상기 캐패시터의 상부전극 및 상기 콘택 리딩 패드 상부가 노출되도록 하는 캐패시터 연결용 콘택 홀을 형성하는 단계와, 상기 캐패시터 연결용 콘택 홀이 완전히 매립되도록 전체 구조 상부에 제 2전도층을 형성한 후 패터닝하여 로컬 인터커넥션 라인을 형성하는 단계를 순서적으로 실시하므로써, 트랜지스터와 캐패시터의 연결시 깊은 콘택 홀을 통하지 않고 낮은 피복 특성을 갖는 금속 박막을 사용하더라도 양호한 인터커넥션 특성을 유지할 수 있고, 트랜지스터와 캐패시터를 동일 평면상에 배열할 수 있어 단위 셀의 면적을 감소시킬 수 있는 강유전체 메모리 소자 제조 방법이 개시된다.
Description
본 발명은 강유전체 메모리 소자 제조 방법에 관한 것으로, 특히 정보를 저장하는 부분인 강유전체 캐패시터와 정보의 입출력을 제어하는 트랜지스터의 연결 방법을 개선한 강유전체 메모리 소자의 제조 방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM)의 제조 공정 중 캐패시터와 트랜지스터를 연결시키기 위한 방법 중 플러깅(plugging) 방식으로 스토리지 노드(storage node)를 만드는 방법이 있으나, 이는 실제 강유전체 메모리 제조 기술상 어려움이 많다. 다른 방법으로는 스트랩핑(strapping) 방법이 있는데, 이 방법을 강유전체 메모리 소자 제조에 사용할 경우, 콘택 홀이 깊이 형성되어 트랜지스터와 캐패시터의 인터커넥션(interconnection)이 어려우며, 트랜지스터와 캐패시터를 동일 위치에 형성할 수 없어, 단위 셀의 면적이 증가하는 문제점이 있다. 또한, 트랜지스터의 드레인을 구성하는 실리콘과 강유전체 캐패시터의 상부전극으로 사용되는 백금 재료에 열화 특성이 없는 인터커넥션 재료 선택에 어려움이 있고, 이를 이용한 인터커넥션에 많은 추가 공정이 필요한 문제점이 있다.
도 1은 종래의 강유전체 메모리 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
소자분리막(12)이 형성된 반도체 기판(11)의 액티브 영역 상에 워드라인(13), 접합 영역(14) 등의 하부 구조를 형성하고, 전체 구조 상부에 제 1 층간 절연막(15)을 형성한다. 이후, 접합 영역(14)이 노출되도록 제 1 층간 절연막(15)을 식각하여 비트라인용 콘택 홀을 형성한 다음 비트라인(16)을 형성한다. 전체 구조 상부에 하부전극용 물질, 강유전체 물질 및 상부전극용 물질을 순차적으로 형성하고 패터닝하여 소자분리 영역 상에 하부전극(17A), 강유전체막(17B) 및 상부전극(17C)으로 이루어지는 캐패시터(17)를 형성한다.
전체 구조 상부에 제 2 층간 절연막(18)을 형성하고, 캐패시터(17)의 상부전극(17C)이 노출되도록 하는 콘택 홀을 형성한다. 또한, 제 2 층간 절연막(18) 및 제 1 층간 절연막(15)을 순차적으로 식각하여 접합 영역(14)을 노출시킨다. 이후, 금속층을 형성하고 패터닝하여, 접합 영역(14)과 캐패시터(17)의 상부전극(17C)을 연결하는 로컬 인터커넥션 라인(local interconnection line)을 형성한다.
이와 같은 방법으로 강유전체 메모리 소자를 제조하는 경우, 접합 영역(14)과 캐패시터의 상부전극(17C)을 연결시키기 위해서, 제 2 층간 절연막(18) 및 제 1 층간 절연막(15)을 식각한 결과인 깊은 콘택 홀이 형성되게 된다. 이 깊은 콘택 홀을 통해 트랜지스터의 접합 영역(14)과 캐패시터(17) 상부전극(17C)을 연결시키기 위한 스퍼터 방식을 사용하는 것은 매우 어렵다.
또한, 트랜지스터와 캐패시터를 동일한 위치에 형성할 수 없으므로 인하여, 단위 셀의 면적이 증가하게 되는 문제점이 있다.
따라서, 본 발명은 접합 영역과 캐패시터 상부전극을 연결시키기 위해서, 비트라인 형성시 별도로 트랜지스터의 접합 영역으로부터 콘택 리딩 패드(contact leading pad)를 만들고, 캐패시터의 상부전극과 트랜지스터를 콘택 리딩 패드를 통하여 연결하므로써, 셀의 단위 면적을 감소시키고 강유전체 메모리 소자의 열화를 방지할 수 있는 강유전체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리 소자 제조 방법은 소자분리막이 형성된 반도체 기판에 트랜지스터 등의 하부구조를 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성하고 패터닝하여, 비트라인용 콘택 홀 및 콘택 리딩 패드용 콘택 홀을 형성하는 단계와, 전체 구조 상부에 제 1 전도층을 형성하고 패터닝하여 비트라인을 형성하는 동시에 상기 비트라인과 전기적으로 분리된 콘택 리딩 패드를 형성하는 단계와, 상기 비트라인 및 콘택 리딩 패드를 포함한 전체구조 상부에 제 2 층간 절연막을 형성하고, 전체 구조 상부에 하부전극용 물질, 강유전 물질 및 상부전극용 물질을 순차적으로 형성한 후 패터닝하여 하부전극, 강유전체막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계와, 전체 구조 상부에 제 3 층간 절연막을 형성하는 단계와, 상기 캐패시터 상부의 제 3 층간 절연막, 상기 콘택 리딩 패드 상부의 제 3 및 제 2 층간 절연막을 식각하여 상기 캐패시터의 상부전극 및 상기 콘택 리딩 패드 상부가 노출되도록 하는 캐패시터 연결용 콘택 홀을 형성하는 단계와, 상기 캐패시터 연결용 콘택 홀이 완전히 매립되도록 전체 구조 상부에 제 2전도층을 형성한 후 패터닝하여 로컬 인터커넥션 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래의 강유전체 메모리 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2e는 본 발명에 따른 강유전체 메모리 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 202 : 소자분리막
203 : 워드라인 204 : 접합 영역
205 : 제 1 층간 절연막 206 : 비트라인용 콘택 홀
207 : 콘택 리딩 패드용 콘택 홀 208 : 비트라인
209 : 콘택 리딩 패드 210 : 제 2 층간 절연막
211A : 하부전극 211B : 강유전체막
211C : 상부전극 211 : 캐패시터
212 : 제 3 층간 절연막 213 : 캐패시터 연결용 콘택 홀
214 : 로컬 인터커넥션 라인
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명에 따른 강유전체 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(202)이 형성된 반도체 기판(201) 상부에 워드라인(203), 접합 영역(204)으로 구성된 트랜지스터 등의 하부구조를 형성한다.
도 2b에 도시된 바와 같이, 전체 구조 상부에 제 1 층간 절연막(205)을 형성하고 패터닝하여, 비트라인용 콘택 홀(206) 및 콘택 리딩 패드용 콘택 홀(207)을 형성한다.
도 2c에 도시된 바와 같이, 전체 구조 상부에 전도층을 형성하고 패터닝하여 비트라인(208)을 형성하는 동시에 콘택 리딩 패드(209)를 형성한다. 비트라인(208) 및 콘택 리딩 패드(209)는 레이아웃 상에서 분리되어 구성되며, 전도층은 전자의 흐름을 빨리 하기 위하여 인이 도핑된 폴리실리콘, 텅스텐 실리사이드 및 티타늄실리사이드의 적층 구조를 사용하여 형성한다.
도 2d에 도시된 바와 같이, 비트라인(208) 및 콘택 리딩 패드(209)를 포함한 전체구조 상부에 제 2 층간 절연막(210)을 형성한다. 이후, 전체 구조 상부에 하부전극용 물질, 강유전물질 및 상부전극용 물질을 순차적으로 형성한 후 패터닝하여, 하부전극(211A), 강유전체막(211B) 및 상부전극(211C)으로 이루어진 캐패시터(211)를 형성한다. 이때, 캐패시터(211)는 후속 공정에 의해 콘택 리딩 패드(209)와 연결되기 때문에 하부에 형성된 트랜지스터와 동일 평면상에 형성된다. 다음에, 전체 구조 상부에 제 3 층간 절연막(212)을 형성하고 패터닝하여, 캐패시터(211)의 상부전극(211C)이 노출되도록 하는 콘택 홀 및 제 3 층간 절연막(212) 및 제 2 층간 절연막(210)을 순차적으로 식각하여 콘택 리딩 패드 상부가 노출되도록 하는 콘택 홀을 형성한다. 이 콘택 홀은 캐패시터 연결용 콘택 홀(213)이 된다.
도 2e에 도시된 바와 같이, 캐패시터 연결용 콘택 홀(213)이 완전히 매립되도록 전체 구조 상부에 전도층을 형성한 후 패터닝하여 로컬 인터커넥션 라인(214)을 형성하여, 접합 영역(204)과 캐패시터(211) 상부 전극(211C)을 연결시킨다.
이와 같은 방법으로 강유전체 메모리 소자를 제조하는 경우에는 강유전체 캐패시터의 상부전극과 트랜지스터의 접합 영역을 연결할 때 발생되는 깊은 콘택 홀을 억제할 수 있으며, 강유전체 캐패시터의 특성을 열화시키지 않는 인터커넥션 재료의 사용이 용이하다. 또한, 강유전체 메모리 소자의 트랜지스터와 캐패시터의 배경을 동일한 위치에 할 수 있으므로, 단위 셀의 면적도 감소시킬 수 있으며, 비트라인 형성시 리딩 콘택 패드를 동시에 형성하기 때문에 별도의 공정을 추가할 필요가 없다.
상술한 바와 같이, 본 발명은 강유전체 메모리 소자 제조시 트랜지스터의 접합영역과 캐패시터의 상부전극을 콘택 리딩 패드를 통해 간접적으로 연결시키므로 깊은 콘택 홀이 형성되지 않으며, 이에 따라 낮은 피복 특성을 갖는 금속 박막을 사용하더라도 양호한 인터커넥션 특성이 유지된다. 또한, 트랜지스터와 캐패시터를 동일 평면상에 배열할 수 있어 단위 셀의 면적을 감소시킬 수 있는 효과가 있다.
Claims (3)
- 소자분리막이 형성된 반도체 기판에 트랜지스터 등의 하부구조를 형성하는 단계와,전체 구조 상부에 제 1 층간 절연막을 형성하고 패터닝하여, 비트라인용 콘택 홀 및 콘택 리딩 패드용 콘택 홀을 형성하는 단계와,전체 구조 상부에 제 1 전도층을 형성하고 패터닝하여 비트라인을 형성하는 동시에 상기 비트라인과 전기적으로 분리된 콘택 리딩 패드를 형성하는 단계와,상기 비트라인 및 콘택 리딩 패드를 포함한 전체구조 상부에 제 2 층간 절연막을 형성하고, 전체 구조 상부에 하부전극용 물질, 강유전물질 및 상부전극용 물질을 순차적으로 형성한 후 패터닝하여 하부전극, 강유전체막 및 상부전극으로 이루어진 캐패시터를 형성하는 단계와,전체 구조 상부에 제 3 층간 절연막을 형성하는 단계와,상기 캐패시터 상부의 제 3 층간 절연막, 상기 콘택 리딩 패드 상부의 제 3 및 제 2 층간 절연막을 식각하여 상기 캐패시터의 상부전극 및 상기 콘택 리딩 패드 상부가 노출되도록 하는 캐패시터 연결용 콘택 홀을 형성하는 단계와,상기 캐패시터 연결용 콘택 홀이 완전히 매립되도록 전체 구조 상부에 제 2전도층을 형성한 후 패터닝하여 로컬 인터커넥션 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
- 제 1 항에 있어서,제 1 전도층은 인이 도핑된 폴리실리콘, 텅스텐 실리사이드 및 티타늄실리사이드의 적층 구조인 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 캐패시터는 트랜지스터와 동일 평면상에 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061405A KR20000044902A (ko) | 1998-12-30 | 1998-12-30 | 강유전체 메모리 소자 제조 방법 |
| US09/468,935 US6168959B1 (en) | 1998-12-30 | 1999-12-22 | Method of forming a ferroelectric memory device |
| JP11366827A JP2000200880A (ja) | 1998-12-30 | 1999-12-24 | 強誘電体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061405A KR20000044902A (ko) | 1998-12-30 | 1998-12-30 | 강유전체 메모리 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000044902A true KR20000044902A (ko) | 2000-07-15 |
Family
ID=19568157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061405A KR20000044902A (ko) | 1998-12-30 | 1998-12-30 | 강유전체 메모리 소자 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6168959B1 (ko) |
| JP (1) | JP2000200880A (ko) |
| KR (1) | KR20000044902A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002061A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235199A (en) | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| JPH0758296A (ja) | 1993-08-19 | 1995-03-03 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5436450A (en) | 1994-01-13 | 1995-07-25 | Texas Instruments Incorporated | Infrared detector local biasing structure and method |
| US5426304A (en) | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Infrared detector thermal isolation structure and method |
| CA2178091A1 (en) * | 1994-10-04 | 1996-04-11 | Robertus Adrianus Maria Wolters | Semiconductor device comprising a ferroelectric memory element with a lower electrode provided with an oxygen barrier |
| JPH08195079A (ja) | 1995-01-11 | 1996-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2937254B2 (ja) | 1996-04-25 | 1999-08-23 | 日本電気株式会社 | 強誘電体メモリの修復方法 |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
-
1998
- 1998-12-30 KR KR1019980061405A patent/KR20000044902A/ko not_active Application Discontinuation
-
1999
- 1999-12-22 US US09/468,935 patent/US6168959B1/en not_active Expired - Lifetime
- 1999-12-24 JP JP11366827A patent/JP2000200880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002061A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6168959B1 (en) | 2001-01-02 |
| JP2000200880A (ja) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9123786B2 (en) | Interconnect line selectively isolated from an underlying contact plug | |
| KR100292594B1 (ko) | 반도체 메모리 장치 | |
| KR19980015253A (ko) | 반도체 기판의 유기물 제거용 세정장치 | |
| KR100282704B1 (ko) | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) | |
| US6753226B2 (en) | Methods for manufacturing semiconductor devices and semiconductor devices | |
| JPH10209401A (ja) | 半導体メモリ素子及びその製造方法 | |
| JP2011100823A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| KR100386455B1 (ko) | 복합 반도체 메모리소자의 제조방법 | |
| KR20000044902A (ko) | 강유전체 메모리 소자 제조 방법 | |
| KR20040048039A (ko) | 반도체 소자의 제조 방법 | |
| KR100314802B1 (ko) | 반도체소자제조방법 | |
| KR20000007644A (ko) | 반도체 장치의 제조 방법 | |
| KR20000044673A (ko) | 반도체 메모리소자의 제조방법 | |
| KR100855284B1 (ko) | 에스램의 국부 배선 형성방법 | |
| KR100464934B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100368974B1 (ko) | 디램 커패시터 제조방법 | |
| KR20060038012A (ko) | 반도체 메모리 소자 제조 방법 | |
| JPH11186522A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR19990057892A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR19990004868A (ko) | 반도체 장치 제조 방법 | |
| KR100390041B1 (ko) | 디램 메모리 셀의 제조방법 | |
| KR20000022815A (ko) | 반도체 메모리 및 그 제조 방법 | |
| JPH1187263A (ja) | 半導体集積回路装置の製造方法 | |
| KR20000018662A (ko) | 반도체 메모리 소자의 저항 패턴 형성 방법 | |
| KR20050011972A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |