JPH10242422A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH10242422A JPH10242422A JP9046810A JP4681097A JPH10242422A JP H10242422 A JPH10242422 A JP H10242422A JP 9046810 A JP9046810 A JP 9046810A JP 4681097 A JP4681097 A JP 4681097A JP H10242422 A JPH10242422 A JP H10242422A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Abstract
(57)【要約】
【課題】本発明は、ビット線後作り構造のスタックトキ
ャパシタを有したメモリセルとその周辺回路とを同一チ
ップ上に混載してなるＤＲＡＭにおいて、メモリセルと
周辺回路との間で層間絶縁膜の上面にキャパシタの有無
に応じた段差が生じるのを防止できるようにすることを
最も主要な特徴とする。 【解決手段】たとえば、バリア層３２となる積層膜の内
部に第二の導電材３３を埋め込んで、メモリセル１１Ａ
のビット線プラグ３１と、周辺回路１１Ｂの拡散層プラ
グ７１およびゲート電極プラグ８１とを形成する。ま
た、各プラグ３１，７１，８１の形成と同時に、上記積
層膜により、キャパシタ６１のストレージノード電極６
２を形成する。こうして、メモリセル１１Ａを形成する
際の、周辺回路１１Ｂの形成のためのプロセスとの整合
性を高める構成となっている。
ャパシタを有したメモリセルとその周辺回路とを同一チ
ップ上に混載してなるＤＲＡＭにおいて、メモリセルと
周辺回路との間で層間絶縁膜の上面にキャパシタの有無
に応じた段差が生じるのを防止できるようにすることを
最も主要な特徴とする。 【解決手段】たとえば、バリア層３２となる積層膜の内
部に第二の導電材３３を埋め込んで、メモリセル１１Ａ
のビット線プラグ３１と、周辺回路１１Ｂの拡散層プラ
グ７１およびゲート電極プラグ８１とを形成する。ま
た、各プラグ３１，７１，８１の形成と同時に、上記積
層膜により、キャパシタ６１のストレージノード電極６
２を形成する。こうして、メモリセル１１Ａを形成する
際の、周辺回路１１Ｂの形成のためのプロセスとの整合
性を高める構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関するもので、特に、メモリセル
とその周辺回路とを同一チップ上に混載してなるダイナ
ミック型の半導体記憶装置（ＤＲＡＭ）に用いられるも
のである。
およびその製造方法に関するもので、特に、メモリセル
とその周辺回路とを同一チップ上に混載してなるダイナ
ミック型の半導体記憶装置（ＤＲＡＭ）に用いられるも
のである。
【０００２】
【従来の技術】現在、２５６ＭビットＤＲＡＭや１Ｇビ
ットＤＲＡＭ向けに開発されつつあるスタックトキャパ
シタを有するメモリセル（ＤＲＡＭセル）は、その大半
が、ビット線の形成に先駆けてキャパシタを形成する、
いわゆるビット線先作り構造（ＣＯＢ構造）となってい
る。
ットＤＲＡＭ向けに開発されつつあるスタックトキャパ
シタを有するメモリセル（ＤＲＡＭセル）は、その大半
が、ビット線の形成に先駆けてキャパシタを形成する、
いわゆるビット線先作り構造（ＣＯＢ構造）となってい
る。
【０００３】このＣＯＢ構造は、ビット線の形成に影響
されないため、キャパシタの占有面積を大きくとれると
いうメリットがあるものの、ビット線の寄生容量が大き
い、ビット線に対する自己整合プロセスが必要となるた
めにビット線のＡｌ化が困難であるなどの問題がある。
されないため、キャパシタの占有面積を大きくとれると
いうメリットがあるものの、ビット線の寄生容量が大き
い、ビット線に対する自己整合プロセスが必要となるた
めにビット線のＡｌ化が困難であるなどの問題がある。
【０００４】このため、今後、ＤＲＡＭにおいて主流に
なると思われる、メモリセルと周辺のロジック（周辺回
路）とを混載してなるチップへの適用性が悪いという欠
点があった。
なると思われる、メモリセルと周辺のロジック（周辺回
路）とを混載してなるチップへの適用性が悪いという欠
点があった。
【０００５】一方、ビット線よりもキャパシタを先に形
成するビット線後作り構造のセルにおいては、上記の問
題点を解決することが可能である反面、メモリセルと周
辺回路とを混載してなるチップへ適用した場合には、メ
モリセルと周辺回路との間で、層間絶縁膜の上面にキャ
パシタの有無による段差が生じるといった不具合があっ
た。
成するビット線後作り構造のセルにおいては、上記の問
題点を解決することが可能である反面、メモリセルと周
辺回路とを混載してなるチップへ適用した場合には、メ
モリセルと周辺回路との間で、層間絶縁膜の上面にキャ
パシタの有無による段差が生じるといった不具合があっ
た。
【０００６】図１３は、上記したビット線後作り構造の
セルを、メモリセルと周辺回路とを同一チップ上に混載
してなるＤＲＡＭに適用した場合を例に示すものであ
る。なお、このＤＲＡＭの場合、素子の左側がメモリセ
ル部、同右側が周辺回路部となっている。
セルを、メモリセルと周辺回路とを同一チップ上に混載
してなるＤＲＡＭに適用した場合を例に示すものであ
る。なお、このＤＲＡＭの場合、素子の左側がメモリセ
ル部、同右側が周辺回路部となっている。
【０００７】すなわち、このＤＲＡＭは、たとえば同図
（ｃ）に示すように、シリコン基板１０１上のフィール
ド酸化膜１０２によって囲まれたメモリセル領域１０１
ａ内に、それぞれ、ゲート電極１０３およびソース／ド
レイン領域１０４を有する複数のＭＯＳトランジスタが
形成されてなるメモリセル部においては、各ＭＯＳトラ
ンジスタのソース／ドレイン領域１０４の一方にそれぞ
れ対応して、円筒形のストレージノード電極１０５、キ
ャパシタ絶縁膜１０６、プレート電極１０７からなるス
タックトキャパシタが形成されている。
（ｃ）に示すように、シリコン基板１０１上のフィール
ド酸化膜１０２によって囲まれたメモリセル領域１０１
ａ内に、それぞれ、ゲート電極１０３およびソース／ド
レイン領域１０４を有する複数のＭＯＳトランジスタが
形成されてなるメモリセル部においては、各ＭＯＳトラ
ンジスタのソース／ドレイン領域１０４の一方にそれぞ
れ対応して、円筒形のストレージノード電極１０５、キ
ャパシタ絶縁膜１０６、プレート電極１０７からなるス
タックトキャパシタが形成されている。
【０００８】また、他方のソース／ドレイン領域１０４
に対応して、層間絶縁膜１０８上に形成されるビット線
１０９につながる、ビット線コンタクト１１０が形成さ
れている。
に対応して、層間絶縁膜１０８上に形成されるビット線
１０９につながる、ビット線コンタクト１１０が形成さ
れている。
【０００９】周辺回路領域１０１ｂ上の、周辺回路部に
おいては、フィールド酸化膜１０２上に形成されたゲー
ト電極１０３に対応して、上記ビット線１０９につなが
るゲート電極コンタクト１１１が形成されている。
おいては、フィールド酸化膜１０２上に形成されたゲー
ト電極１０３に対応して、上記ビット線１０９につなが
るゲート電極コンタクト１１１が形成されている。
【００１０】また、フィールド領域上のＭＯＳトランジ
スタの一方のソース／ドレイン領域１０４に対応して、
上記ビット線１０９につながる拡散層コンタクト１１２
が形成されている。
スタの一方のソース／ドレイン領域１０４に対応して、
上記ビット線１０９につながる拡散層コンタクト１１２
が形成されている。
【００１１】しかしながら、この構成のＤＲＡＭの場
合、たとえば同図（ｂ）に示すように、メモリセル部の
スタックトキャパシタを形成した後に、全面に、層間絶
縁膜１０８を形成するようにしている。
合、たとえば同図（ｂ）に示すように、メモリセル部の
スタックトキャパシタを形成した後に、全面に、層間絶
縁膜１０８を形成するようにしている。
【００１２】このため、たとえば同図（ｃ）に示すよう
に、メモリセル部と周辺回路部との間で、層間絶縁膜１
０８の上面にキャパシタの有無に応じた段差１２０がで
き、ビット線１０９を高精度にパターニングするのを困
難にするなど、メモリセル部と周辺回路部との整合性が
悪いという問題があった。
に、メモリセル部と周辺回路部との間で、層間絶縁膜１
０８の上面にキャパシタの有無に応じた段差１２０がで
き、ビット線１０９を高精度にパターニングするのを困
難にするなど、メモリセル部と周辺回路部との整合性が
悪いという問題があった。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、ビット線後作り構造のセルの場合、チップ
への適用性は改善できるものの、周辺回路部との整合性
が悪いという問題があった。
においては、ビット線後作り構造のセルの場合、チップ
への適用性は改善できるものの、周辺回路部との整合性
が悪いという問題があった。
【００１４】そこで、この発明は、メモリセル部と周辺
回路部とを同一チップ上に混載する場合において、メモ
リセル部と周辺回路部との間で層間絶縁膜の上面にキャ
パシタの有無による段差を生じることなく、メモリセル
部と周辺回路部との整合性に優れた半導体記憶装置およ
びその製造方法を提供することを目的としている。
回路部とを同一チップ上に混載する場合において、メモ
リセル部と周辺回路部との間で層間絶縁膜の上面にキャ
パシタの有無による段差を生じることなく、メモリセル
部と周辺回路部との整合性に優れた半導体記憶装置およ
びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体記憶装置にあっては、半導体基
板上に、ＭＯＳトランジスタおよびキャパシタを有して
構成されるメモリセル部とその周辺回路部とを混載して
なるものにおいて、前記メモリセル部のビット線接続部
および前記周辺回路部のビット線接続部を、それぞれの
上面の高さがほぼ同一となるように構成してなる構成と
されている。
めに、この発明の半導体記憶装置にあっては、半導体基
板上に、ＭＯＳトランジスタおよびキャパシタを有して
構成されるメモリセル部とその周辺回路部とを混載して
なるものにおいて、前記メモリセル部のビット線接続部
および前記周辺回路部のビット線接続部を、それぞれの
上面の高さがほぼ同一となるように構成してなる構成と
されている。
【００１６】また、この発明の半導体記憶装置にあって
は、半導体基板上に、ＭＯＳトランジスタおよびキャパ
シタを有して構成されるメモリセル部とその周辺回路部
とを混載してなるものにおいて、第一の導電材からなる
バリア層を有し、それぞれの上面の高さがほぼ同一とな
るように構成された、前記メモリセル部および前記周辺
回路部のビット線接続部と、前記バリア層をなす前記第
一の導電材により構成された、前記キャパシタのストレ
ージ電極とから構成されている。
は、半導体基板上に、ＭＯＳトランジスタおよびキャパ
シタを有して構成されるメモリセル部とその周辺回路部
とを混載してなるものにおいて、第一の導電材からなる
バリア層を有し、それぞれの上面の高さがほぼ同一とな
るように構成された、前記メモリセル部および前記周辺
回路部のビット線接続部と、前記バリア層をなす前記第
一の導電材により構成された、前記キャパシタのストレ
ージ電極とから構成されている。
【００１７】また、この発明の半導体記憶装置にあって
は、半導体基板上の、メモリセル領域および周辺回路領
域にそれぞれ形成されたＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタ上をそれぞれ含む、前記基板の全面に
形成された第一の層間絶縁膜に、その平坦面より開孔さ
れて、前記ＭＯＳトランジスタの一方のソース・ドレイ
ン領域につながる蓄積電極用コンタクト孔の、少なくと
も内壁部位に形成された第一の導電材よりなるストレー
ジ電極、および、このストレージ電極上に、キャパシタ
絶縁膜を介して形成されたプレート電極と、前記基板の
全面に形成された第一の層間絶縁膜に、その平坦面より
それぞれ開孔されて、前記ＭＯＳトランジスタの他方の
ソース・ドレイン領域につながる第一，第二のプラグ電
極用コンタクト孔の、少なくとも各内壁部位に形成され
た第一の導電材よりなるバリア層を介して、前記第一，
第二のプラグ電極用コンタクト孔内にそれぞれ第二の導
電材が埋め込まれてなる第一，第二のプラグ電極と、前
記基板の全面に形成された第二の層間絶縁膜に、その平
坦面より開孔された、前記第一，第二のプラグ電極にそ
れぞれつながる第一，第二のコンタクト電極用コンタク
ト孔内にそれぞれ配線材料を埋め込んでなる第一，第二
のコンタクト電極と、前記第二の層間絶縁膜上に設けら
れ、前記第一，第二のコンタクト電極にそれぞれつなが
るビット線とから構成されている。
は、半導体基板上の、メモリセル領域および周辺回路領
域にそれぞれ形成されたＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタ上をそれぞれ含む、前記基板の全面に
形成された第一の層間絶縁膜に、その平坦面より開孔さ
れて、前記ＭＯＳトランジスタの一方のソース・ドレイ
ン領域につながる蓄積電極用コンタクト孔の、少なくと
も内壁部位に形成された第一の導電材よりなるストレー
ジ電極、および、このストレージ電極上に、キャパシタ
絶縁膜を介して形成されたプレート電極と、前記基板の
全面に形成された第一の層間絶縁膜に、その平坦面より
それぞれ開孔されて、前記ＭＯＳトランジスタの他方の
ソース・ドレイン領域につながる第一，第二のプラグ電
極用コンタクト孔の、少なくとも各内壁部位に形成され
た第一の導電材よりなるバリア層を介して、前記第一，
第二のプラグ電極用コンタクト孔内にそれぞれ第二の導
電材が埋め込まれてなる第一，第二のプラグ電極と、前
記基板の全面に形成された第二の層間絶縁膜に、その平
坦面より開孔された、前記第一，第二のプラグ電極にそ
れぞれつながる第一，第二のコンタクト電極用コンタク
ト孔内にそれぞれ配線材料を埋め込んでなる第一，第二
のコンタクト電極と、前記第二の層間絶縁膜上に設けら
れ、前記第一，第二のコンタクト電極にそれぞれつなが
るビット線とから構成されている。
【００１８】また、この発明の半導体記憶装置の製造方
法にあっては、半導体基板上のメモリセル領域と周辺回
路領域とにそれぞれＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタ上をれぞれ含む、前記基板
の全面に層間絶縁膜を形成した後、その層間絶縁膜に、
ビット線接続部のバリア層およびキャパシタのストレー
ジ電極を形成する工程とからなっている。
法にあっては、半導体基板上のメモリセル領域と周辺回
路領域とにそれぞれＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタ上をれぞれ含む、前記基板
の全面に層間絶縁膜を形成した後、その層間絶縁膜に、
ビット線接続部のバリア層およびキャパシタのストレー
ジ電極を形成する工程とからなっている。
【００１９】さらに、この発明の半導体記憶装置の製造
方法にあっては、半導体基板上のメモリセル領域および
周辺回路領域にそれぞれＭＯＳトランジスタを形成する
工程と、前記ＭＯＳトランジスタを形成した後、前記基
板の全面に第一の層間絶縁膜を形成する工程と、前記第
一の層間絶縁膜の表面を平坦化する工程と、前記第一の
層間絶縁膜を選択的に除去し、蓄積電極用コンタクト孔
および第一，第二のプラグ電極用コンタクト孔を形成す
る工程と、前記各コンタクト孔の少なくとも側壁部位
に、それぞれ、第一の導電材によりストレージ電極また
はバリア層を形成する工程と、前記各コンタクト孔内を
ダミー膜により埋め込む工程と、前記ダミー膜のうち、
前記蓄積電極用コンタクト孔を除く、前記第一，第二の
プラグ電極用コンタクト孔内に埋め込まれたダミー膜を
除去する工程と、前記ダミー膜の除去された、前記第
一，第二のプラグ電極用コンタクト孔内に第二の導電材
を埋め込んで第一，第二のプラグ電極を形成する工程
と、前記蓄積電極用コンタクト孔内に埋め込まれたダミ
ー膜を除去する工程と、少なくとも、前記ストレージ電
極の表面に沿ってキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して、前記蓄積電極用コンタ
クト孔内にプレート電極を設けてキャパシタを形成する
工程と、全面に、第二の層間絶縁膜を形成する工程と、
前記第二の層間絶縁膜の表面を平坦化する工程と、前記
第二の層間絶縁膜を選択的に除去し、前記第一，第二の
プラグ電極にそれぞれつながる第一，第二のコンタクト
電極用コンタクト孔を形成する工程と、前記第二の層間
絶縁膜上にビット線を形成すると同時に、このビット線
と前記第一，第二のプラグ電極とをそれぞれ接続する第
一，第二のコンタクト電極を形成する工程とからなって
いる。
方法にあっては、半導体基板上のメモリセル領域および
周辺回路領域にそれぞれＭＯＳトランジスタを形成する
工程と、前記ＭＯＳトランジスタを形成した後、前記基
板の全面に第一の層間絶縁膜を形成する工程と、前記第
一の層間絶縁膜の表面を平坦化する工程と、前記第一の
層間絶縁膜を選択的に除去し、蓄積電極用コンタクト孔
および第一，第二のプラグ電極用コンタクト孔を形成す
る工程と、前記各コンタクト孔の少なくとも側壁部位
に、それぞれ、第一の導電材によりストレージ電極また
はバリア層を形成する工程と、前記各コンタクト孔内を
ダミー膜により埋め込む工程と、前記ダミー膜のうち、
前記蓄積電極用コンタクト孔を除く、前記第一，第二の
プラグ電極用コンタクト孔内に埋め込まれたダミー膜を
除去する工程と、前記ダミー膜の除去された、前記第
一，第二のプラグ電極用コンタクト孔内に第二の導電材
を埋め込んで第一，第二のプラグ電極を形成する工程
と、前記蓄積電極用コンタクト孔内に埋め込まれたダミ
ー膜を除去する工程と、少なくとも、前記ストレージ電
極の表面に沿ってキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して、前記蓄積電極用コンタ
クト孔内にプレート電極を設けてキャパシタを形成する
工程と、全面に、第二の層間絶縁膜を形成する工程と、
前記第二の層間絶縁膜の表面を平坦化する工程と、前記
第二の層間絶縁膜を選択的に除去し、前記第一，第二の
プラグ電極にそれぞれつながる第一，第二のコンタクト
電極用コンタクト孔を形成する工程と、前記第二の層間
絶縁膜上にビット線を形成すると同時に、このビット線
と前記第一，第二のプラグ電極とをそれぞれ接続する第
一，第二のコンタクト電極を形成する工程とからなって
いる。
【００２０】この発明の半導体記憶装置およびその製造
方法によれば、ビット線後作り構造のスタックトキャパ
シタを有したメモリセル部の、周辺回路部の形成のため
のプロセスとの整合性をとることが容易に可能となる。
これにより、メモリセルとその周辺回路とを同一チップ
上に混載させるＤＲＡＭにおいて、層間絶縁膜の極端な
平坦化を行うことなしに、微細パターンの加工性などを
向上できるようになるものである。
方法によれば、ビット線後作り構造のスタックトキャパ
シタを有したメモリセル部の、周辺回路部の形成のため
のプロセスとの整合性をとることが容易に可能となる。
これにより、メモリセルとその周辺回路とを同一チップ
上に混載させるＤＲＡＭにおいて、層間絶縁膜の極端な
平坦化を行うことなしに、微細パターンの加工性などを
向上できるようになるものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２２】図１は、本発明の実施の第一の形態にかか
る、同一チップ上にメモリセルとその周辺回路とを混載
してなるＤＲＡＭの概略構成を示すものである。なお、
同図（ａ）は、ＤＲＡＭのレイアウト構成（１／２ピッ
チ、８Ｆ（Feature Size（最小デザインルールを示
す））2 型配置）を示す要部の平面図、同図（ｂ）は、
図（ａ）のＢ−Ｂ線に沿う要部の断面図であり、いずれ
も素子の左側がメモリセル部、同右側が周辺回路部とな
っている。
る、同一チップ上にメモリセルとその周辺回路とを混載
してなるＤＲＡＭの概略構成を示すものである。なお、
同図（ａ）は、ＤＲＡＭのレイアウト構成（１／２ピッ
チ、８Ｆ（Feature Size（最小デザインルールを示
す））2 型配置）を示す要部の平面図、同図（ｂ）は、
図（ａ）のＢ−Ｂ線に沿う要部の断面図であり、いずれ
も素子の左側がメモリセル部、同右側が周辺回路部とな
っている。
【００２３】このＤＲＡＭは、たとえば同図（ｂ）に示
すように、Ｐ型シリコン基板（半導体基板）１１からな
るチップ上に、ビット線後作り構造のスタックトキャパ
シタを有したメモリセル（ＤＲＡＭセル）１１Ａと、そ
の周辺回路（ロジック回路）１１Ｂとが混載されてなる
構成とされている。
すように、Ｐ型シリコン基板（半導体基板）１１からな
るチップ上に、ビット線後作り構造のスタックトキャパ
シタを有したメモリセル（ＤＲＡＭセル）１１Ａと、そ
の周辺回路（ロジック回路）１１Ｂとが混載されてなる
構成とされている。
【００２４】すなわち、上記メモリセル１１Ａでは、た
とえば同図（ｂ）に示すように、Ｐ型シリコン基板１１
の表面に選択的に形成されたフィールド酸化膜（素子分
離領域）１２上、および、このフィールド酸化膜１２に
よって囲まれたメモリセル領域１３ａに、それぞれ、ゲ
ート酸化膜１４を介して、多結晶シリコン１５およびタ
ングステン・ポリサイドやチタン・シリサイドなどの電
極材料１６を積層してなるゲート電極１７が選択的に形
成されている。
とえば同図（ｂ）に示すように、Ｐ型シリコン基板１１
の表面に選択的に形成されたフィールド酸化膜（素子分
離領域）１２上、および、このフィールド酸化膜１２に
よって囲まれたメモリセル領域１３ａに、それぞれ、ゲ
ート酸化膜１４を介して、多結晶シリコン１５およびタ
ングステン・ポリサイドやチタン・シリサイドなどの電
極材料１６を積層してなるゲート電極１７が選択的に形
成されている。
【００２５】各ゲート電極１７は、その上部および側部
に、それぞれ窒化シリコン膜１８が形成されている。
に、それぞれ窒化シリコン膜１８が形成されている。
【００２６】そして、各ゲート電極１７の相互の、上記
Ｐ型シリコン基板１１の表面には、それぞれ、Ｎ- 型の
拡散層からなるソース／ドレイン領域１９が形成され
て、複数のＮ型ＭＯＳトランジスタが構成されている。
Ｐ型シリコン基板１１の表面には、それぞれ、Ｎ- 型の
拡散層からなるソース／ドレイン領域１９が形成され
て、複数のＮ型ＭＯＳトランジスタが構成されている。
【００２７】上記ＭＯＳトランジスタ上を含む、上記Ｐ
型シリコン基板１１の全面には、たとえば同図（ｂ）に
示すように、ＳｉＯ2 （シリコン酸化）膜からなる第一
の層間絶縁膜２１が形成されている。
型シリコン基板１１の全面には、たとえば同図（ｂ）に
示すように、ＳｉＯ2 （シリコン酸化）膜からなる第一
の層間絶縁膜２１が形成されている。
【００２８】そして、この第一の層間絶縁膜２１には、
上記ＭＯＳトランジスタのソース／ドレイン領域１９の
一方（ドレイン）に対応して、ビット線接続部を構成す
る、ビット線プラグ（第一のプラグ電極）３１が形成さ
れている。
上記ＭＯＳトランジスタのソース／ドレイン領域１９の
一方（ドレイン）に対応して、ビット線接続部を構成す
る、ビット線プラグ（第一のプラグ電極）３１が形成さ
れている。
【００２９】このビット線プラグ３１は、たとえば、第
一のプラグ電極用コンタクト孔３１ａの内壁に沿って形
成された、Ｔｉ（チタン）とＴｉＮ（チタン・ナイトラ
イド）との積層膜（第一の導電材）からなるバリア層３
２の内部に、Ｗなどの第二の導電材３３を埋め込んでな
る構成とされている。
一のプラグ電極用コンタクト孔３１ａの内壁に沿って形
成された、Ｔｉ（チタン）とＴｉＮ（チタン・ナイトラ
イド）との積層膜（第一の導電材）からなるバリア層３
２の内部に、Ｗなどの第二の導電材３３を埋め込んでな
る構成とされている。
【００３０】上記ビット線プラグ３１上には、たとえば
同図（ａ），（ｂ）に示すように、ビット線４１との接
続のための、該ビット線プラグ３１とで上記ビット線接
続部を構成する、ビット線コンタクト（第一のコンタク
ト電極）５１が形成されている。
同図（ａ），（ｂ）に示すように、ビット線４１との接
続のための、該ビット線プラグ３１とで上記ビット線接
続部を構成する、ビット線コンタクト（第一のコンタク
ト電極）５１が形成されている。
【００３１】このビット線コンタクト５１は、たとえ
ば、第一のコンタクト電極用コンタクト孔５１ａの内壁
に沿って形成された、ＳｉＮ（シリコン・ナイトライ
ド）からなる絶縁膜５２の内部に、上記ビット線４１を
なすＷ（タングステン）もしくはＡｌ（アルミニウム）
合金などの配線材料を埋め込んでなる構成とされてい
る。
ば、第一のコンタクト電極用コンタクト孔５１ａの内壁
に沿って形成された、ＳｉＮ（シリコン・ナイトライ
ド）からなる絶縁膜５２の内部に、上記ビット線４１を
なすＷ（タングステン）もしくはＡｌ（アルミニウム）
合金などの配線材料を埋め込んでなる構成とされてい
る。
【００３２】また、上記第一の層間絶縁膜２１の、上記
ＭＯＳトランジスタのソース／ドレイン領域１９の他方
（ソース）に対応する部位には、たとえば同図（ｂ）に
示すように、それぞれ蓄積電極となるキャパシタ６１が
形成されている。
ＭＯＳトランジスタのソース／ドレイン領域１９の他方
（ソース）に対応する部位には、たとえば同図（ｂ）に
示すように、それぞれ蓄積電極となるキャパシタ６１が
形成されている。
【００３３】このキャパシタ６１は、たとえば、蓄積電
極用コンタクト孔６１ａの内壁に沿って形成された、Ｔ
ｉとＴｉＮとの積層膜（第一の導電材）からなるストレ
ージノード電極６２の内部に、キャパシタ絶縁膜となる
Ｔａ2 Ｏ5 （タンタル・オキサイド）膜６３を介して、
プレート電極６４が埋め込まれてなる構成とされてい
る。
極用コンタクト孔６１ａの内壁に沿って形成された、Ｔ
ｉとＴｉＮとの積層膜（第一の導電材）からなるストレ
ージノード電極６２の内部に、キャパシタ絶縁膜となる
Ｔａ2 Ｏ5 （タンタル・オキサイド）膜６３を介して、
プレート電極６４が埋め込まれてなる構成とされてい
る。
【００３４】上記プレート電極６４上には、ＳｉＯ2 膜
などからなる第二の層間絶縁膜２２が形成され、この第
二の層間絶縁膜２２上に、上記したＷもしくはＡｌ合金
などの配線材料を用いてなるビット線４１が形成されて
いる。
などからなる第二の層間絶縁膜２２が形成され、この第
二の層間絶縁膜２２上に、上記したＷもしくはＡｌ合金
などの配線材料を用いてなるビット線４１が形成されて
いる。
【００３５】一方、周辺回路１１Ｂでは、たとえば同図
（ｂ）に示すように、周辺回路領域１３ｂをなす、上記
Ｐ型シリコン基板１１の表面に選択的に形成されたフィ
ールド酸化膜１２上、および、このフィールド酸化膜１
２を除くフィールド領域１３ｃに、それぞれ、ゲート酸
化膜１４を介して、上記多結晶シリコン１５および上記
電極材料１６を積層してなるゲート電極１７が選択的に
形成されている。
（ｂ）に示すように、周辺回路領域１３ｂをなす、上記
Ｐ型シリコン基板１１の表面に選択的に形成されたフィ
ールド酸化膜１２上、および、このフィールド酸化膜１
２を除くフィールド領域１３ｃに、それぞれ、ゲート酸
化膜１４を介して、上記多結晶シリコン１５および上記
電極材料１６を積層してなるゲート電極１７が選択的に
形成されている。
【００３６】各ゲート電極１７は、その上部および側部
に、それぞれ窒化シリコン膜１８が形成されている。
に、それぞれ窒化シリコン膜１８が形成されている。
【００３７】そして、各ゲート電極１７の相互の、上記
Ｐ型シリコン基板１１の表面には、それぞれ、Ｎ- 型の
拡散層からなるソース／ドレイン領域１９が形成され
て、複数のＮ型ＭＯＳトランジスタが構成されている。
Ｐ型シリコン基板１１の表面には、それぞれ、Ｎ- 型の
拡散層からなるソース／ドレイン領域１９が形成され
て、複数のＮ型ＭＯＳトランジスタが構成されている。
【００３８】上記ＭＯＳトランジスタ上を含む、上記Ｐ
型シリコン基板１１の全面には、たとえば同図（ｂ）に
示すように、上記したＳｉＯ2 膜からなる第一の層間絶
縁膜２１が形成されている。
型シリコン基板１１の全面には、たとえば同図（ｂ）に
示すように、上記したＳｉＯ2 膜からなる第一の層間絶
縁膜２１が形成されている。
【００３９】そして、この第一の層間絶縁膜２１には、
たとえば、上記ＭＯＳトランジスタのソース／ドレイン
領域１９の一方（ドレイン）に対応して、上記ビット線
４１と接続される、ビット線接続部（第一の周辺コンタ
クト）を構成する拡散層プラグ（第二のプラグ電極）７
１が形成されている。
たとえば、上記ＭＯＳトランジスタのソース／ドレイン
領域１９の一方（ドレイン）に対応して、上記ビット線
４１と接続される、ビット線接続部（第一の周辺コンタ
クト）を構成する拡散層プラグ（第二のプラグ電極）７
１が形成されている。
【００４０】この拡散層プラグ７１は、たとえば、第二
のプラグ電極用コンタクト孔７１ａの内壁に沿って形成
された、ＴｉとＴｉＮとの積層膜（第一の導電材）から
なるバリア層３２の内部に、上記したＷなどの第二の導
電材３３を埋め込んでなる構成とされている。
のプラグ電極用コンタクト孔７１ａの内壁に沿って形成
された、ＴｉとＴｉＮとの積層膜（第一の導電材）から
なるバリア層３２の内部に、上記したＷなどの第二の導
電材３３を埋め込んでなる構成とされている。
【００４１】また、上記フィールド酸化膜１２上に形成
されたゲート電極１７上には、たとえば同図（ｂ）に示
すように、ビット線接続部（第二の周辺コンタクト）を
構成するゲート電極プラグ（第二のプラグ電極）８１が
形成されている。
されたゲート電極１７上には、たとえば同図（ｂ）に示
すように、ビット線接続部（第二の周辺コンタクト）を
構成するゲート電極プラグ（第二のプラグ電極）８１が
形成されている。
【００４２】このゲート電極プラグ８１は、たとえば、
第二のプラグ電極用コンタクト孔８１ａの内壁に沿って
形成された、ＴｉとＴｉＮとの積層膜（第一の導電材）
からなるバリア層３２の内部に、上記したＷなどの第二
の導電材３３を埋め込んでなる構成とされている。
第二のプラグ電極用コンタクト孔８１ａの内壁に沿って
形成された、ＴｉとＴｉＮとの積層膜（第一の導電材）
からなるバリア層３２の内部に、上記したＷなどの第二
の導電材３３を埋め込んでなる構成とされている。
【００４３】上記拡散層プラグ７１および上記ゲート電
極プラグ８１上には、たとえば同図（ａ），（ｂ）に示
すように、上記ビット線４１との接続のための、該拡散
層プラグ７１または該ゲート電極プラグ８１とでビット
線接続部をそれぞれ構成する、ビット線コンタクト（第
二のコンタクト電極）９１，９１が形成されている。
極プラグ８１上には、たとえば同図（ａ），（ｂ）に示
すように、上記ビット線４１との接続のための、該拡散
層プラグ７１または該ゲート電極プラグ８１とでビット
線接続部をそれぞれ構成する、ビット線コンタクト（第
二のコンタクト電極）９１，９１が形成されている。
【００４４】このビット線コンタクト９１，９１は、た
とえば同図（ｂ）に示すように、上記Ｔａ2 Ｏ5 膜６３
および上記第二の層間絶縁膜２２を貫通して設けられ
た、第二のコンタクト電極用コンタクト孔９１ａの内壁
に沿って形成された、ＳｉＮからなる絶縁膜５２の内部
に、上記ビット線４１をなすＷもしくはＡｌ合金などの
配線材料を埋め込んでなる構成とされている。
とえば同図（ｂ）に示すように、上記Ｔａ2 Ｏ5 膜６３
および上記第二の層間絶縁膜２２を貫通して設けられ
た、第二のコンタクト電極用コンタクト孔９１ａの内壁
に沿って形成された、ＳｉＮからなる絶縁膜５２の内部
に、上記ビット線４１をなすＷもしくはＡｌ合金などの
配線材料を埋め込んでなる構成とされている。
【００４５】この構成のＤＲＡＭは、メモリセル１１Ａ
のビット線接続部と周辺回路１１Ｂのビット線接続部と
が、それぞれの上面の高さがほぼ同一となるように、略
同一構造を有してなる構成とされている。このため、メ
モリセル１１Ａと周辺回路１１Ｂとを同一チップ上に混
載させる場合に、メモリセル１１Ａの、周辺回路１１Ｂ
の形成のためのプロセスとの整合性を高めることが可能
となっている。
のビット線接続部と周辺回路１１Ｂのビット線接続部と
が、それぞれの上面の高さがほぼ同一となるように、略
同一構造を有してなる構成とされている。このため、メ
モリセル１１Ａと周辺回路１１Ｂとを同一チップ上に混
載させる場合に、メモリセル１１Ａの、周辺回路１１Ｂ
の形成のためのプロセスとの整合性を高めることが可能
となっている。
【００４６】すなわち、ビット線後作り構造のスタック
トキャパシタを有するメモリセル１１Ａにおいて、ビッ
ト線プラグ３１の形成を、周辺回路１１Ｂの、各プラグ
７１，８１の形成と同時に、また、ビット線コンタクト
５１の形成を、周辺回路１１Ｂの、各ビット線コンタク
ト９１，９１の形成と同時に、それぞれ実施できるよう
にしている。
トキャパシタを有するメモリセル１１Ａにおいて、ビッ
ト線プラグ３１の形成を、周辺回路１１Ｂの、各プラグ
７１，８１の形成と同時に、また、ビット線コンタクト
５１の形成を、周辺回路１１Ｂの、各ビット線コンタク
ト９１，９１の形成と同時に、それぞれ実施できるよう
にしている。
【００４７】これにより、メモリセル１１Ａの、周辺回
路１１Ｂの形成のためのプロセスとの整合性をとること
が容易に可能となる。
路１１Ｂの形成のためのプロセスとの整合性をとること
が容易に可能となる。
【００４８】したがって、第二の層間絶縁膜２２を堆積
させた場合に、メモリセル１１Ａと周辺回路１１Ｂとの
間で第二の層間絶縁膜２２の上面の高さに、キャパシタ
６１の有無による段差が生じるのを防止できる結果、常
に平坦面上での加工が可能となり、ビット線４１などを
パターニングする際の加工精度を向上できるようになる
ものである。
させた場合に、メモリセル１１Ａと周辺回路１１Ｂとの
間で第二の層間絶縁膜２２の上面の高さに、キャパシタ
６１の有無による段差が生じるのを防止できる結果、常
に平坦面上での加工が可能となり、ビット線４１などを
パターニングする際の加工精度を向上できるようになる
ものである。
【００４９】しかも、第一の層間絶縁膜２１を堆積した
後において、各プラグ３１，７１，８１のバリア層３２
の形成と同時に、キャパシタ６１のストレージノード電
極６２を形成することが可能となる。このため、キャパ
シタ６１を形成するための工程を、大幅に削減できるも
のである。
後において、各プラグ３１，７１，８１のバリア層３２
の形成と同時に、キャパシタ６１のストレージノード電
極６２を形成することが可能となる。このため、キャパ
シタ６１を形成するための工程を、大幅に削減できるも
のである。
【００５０】特に、トランジスタを形成した後において
は、フルメタルプロセスを採用することが可能になるな
ど、標準的なロジックＬＳＩの製造のためのプロセス
に、キャパシタ絶縁膜６３およびプレート電極６４を形
成するための工程を加えるだけで、同一チップ上に、ビ
ット線後作り構造のスタックトキャパシタを有するメモ
リセル１１Ａとその周辺回路１１Ｂとを混載してなるＤ
ＲＡＭを、容易に、かつ、安価に製造できるようにな
る。
は、フルメタルプロセスを採用することが可能になるな
ど、標準的なロジックＬＳＩの製造のためのプロセス
に、キャパシタ絶縁膜６３およびプレート電極６４を形
成するための工程を加えるだけで、同一チップ上に、ビ
ット線後作り構造のスタックトキャパシタを有するメモ
リセル１１Ａとその周辺回路１１Ｂとを混載してなるＤ
ＲＡＭを、容易に、かつ、安価に製造できるようにな
る。
【００５１】次に、上記した構成のＤＲＡＭの製造プロ
セスについて説明する。
セスについて説明する。
【００５２】まず、Ｐ型シリコン基板１１の表面にフィ
ールド酸化膜１２を選択的に形成した後、ゲート酸化膜
１４をそれぞれ介してゲート電極１７を形成するととも
に、それぞれの領域１３ａ，１３ｃの、各ゲート電極１
７の相互間にそれぞれソース／ドレイン領域１９を形成
して、複数のＮ型ＭＯＳトランジスタを形成する。
ールド酸化膜１２を選択的に形成した後、ゲート酸化膜
１４をそれぞれ介してゲート電極１７を形成するととも
に、それぞれの領域１３ａ，１３ｃの、各ゲート電極１
７の相互間にそれぞれソース／ドレイン領域１９を形成
して、複数のＮ型ＭＯＳトランジスタを形成する。
【００５３】次いで、上記各ゲート電極１７の上部およ
び側部にそれぞれ窒化シリコン膜１８を形成した後、全
面に、ＣＶＤ法によりＳｉＯ2 膜からなる第一の層間絶
縁膜２１を３００〜１０００ｎｍ程度の膜厚で堆積さ
せ、その上面をＣＭＰ（ケミカル・メカニカル・ポリッ
シュ）法などにより平坦化する。
び側部にそれぞれ窒化シリコン膜１８を形成した後、全
面に、ＣＶＤ法によりＳｉＯ2 膜からなる第一の層間絶
縁膜２１を３００〜１０００ｎｍ程度の膜厚で堆積さ
せ、その上面をＣＭＰ（ケミカル・メカニカル・ポリッ
シュ）法などにより平坦化する。
【００５４】次いで、第一の層間絶縁膜２１上にレジス
トマスク２３を形成し、各コンタクト孔３１ａ，６１
ａ，７１ａ，８１ａを、順次または同時に開孔する（以
上、図２参照）。
トマスク２３を形成し、各コンタクト孔３１ａ，６１
ａ，７１ａ，８１ａを、順次または同時に開孔する（以
上、図２参照）。
【００５５】すなわち、メモリセル１１Ａでは、第一の
層間絶縁膜２１に対し、上記ビット線プラグ３１を形成
するためのコンタクト孔（第一のプラグ電極用コンタク
ト孔）３１ａ、および、上記キャパシタ６１を形成する
ためのコンタクト孔（蓄積電極用コンタクト孔）６１ａ
が、それぞれ開孔される。
層間絶縁膜２１に対し、上記ビット線プラグ３１を形成
するためのコンタクト孔（第一のプラグ電極用コンタク
ト孔）３１ａ、および、上記キャパシタ６１を形成する
ためのコンタクト孔（蓄積電極用コンタクト孔）６１ａ
が、それぞれ開孔される。
【００５６】また、周辺回路１１Ｂでは、第一の層間絶
縁膜２１に対し、上記拡散層プラグ７１および上記ゲー
ト電極プラグ８１を形成するための各コンタクト孔（第
二のプラグ電極用コンタクト孔）７１ａ，８１ａが、そ
れぞれ開孔される。
縁膜２１に対し、上記拡散層プラグ７１および上記ゲー
ト電極プラグ８１を形成するための各コンタクト孔（第
二のプラグ電極用コンタクト孔）７１ａ，８１ａが、そ
れぞれ開孔される。
【００５７】続いて、上記レジストマスク２３を除去し
た後、全面に、各コンタクト孔３１ａ，６１ａ，７１
ａ，８１ａの底部および側面部にバリア層３２もしくは
ストレージノード電極６２を形成するための、ＴｉとＴ
ｉＮとの積層膜（第一の導電材）２４を１０〜５０ｎｍ
程度の膜厚で堆積させる。
た後、全面に、各コンタクト孔３１ａ，６１ａ，７１
ａ，８１ａの底部および側面部にバリア層３２もしくは
ストレージノード電極６２を形成するための、ＴｉとＴ
ｉＮとの積層膜（第一の導電材）２４を１０〜５０ｎｍ
程度の膜厚で堆積させる。
【００５８】次いで、各コンタクト孔３１ａ，６１ａ，
７１ａ，８１ａの内部を埋め込むようにして、全面に、
ＰＳＧ（Phospho-Silicate Glass）膜やＢＰＳＧ（Boro
n-doped Phospho-Silicate Glass）などからなるダミー
絶縁膜２５を堆積させる（以上、図３参照）。
７１ａ，８１ａの内部を埋め込むようにして、全面に、
ＰＳＧ（Phospho-Silicate Glass）膜やＢＰＳＧ（Boro
n-doped Phospho-Silicate Glass）などからなるダミー
絶縁膜２５を堆積させる（以上、図３参照）。
【００５９】続いて、上記ダミー絶縁膜２５の上面をＣ
ＭＰ法などにより平坦化し、さらに、エッチバックを行
って、第一の層間絶縁膜２１上に存在する積層膜２４を
除去する（図４参照）。
ＭＰ法などにより平坦化し、さらに、エッチバックを行
って、第一の層間絶縁膜２１上に存在する積層膜２４を
除去する（図４参照）。
【００６０】その際、各コンタクト孔３１ａ，６１ａ，
７１ａ，８１ａの内部にはそれぞれダミー絶縁膜２５が
埋め込まれているため、研磨剤などが蓄積するなどの悪
影響を避けることができる。
７１ａ，８１ａの内部にはそれぞれダミー絶縁膜２５が
埋め込まれているため、研磨剤などが蓄積するなどの悪
影響を避けることができる。
【００６１】これにより、コンタクト孔３１ａ，７１
ａ，８１ａ内はバリア層３２およびダミー絶縁膜２５に
よって、また、コンタクト孔６１ａ内はストレージノー
ド電極６２およびダミー絶縁膜２５によって、それぞれ
埋め込まれる。
ａ，８１ａ内はバリア層３２およびダミー絶縁膜２５に
よって、また、コンタクト孔６１ａ内はストレージノー
ド電極６２およびダミー絶縁膜２５によって、それぞれ
埋め込まれる。
【００６２】続いて、レジストマスク２６を用いて、上
記ビット線プラグ３１を形成するためのコンタクト孔３
１ａ、上記拡散層プラグ７１を形成するためのコンタク
ト孔７１ａ、および、上記ゲート電極プラグ８１を形成
するためのコンタクト孔８１ａ内に、それぞれ埋め込ま
れたダミー絶縁膜２５を除去する（図５参照）。
記ビット線プラグ３１を形成するためのコンタクト孔３
１ａ、上記拡散層プラグ７１を形成するためのコンタク
ト孔７１ａ、および、上記ゲート電極プラグ８１を形成
するためのコンタクト孔８１ａ内に、それぞれ埋め込ま
れたダミー絶縁膜２５を除去する（図５参照）。
【００６３】この場合、たとえば、気相もしくは液相の
エッチング、特に、等方性エッチング法が好ましい。
エッチング、特に、等方性エッチング法が好ましい。
【００６４】続いて、レジストマスク２６を除去した
後、たとえば、ＣＶＤ法によりＷ膜などからなる第二の
導電材３３を全面に堆積させる（図６参照）。
後、たとえば、ＣＶＤ法によりＷ膜などからなる第二の
導電材３３を全面に堆積させる（図６参照）。
【００６５】続いて、その第二の導電材３３の表面を、
ＣＭＰ法などにより平坦性を保ちながらエッチバックし
て、コンタクト孔３１ａ，７１ａ，８１ａ内にのみ第二
の導電材３３を残存させて、ビット線プラグ３１、拡散
層プラグ７１、および、ゲート電極プラグ８１をそれぞ
れ形成する。
ＣＭＰ法などにより平坦性を保ちながらエッチバックし
て、コンタクト孔３１ａ，７１ａ，８１ａ内にのみ第二
の導電材３３を残存させて、ビット線プラグ３１、拡散
層プラグ７１、および、ゲート電極プラグ８１をそれぞ
れ形成する。
【００６６】この後、レジストマスク（図示していな
い）を用いて、上記キャパシタ６１を形成するためのコ
ンタクト孔６１ａ内にそれぞれ埋め込まれたダミー絶縁
膜２５を、同様に除去する（以上、図７参照）。
い）を用いて、上記キャパシタ６１を形成するためのコ
ンタクト孔６１ａ内にそれぞれ埋め込まれたダミー絶縁
膜２５を、同様に除去する（以上、図７参照）。
【００６７】続いて、レジストマスクを除去した後、た
とえば、キャパシタ絶縁膜となるＴａ2 Ｏ5 膜６３を、
酸化膜換算で５〜２５オングストローム程度の膜厚で全
面に堆積させる。
とえば、キャパシタ絶縁膜となるＴａ2 Ｏ5 膜６３を、
酸化膜換算で５〜２５オングストローム程度の膜厚で全
面に堆積させる。
【００６８】また、そのＴａ2 Ｏ5 膜６３上に、たとえ
ば、プレート電極６４となるＷなどを堆積させてコンタ
クト孔６１ａ内だけを埋め込み、キャパシタ６１を形成
する（以上、図８参照）。
ば、プレート電極６４となるＷなどを堆積させてコンタ
クト孔６１ａ内だけを埋め込み、キャパシタ６１を形成
する（以上、図８参照）。
【００６９】続いて、全面に第二の層間絶縁膜２２を形
成した後、レジストマスク２７を用いて、上記ビット線
コンタクト５１，９１，９１を形成するための各コンタ
クト孔（第一，第二のコンタクト電極用コンタクト孔）
５１ａ，９１ａ，９１ａを、それぞれ開孔する（図９参
照）。
成した後、レジストマスク２７を用いて、上記ビット線
コンタクト５１，９１，９１を形成するための各コンタ
クト孔（第一，第二のコンタクト電極用コンタクト孔）
５１ａ，９１ａ，９１ａを、それぞれ開孔する（図９参
照）。
【００７０】続いて、レジストマスク２７を除去した
後、たとえば、全面にＳｉＮ膜を１０〜５０ｎｍ程度の
膜厚で堆積させ、そのＳｉＮ膜をＲＩＥなどにより側壁
残しでエッチングして絶縁膜５２を形成する（図１０参
照）。
後、たとえば、全面にＳｉＮ膜を１０〜５０ｎｍ程度の
膜厚で堆積させ、そのＳｉＮ膜をＲＩＥなどにより側壁
残しでエッチングして絶縁膜５２を形成する（図１０参
照）。
【００７１】そして、上記第二の層間絶縁膜２２上にＷ
やＡｌ合金などの配線材料を堆積させた後、それをパタ
ーニングする。
やＡｌ合金などの配線材料を堆積させた後、それをパタ
ーニングする。
【００７２】これにより、各コンタクト孔５１ａ，９１
ａ，９１ａ内を配線材料により埋め込んでなるビット線
コンタクト５１，９１，９１と、ビット線コンタクト５
１，９１，９１にそれぞれつながるビット線４１とが形
成されて、図１に示した構成の、メモリセル１１Ａとそ
の周辺回路１１Ｂとを同一チップ上に混載してなるＤＲ
ＡＭが完成される。
ａ，９１ａ内を配線材料により埋め込んでなるビット線
コンタクト５１，９１，９１と、ビット線コンタクト５
１，９１，９１にそれぞれつながるビット線４１とが形
成されて、図１に示した構成の、メモリセル１１Ａとそ
の周辺回路１１Ｂとを同一チップ上に混載してなるＤＲ
ＡＭが完成される。
【００７３】上記したように、メモリセルにおけるビッ
ト線接続部と周辺回路におけるビット線接続部とを、そ
れぞれの上面の高さがほぼ同一となるように、略同一構
造を有してなる構成としている。
ト線接続部と周辺回路におけるビット線接続部とを、そ
れぞれの上面の高さがほぼ同一となるように、略同一構
造を有してなる構成としている。
【００７４】すなわち、メモリセルと周辺回路とにおけ
る各ビット線プラグおよび各ビット線コンタクトを、そ
れぞれ、同一のプロセスにより同時に形成できるように
している。これにより、フルメタルプロセスの採用によ
ってビット線のＡｌ化が可能になるなど、ビット線後作
り構造のスタックトキャパシタを有したメモリセルにお
いて、該メモリセルの、周辺回路の形成のためのプロセ
スとの整合性を高めることが可能となる。したがって、
メモリセルとその周辺回路とを同一チップ上に混載させ
る場合に、メモリセルと周辺回路との整合をとることが
容易に可能となり、層間絶縁膜の上面にキャパシタの有
無に応じた段差が生じるのを防止できるようになるもの
である。
る各ビット線プラグおよび各ビット線コンタクトを、そ
れぞれ、同一のプロセスにより同時に形成できるように
している。これにより、フルメタルプロセスの採用によ
ってビット線のＡｌ化が可能になるなど、ビット線後作
り構造のスタックトキャパシタを有したメモリセルにお
いて、該メモリセルの、周辺回路の形成のためのプロセ
スとの整合性を高めることが可能となる。したがって、
メモリセルとその周辺回路とを同一チップ上に混載させ
る場合に、メモリセルと周辺回路との整合をとることが
容易に可能となり、層間絶縁膜の上面にキャパシタの有
無に応じた段差が生じるのを防止できるようになるもの
である。
【００７５】特に、必要な蓄積容量を得るためにストレ
ージノード電極の高さを高くした場合にも、各プラグの
上面の高さはこれに追従して高くなる。このため、常に
平坦面での加工が可能となり、極端な平坦化工程を行う
ことなしに、ビット線などの微細パターンを加工する際
の精度を格段に向上できるようになる。
ージノード電極の高さを高くした場合にも、各プラグの
上面の高さはこれに追従して高くなる。このため、常に
平坦面での加工が可能となり、極端な平坦化工程を行う
ことなしに、ビット線などの微細パターンを加工する際
の精度を格段に向上できるようになる。
【００７６】しかも、各プラグのバリア層の形成と同時
にキャパシタのストレージノード電極を形成するととも
に、バリア層の形成に用いられる第一の導電材を、キャ
パシタのストレージノード電極としても利用するように
している。このため、キャパシタの形成のためのプロセ
スを、見かけ上、大幅に削減することが可能となるもの
である。
にキャパシタのストレージノード電極を形成するととも
に、バリア層の形成に用いられる第一の導電材を、キャ
パシタのストレージノード電極としても利用するように
している。このため、キャパシタの形成のためのプロセ
スを、見かけ上、大幅に削減することが可能となるもの
である。
【００７７】また、上記した構成のＤＲＡＭによれば、
ＭＩＭ（メタル・インシュレータ・メタル）型キャパシ
タを容易に形成できるため、キャパシタ絶縁膜の性能を
フルに引き出すことが可能である。
ＭＩＭ（メタル・インシュレータ・メタル）型キャパシ
タを容易に形成できるため、キャパシタ絶縁膜の性能を
フルに引き出すことが可能である。
【００７８】なお、上記した本発明の実施の第一の形態
においては、ストレージノード電極６２上にキャパシタ
絶縁膜となるＴａ2 Ｏ5 膜６３を形成するようにした場
合を例に説明したが、これに限らず、たとえば図１１に
示すように、少なくともストレージノード電極６２上に
さらにＰｔ（プラチナ），Ｒｕ（ルテニウム），ＲｕＯ
2 （酸化ルテニウム）などの膜２８を積層させるように
しても良い。
においては、ストレージノード電極６２上にキャパシタ
絶縁膜となるＴａ2 Ｏ5 膜６３を形成するようにした場
合を例に説明したが、これに限らず、たとえば図１１に
示すように、少なくともストレージノード電極６２上に
さらにＰｔ（プラチナ），Ｒｕ（ルテニウム），ＲｕＯ
2 （酸化ルテニウム）などの膜２８を積層させるように
しても良い。
【００７９】この膜２８は、たとえば、全面に、積層膜
２４、上記膜２８、および、ダミー絶縁膜２５を順に堆
積した後に、それらを各コンタクト孔３１ａ，６１ａ，
７１ａ，８１ａ内のみに残存させるように除去すること
で簡単に形成できる。
２４、上記膜２８、および、ダミー絶縁膜２５を順に堆
積した後に、それらを各コンタクト孔３１ａ，６１ａ，
７１ａ，８１ａ内のみに残存させるように除去すること
で簡単に形成できる。
【００８０】このＤＲＡＭ（本発明の実施の第二の形
態）の場合、上記したＴａ2 Ｏ5 膜６３よりも誘電率の
高い、ＢＳＴＯ（Bax Sr1-x TiO 3 （チタン酸バリウム
・ストロンチウム））などの膜をキャパシタ絶縁膜とし
て使用できるようになる。
態）の場合、上記したＴａ2 Ｏ5 膜６３よりも誘電率の
高い、ＢＳＴＯ（Bax Sr1-x TiO 3 （チタン酸バリウム
・ストロンチウム））などの膜をキャパシタ絶縁膜とし
て使用できるようになる。
【００８１】また、キャパシタ絶縁膜となるＴａ2 Ｏ5
膜６３を介して蓄積電極用コンタクト孔６１ａ内をプレ
ート電極６４によりすべて埋め込む場合の他、たとえば
図１２に示すように、Ｔａ2 Ｏ5 膜６３に沿ってのみ、
プレート電極６４´を設けるようにしても良い。
膜６３を介して蓄積電極用コンタクト孔６１ａ内をプレ
ート電極６４によりすべて埋め込む場合の他、たとえば
図１２に示すように、Ｔａ2 Ｏ5 膜６３に沿ってのみ、
プレート電極６４´を設けるようにしても良い。
【００８２】このＤＲＡＭ（本発明の実施の第三の形
態）のように、プレート電極６４´を薄膜化すること
で、コンタクト部分での寄生容量のさらなる低減が可能
となる。
態）のように、プレート電極６４´を薄膜化すること
で、コンタクト部分での寄生容量のさらなる低減が可能
となる。
【００８３】また、この本発明の実施の第三の形態にか
かるＤＲＡＭにおいても、上記した第二の形態にかかる
ＤＲＡＭの場合と同様に、少なくともストレージノード
電極６２とキャパシタ絶縁膜との間にＰｔ，Ｒｕ，Ｒｕ
Ｏ2 などの膜２８を介在させ、キャパシタ絶縁膜として
ＢＳＴＯ膜を採用することも可能である。
かるＤＲＡＭにおいても、上記した第二の形態にかかる
ＤＲＡＭの場合と同様に、少なくともストレージノード
電極６２とキャパシタ絶縁膜との間にＰｔ，Ｒｕ，Ｒｕ
Ｏ2 などの膜２８を介在させ、キャパシタ絶縁膜として
ＢＳＴＯ膜を採用することも可能である。
【００８４】また、ストレージノード電極６２を蓄積電
極用コンタクト孔６１ａ内に形成する場合に限らず、少
なくとも上部が筒状に形成されるものであれば、本発明
は適用できる。
極用コンタクト孔６１ａ内に形成する場合に限らず、少
なくとも上部が筒状に形成されるものであれば、本発明
は適用できる。
【００８５】さらに、各部の材料、膜厚、導電型などの
条件は、仕様に応じて適宜変更可能である。
条件は、仕様に応じて適宜変更可能である。
【００８６】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００８７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリセル部と周辺回路部とを同一チップ上に混載
する場合において、メモリセル部と周辺回路部との間で
層間絶縁膜の上面にキャパシタの有無による段差を生じ
ることなく、メモリセル部と周辺回路部との整合性に優
れた半導体記憶装置およびその製造方法を提供できる。
ば、メモリセル部と周辺回路部とを同一チップ上に混載
する場合において、メモリセル部と周辺回路部との間で
層間絶縁膜の上面にキャパシタの有無による段差を生じ
ることなく、メモリセル部と周辺回路部との整合性に優
れた半導体記憶装置およびその製造方法を提供できる。
【図１】この発明の実施の第一の形態にかかる、ビット
線後作り構造のスタックトキャパシタを有したメモリセ
ルとその周辺回路とを同一チップ上に混載してなるＤＲ
ＡＭの構成の要部を示す概略図。
線後作り構造のスタックトキャパシタを有したメモリセ
ルとその周辺回路とを同一チップ上に混載してなるＤＲ
ＡＭの構成の要部を示す概略図。
【図２】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図３】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図４】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図５】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図６】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図７】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図８】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図９】同じく、かかるＤＲＡＭの製造方法を説明する
ために示す概略断面図。
ために示す概略断面図。
【図１０】同じく、かかるＤＲＡＭの製造方法を説明す
るために示す概略断面図。
るために示す概略断面図。
【図１１】本発明の実施の第二の形態にかかる、ＤＲＡ
Ｍの構成の要部を示す概略図。
Ｍの構成の要部を示す概略図。
【図１２】本発明の実施の第三の形態にかかる、ＤＲＡ
Ｍの構成の要部を示す概略図。
Ｍの構成の要部を示す概略図。
【図１３】従来技術とその問題点を説明するために示
す、ＤＲＡＭの概略断面図。
す、ＤＲＡＭの概略断面図。
１１…Ｐ型シリコン基板 １１Ａ…メモリセル １１Ｂ…周辺回路 １２…フィールド酸化膜 １３ａ…メモリセル領域 １３ｂ…周辺回路領域 １３ｃ…フィールド領域 １４…ゲート酸化膜 １５…多結晶シリコン １６…電極材料 １７…ゲート電極 １８…窒化シリコン膜 １９…ソース／ドレイン領域 ２１…第一の層間絶縁膜 ２２…第二の層間絶縁膜 ２３，２６，２７…レジストマスク ２４…積層膜 ２５…ダミー絶縁膜 ２８…膜 ３１…ビット線プラグ ３１ａ…第一のプラグ電極用コンタクト孔 ３２…バリア層 ３３…第二の導電材 ４１…ビット線 ５１…ビット線コンタクト ５１ａ…第一のコンタクト電極用コンタクト孔 ５２…絶縁膜 ６１…キャパシタ ６１ａ…蓄積電極用コンタクト孔 ６２…ストレージノード電極 ６３…Ｔａ2 Ｏ5 膜 ６４，６４´…プレート電極 ７１…拡散層プラグ ７１ａ…第二のプラグ電極用コンタクト孔 ８１…ゲート電極プラグ ８１ａ…第二のプラグ電極用コンタクト孔 ９１…ビット線コンタクト ９１ａ…第二のコンタクト電極用コンタクト孔
Claims (24)
- 【請求項１】 半導体基板上に、ＭＯＳトランジスタお
よびキャパシタを有して構成されるメモリセル部とその
周辺回路部とを混載してなる半導体記憶装置において、 前記メモリセル部のビット線接続部および前記周辺回路
部のビット線接続部を、それぞれの上面の高さがほぼ同
一となるように構成してなることを特徴とする半導体記
憶装置。 - 【請求項２】 前記ビット線接続部は、それぞれ、第一
の導電材からなるバリア層を有して構成されることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記キャパシタは、第一の導電材からな
るストレージ電極を有して構成されることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項４】 半導体基板上に、ＭＯＳトランジスタお
よびキャパシタを有して構成されるメモリセル部とその
周辺回路部とを混載してなる半導体記憶装置において、 第一の導電材からなるバリア層を有し、それぞれの上面
の高さがほぼ同一となるように構成された、前記メモリ
セル部および前記周辺回路部のビット線接続部と、 前記バリア層をなす前記第一の導電材により構成され
た、前記キャパシタのストレージ電極とを具備したこと
を特徴とする半導体記憶装置。 - 【請求項５】 前記バリア層は、絶縁膜に形成されたコ
ンタクト孔の内壁に沿って、前記第一の導電材が設けら
れてなることを特徴とする請求項４に記載の半導体記憶
装置。 - 【請求項６】 前記バリア層を介して、前記コンタクト
孔内に第二の導電材が埋め込まれて、前記各ビット線接
続部のプラグ電極が形成されてなることを特徴とする請
求項４または５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記プラグ電極にはさらにコンタクト電
極が接続されて、前記各ビット線接続部が構成されてな
ることを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記ストレージ電極は、絶縁膜に形成さ
れたコンタクト孔の内壁に沿って、前記第一の導電材が
設けられてなることを特徴とする請求項４に記載の半導
体記憶装置。 - 【請求項９】 前記第一の導電材は、積層膜により構成
されてなることを特徴とする請求項４，５または８のい
ずれかに記載の半導体記憶装置。 - 【請求項１０】 前記ストレージ電極を介して、前記コ
ンタクト孔内にキャパシタ絶縁膜およびプレート電極が
設けられて、前記キャパシタが形成されてなることを特
徴とする請求項４または８のいずれかに記載の半導体記
憶装置。 - 【請求項１１】 半導体基板上の、メモリセル領域およ
び周辺回路領域にそれぞれ形成されたＭＯＳトランジス
タと、 前記ＭＯＳトランジスタ上をそれぞれ含む、前記基板の
全面に形成された第一の層間絶縁膜に、その平坦面より
開孔されて、前記ＭＯＳトランジスタの一方のソース・
ドレイン領域につながる蓄積電極用コンタクト孔の、少
なくとも内壁部位に形成された第一の導電材よりなるス
トレージ電極、および、このストレージ電極上に、キャ
パシタ絶縁膜を介して形成されたプレート電極と、 前記基板の全面に形成された第一の層間絶縁膜に、その
平坦面よりそれぞれ開孔されて、前記ＭＯＳトランジス
タの他方のソース・ドレイン領域につながる第一，第二
のプラグ電極用コンタクト孔の、少なくとも各内壁部位
に形成された第一の導電材よりなるバリア層を介して、
前記第一，第二のプラグ電極用コンタクト孔内にそれぞ
れ第二の導電材が埋め込まれてなる第一，第二のプラグ
電極と、 前記基板の全面に形成された第二の層間絶縁膜に、その
平坦面より開孔された、前記第一，第二のプラグ電極に
それぞれつながる第一，第二のコンタクト電極用コンタ
クト孔内にそれぞれ配線材料を埋め込んでなる第一，第
二のコンタクト電極と、 前記第二の層間絶縁膜上に設けられ、前記第一，第二の
コンタクト電極にそれぞれつながるビット線とを具備し
たことを特徴とする半導体記憶装置。 - 【請求項１２】 前記第一のプラグ電極と前記第一のコ
ンタクト電極とで、前記メモリセル領域におけるビット
線接続部が構成されてなることを特徴とする請求項１１
に記載の半導体記憶装置。 - 【請求項１３】 前記第二のプラグ電極と前記第二のコ
ンタクト電極とで、前記周辺回路領域におけるビット線
接続部が構成されてなることを特徴とする請求項１１に
記載の半導体記憶装置。 - 【請求項１４】 前記プレート電極は、前記キャパシタ
絶縁膜の表面に沿ってのみ設けられてなることを特徴と
する請求項１１に記載の半導体記憶装置。 - 【請求項１５】 前記第一，第二のコンタクト電極用コ
ンタクト孔には、それぞれの内壁部位に絶縁膜が形成さ
れてなることを特徴とする請求項１１に記載の半導体記
憶装置。 - 【請求項１６】 半導体基板上のメモリセル領域と周辺
回路領域とにそれぞれＭＯＳトランジスタを形成する工
程と、 前記ＭＯＳトランジスタ上をれぞれ含む、前記基板の全
面に層間絶縁膜を形成した後、その層間絶縁膜に、ビッ
ト線接続部のバリア層およびキャパシタのストレージ電
極を形成する工程とからなることを特徴とする半導体記
憶装置の製造方法。 - 【請求項１７】 前記ストレージ電極の形成は、前記層
間絶縁膜に開孔され、前記ＭＯＳトランジスタの一方の
ソース・ドレイン領域につながる蓄積電極用コンタクト
孔の、少なくとも内壁に沿って第一の導電材を形成する
ものであることを特徴とする請求項１６に記載の半導体
記憶装置の製造方法。 - 【請求項１８】 前記バリア層の形成は、前記層間絶縁
膜に開孔され、前記ＭＯＳトランジスタの他方のソース
・ドレイン領域につながる第一，第二のプラグ電極用コ
ンタクト孔の、少なくとも内壁に沿って第一の導電材を
形成するものであることを特徴とする請求項１６に記載
の半導体記憶装置の製造方法。 - 【請求項１９】 前記ビット線接続部は、それぞれの上
面の高さがほぼ同一となるように形成されることを特徴
とする請求項１６に記載の半導体記憶装置の製造方法。 - 【請求項２０】 半導体基板上のメモリセル領域および
周辺回路領域にそれぞれＭＯＳトランジスタを形成する
工程と、 前記ＭＯＳトランジスタを形成した後、前記基板の全面
に第一の層間絶縁膜を形成する工程と、 前記第一の層間絶縁膜の表面を平坦化する工程と、 前記第一の層間絶縁膜を選択的に除去し、蓄積電極用コ
ンタクト孔および第一，第二のプラグ電極用コンタクト
孔を形成する工程と、 前記各コンタクト孔の少なくとも側壁部位に、それぞ
れ、第一の導電材によりストレージ電極またはバリア層
を形成する工程と、 前記各コンタクト孔内をダミー膜により埋め込む工程
と、 前記ダミー膜のうち、前記蓄積電極用コンタクト孔を除
く、前記第一，第二のプラグ電極用コンタクト孔内に埋
め込まれたダミー膜を除去する工程と、 前記ダミー膜の除去された、前記第一，第二のプラグ電
極用コンタクト孔内に第二の導電材を埋め込んで第一，
第二のプラグ電極を形成する工程と、 前記蓄積電極用コンタクト孔内に埋め込まれたダミー膜
を除去する工程と、 少なくとも、前記ストレージ電極の表面に沿ってキャパ
シタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜を介して、前記蓄積電極用コンタ
クト孔内にプレート電極を設けてキャパシタを形成する
工程と、 全面に、第二の層間絶縁膜を形成する工程と、 前記第二の層間絶縁膜の表面を平坦化する工程と、 前記第二の層間絶縁膜を選択的に除去し、前記第一，第
二のプラグ電極にそれぞれつながる第一，第二のコンタ
クト電極用コンタクト孔を形成する工程と、 前記第二の層間絶縁膜上にビット線を形成すると同時
に、このビット線と前記第一，第二のプラグ電極とをそ
れぞれ接続する第一，第二のコンタクト電極を形成する
工程とからなることを特徴とする半導体記憶装置の製造
方法。 - 【請求項２１】 前記第一のプラグ電極と前記第一のコ
ンタクト電極とで、前記メモリセル領域におけるビット
線接続部が構成されることを特徴とする請求項２０に記
載の半導体記憶装置の製造方法。 - 【請求項２２】 前記第二のプラグ電極と前記第二のコ
ンタクト電極とで、前記周辺回路領域におけるビット線
接続部が構成されることを特徴とする請求項２０に記載
の半導体記憶装置の製造方法。 - 【請求項２３】 前記プレート電極は、前記キャパシタ
絶縁膜の表面に沿ってのみ設けられることを特徴とする
請求項２０に記載の半導体記憶装置の製造方法。 - 【請求項２４】 前記第一，第二のコンタクト電極用コ
ンタクト孔を形成した後、該コンタクト孔の各側壁部位
に絶縁膜を形成する工程をさらに備えることを特徴とす
る請求項２０に記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046810A JPH10242422A (ja) | 1997-02-28 | 1997-02-28 | 半導体記憶装置およびその製造方法 |
| US09/030,248 US6281540B1 (en) | 1997-02-28 | 1998-02-25 | Semiconductor memory device having bitlines of common height |
| US09/900,148 US6455368B2 (en) | 1997-02-28 | 2001-07-09 | Semiconductor memory device having bitlines of common height |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046810A JPH10242422A (ja) | 1997-02-28 | 1997-02-28 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242422A true JPH10242422A (ja) | 1998-09-11 |
Family
ID=12757693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9046810A Pending JPH10242422A (ja) | 1997-02-28 | 1997-02-28 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6281540B1 (ja) |
| JP (1) | JPH10242422A (ja) |
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