KR20050031214A - 금속-절연체-금속 커패시터 및 그 제조 방법 - Google Patents

금속-절연체-금속 커패시터 및 그 제조 방법 Download PDF

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Abstract

유전체 패턴의 면적이 증가된 금속-절연체-금속 커패시터 및 그 제조 방법이 개시되어 있다. 반도체 기판 상에 형성된 제1층간 절연막 상에 커패시터 하부 전극을 형성한다. 상기 제1층간 절연막과 상기 커패시터 하부 전극 상에 제2층간 절연막을 형성하고, 상기 커패시터 하부 전극의 상부면과 측면 및 상기 제1층간 절연막의 일부가 드러나도록 제2층간 절연막에 개구부를 형성한다. 상기 커패시터 하부 전극의 상부면과 측면, 상기 제1층간 절연막의 일부 및 상기 개구부의 내측면 상에 유전체 패턴을 형성하고, 상기 유전체 패턴이 형성된 상기 개구부를 매립하여 상기 커패시터 하부 전극의 상부면과 측면 부위에 커패시터 상부 전극을 형성한다. 따라서 상기 유전체 패턴의 면적이 증가하며 상기 커패시터의 전기 용량도 증가한다.

Description

금속-절연체-금속 커패시터 및 그 제조 방법 {Metal-Insulator-Metal capacitor and method for manufacturing the same}
본 발명은 금속-절연체-금속(metal-insulator-metal : 이하 MIM) 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 커패시턴스가 증가되는 MIM 커패시터 및 그 제조 방법에 관한 것이다.
일반적으로, DRAM과 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있다. 하나의 메모리 소자는 대개 1개의 트랜지스터와 1개의 커패시터로 구성되어 있는 데, 예를 들면, 16M DRAM은 단위 칩당 트랜지스터와 커패시터가 각기 1600만개씩 내장된 고집적 메모리 소자이다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 노드(storage node), 셀 플레이트(cell plate) 및 층간 층간 절연막 등으로 구성된다. 이러한 커패시터를 포함하는 메모리 소자의 용량을 향상시키기 위해서는 커패시터의 커패시턴스(capacitance)를 증가시키는 것이 매우 중요하다.
반도체 소자가 집적도가 높아짐에 따라 종래의 금속-절연체-반도체 (metal-insulator-semiconductor : 이하 MIS) 커패시터는 유전막과 실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 커패시터를 대체할 수 있는 상부 및 하부 전극 모두가 귀금속이나 내열 금속으로 이루어진 MIM 커패시터를 사용하게 되었다.
최근까지는, 반도체 소자의 연결 라인의 재료로서 알루미늄(Al) 또는 알루미늄 합금을 사용하였다. 그러나, 현재는 정도로 알루미늄에 비하여 훨씬 낮은 비저항을 가지는 구리를 이용하여 금속 배선 및 MIM 커패시터를 포함하는 반도체 장치를 제조하는 방법에 대하여 많은 연구가 진행되고 있다. 현재, 구리를 금속 배선이나 커패시터의 하부 전극 또는 콘택으로 사용하는 반도체 장치는 주로 다마신(damascene) 공정을 적용하여 제조되고 있다.
상기 다마신 공정을 이용하여 MIM 커패시터를 제조하는 방법은 국내 공개 특허 제2002-94598호, 국내 공개 특허 제2002-055888호, 일본 공개특허 공보 제2002-151649, Eric Adler 등에게 허여된 미국특허 제6,259,128호, 그리고 Douglas R. Robert 등에게 허여된 미국특허 제6,461,914호 등에 개시되어 있다.
도 1은 종래의 기술에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.
도 1을 참조하면, MIM 커패시터(62)는 반도체 기판(미도시) 상의 제1층간 절연막(10) 상에 커패시터 하부 전극(20)이 형성되어 있다. 상기 커패시터 하부 전극(20)은 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄, 탄탈늄, 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등의 금속 또는 금속 질화물을 이용한다. 상기 커패시터 하부 전극(10) 상에는 유전체막(50)을 개재되고, 상기 유전체 패턴(50) 상에 커패시터 상부 전극(60)이 형성되어 있다. 상기 커패시터 상부 전극(13)은 텅스텐 재질의 플러그로 형성된다. 따라서 금속-절연체-금속의 MIM 커패시터를 형성한다.
상기 제1층간 절연막(10) 상에는 커패시터 하부 전극(20)과 동일한 두께로 형성되는 하부 배선(30)이 형성된다. 상기 제1층간 절연막(10)과 커패시터 하부 전극(20) 및 하부 배선(30) 상에는 제2층간 절연막(40)이 형성된다. 상기 커패시터 하부 전극(20)이 노출되도록 상기 제2층간 절연막(40)에 형성된 개구부(42)에 상기 유전체 패턴(50)과 상기 커패시터 상부 전극(60)이 형성된다. 상기 커패시터 상부 전극(60)과 제2층간 절연막(40) 상에는 상부 금속막(80)이 형성된다. 물론, 상기 제2층간 절연막(40)에는 비아홀(72)이 형성되고, 상기 비아홀(72)을 매립하여 상기 하부 배선(30)과 상기 상부 금속막(80)을 연결하는 콘택(70)이 형성되어 있다.
그러나 종래의 MIM 커패시터는 상기 유전체 패턴(50)의 면적이 작아 상기 MIM 커패시터의 커패시턴스(capacitance)가 충분하지 못하다. 따라서 상기 MIM 커패시터를 포함하는 메모리 소자의 용량이 충분하지 못한 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 유전체 패턴의 면적을 증가시켜 커패시턴스를 향상시킬 수 있는 MIM 커패시터를 제공하는데 있다.
본 발명의 제2목적은 유전체 패턴의 면적을 증가시켜 커패시턴스를 향상시킬 수 있는 MIM 커패시터의 제조 방법을 제공하는데 있다.
또한 본 발명의 제3목적은 커패시턴스가 향상된 MIM 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 본 발명의 제1목적을 달성하기 위하여 본 발명은 제1 층간 절연막 상에 형성된 커패시터 하부 전극과, 상기 커패시터 하부 전극의 상부면과 측면을 둘러싸도록 형성되는 유전체 패턴 및 상기 유전체 패턴을 둘러싸도록 형성되는 커패시터 상부 전극을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터를 제공한다.
상기 제1 층간 절연막 상에는 제2 층간 절연막이 구비되고, 상기 커패시터 하부 전극, 상기 유전체 패턴 및 상기 커패시터 상부 전극은 상기 제2층간 절연막에 구비되는 개구부 내부에 형성된다. 이때, 상기 커패시터 하부 전극 및 커패시터 상부 전극은 각각 금속 또는 금속 질화물을 포함하고, 상기 유전체 패턴은 산화막, 질화막 또는 산화막 및 질화막의 복합막을 포함하며, 상기 제1, 2층간 절연막은 각각 실리콘 산화물 또는 실리콘 질화물을 포함한다.
상기 본 발명의 제2목적을 달성하기 위하여 본 발명은 반도체 기판 상에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막 상에 커패시터 하부 전극을 형성하는 단계와, 상기 제1층간 절연막과 상기 커패시터 하부 전극 상에 제2층간 절연막을 형성하는 단계와, 상기 커패시터 하부 전극의 상부면과 측면 및 상기 제1층간 절연막의 일부가 드러나도록 상기 제2층간 절연막에 개구부를 형성하는 단계와, 상기 커패시터 하부 전극의 상부면과 측면을 둘러싸도록 유전체 패턴을 형성하는 단계 및 상기 유전체 패턴 상에서 상기 유전체 패턴을 둘러싸도록 커패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법을 제공한다.
이때, 상기 커패시터 하부 전극 및 커패시터 상부 전극은 각각 금속 또는 금속 질화물을 포함하고, 상기 유전체 패턴은 산화막, 질화막 또는 산화막 및 질화막의 복합막을 포함하며, 상기 제1, 2층간 절연막은 각각 실리콘 산화물 또는 실리콘 질화물을 포함한다.
상기 본 발명의 제3목적을 달성하기 위하여 본 발명은 반도체 기판 상에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막 상에 커패시터 하부 전극 및 하부 배선을 형성하는 단계와, 상기 제1층간 절연막, 상기 커패시터 하부 전극 및 상기 하부 배선 상에 제2층간 절연막을 형성하는 단계와, 상기 커패시터 하부 전극의 상부면과 측면 및 상기 제1층간 절연막의 일부 표면이 노출되도록 상기 제2층간 절연막에 개구부를 형성하는 단계와, 상기 커패시터 하부 전극의 상부면과 측면에 유전체 패턴을 형성하는 단계와, 상기 개구부 내에 도전물질을 증착시켜 커패시터 상부 전극을 형성하는 단계 및 상기 제2금속간 절연막을 관통하여 상기 하부 배선에 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이와 같이 구성된 본 발명에 따르면, 유전체 패턴과 커패시터 상부 전극이 커패시터 하부 전극의 상부면과 측면에 걸쳐 형성되므로 유전체 패턴의 면적이 증가한다. 따라서 금속-절연체-금속 커패시터의 커패시턴스가 증가하고, 또한 상기 금속-절연체-금속 커패시턴스를 포함하는 반도체 장치의 용량도 증가한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 금속-절연체-금속(MIM) 커패시터, MIM 커패시터의 제조 방법 및 MIM 커패시터를 포함하는 반도체 장치의 제조 방법에 대해 상세히 설명한다.
도 2는 본 발명의 바람직한 일실시예에 따른 MIM 커패시터를 포함하는 반도체 장치의 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 장치는 제1층간 절연막(110) 및 제2층간 절연막(140)을 개재하여 반도체 기판(미도시) 상에 형성된 MIM 캐패시터(162)를 포함한다. MIM 캐패시터(162)는 제1층간 절연막(110) 상에 형성된 하부 전극인 커패시터 하부 전극(120), 커패시터 하부 전극(120)의 상부면과 측면에 걸쳐 형성되는 유전체 패턴(150) 및 유전체 패턴(150) 상에서 커패시터 하부 전극(150)의 상부면과 측면 부위에 걸쳐 형성되는 커패시터 상부 전극(160)을 포함한다.
상기 반도체 기판 상에 형성된 제1층간 절연막(110)은 실리콘 산화물 또는 실리콘 질화물로 이루어진다. 이 경우, 상기 반도체 기판 상에는 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함하는 트랜지스터 구조물(미도시)이 형성되며, 제1층간 절연막(110)은 상기 트랜지스터 구조물을 덮으면서 상기 반도체 기판 상에 형성된다. 제1층간 절연막(110)의 상면은 에치백(etch back) 또는 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 통하여 평탄하게 형성된다.
제1층간 절연막(110) 상에는 커패시터 하부 전극(120) 및 하부 배선(130)이 각각 형성된다. 이때 커패시터 하부 전극(120) 및 하부 배선(130)은 동일한 두께를 가진다. 커패시터 하부 전극(120) 및 하부 배선(130)은 각각 금속 또는 금속 질화물로 구성된다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
제1층간 절연막(110), 커패시터 하부 전극(120) 및 하부 배선(130) 상에는 제2층간 절연막(140)이 형성된다. 이때 제2층간 절연막(140)은 커패시터 하부 전극(120) 및 하부 배선(130)보다 큰 두께를 가진다. 제2층간 절연막(140)에는 커패시터 하부 전극(120)의 상부면과 측면 및 제1층간 절연막(110)의 일부가 드러나는 개구부(142)가 형성된다. 제2층간 절연막(140)은 실리콘 질화물 또는 실리콘 산화물로 구성된다. 제2층간 절연막(140)은 전술한 제1층간 절연막(110)과 동일한 물질을 사용하여 형성할 수 있지만, 제1 및 제2층간 절연막(110, 140)이 각각 상이한 물질로 이루어질 수도 있다.
커패시터 하부 전극(120)의 상부면과 측면, 제1층간 절연막(110)의 일부 및 개구부(142)의 내측면에는 산화막 또는 질화막으로 이루어진 유전체 패턴(150)이 형성된다. 이 때, 유전체 패턴(150)은 산화막 및 질화막의 복합막 구조를 가질 수도 있다. 즉 상기 유전체 패턴(150)은 바닥이 상부로 돌출된 보울(bowl)과 유사한 구조를 가진다.
커패시터 상부 전극(160)은 유전체 패턴(150) 상에 형성된다. 커패시터 상부 전극(160)은 커패시터 하부 전극(120)의 상부면과 측면에 걸쳐 형성된 유전체 패턴을 감싸도록 형성된다. 즉 커패시터 상부 전극(160)은 상기 바닥이 상부로 돌출된 보울의 내부를 채우는 방식으로 형성된다. 커패시터 상부 전극(160)은 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄, 탄탈늄, 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등의 금속 또는 금속 질화물로 이루어진다.
제2층간 절연막(140)의 상부면에 형성된 유전체 패턴(150) 및 커패시터 상부 전극(160) 부위는 에치 백(etch back) 또는 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 통하여 평탄하게 형성된다.
제2층간 절연막(140), 유전체 패턴(150) 및 커패시터 상부 전극(160) 상에는 상부 배선막(180)이 형성된다.
제2층간 절연막(140)의 일측에는 콘택(170) 및 상부 배선막(180)을 위한 비아홀(172)이 제공된다. 비어홀(172)은 제2층간 절연막(140)을 관통하여 제1층간 절연막(110)의 일측에 형성된 하부 배선(130)을 노출시키도록 형성된다. 비어홀(172)에는 텅스텐, 티타늄, 티타늄 질화물 또는 탄탈륨 질화물로 이루어진 콘택(170)이 위치한다. 하부 배선(130)은 콘택(170)을 통하여 상부 배선막(180)과 전기적으로 연결된다.
이하, 본 발명에 따른 MIM 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명한다.
도 3a 내지 도 3g는 도 2에 도시한 MIM 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a를 참조하면, MOM 트랜지스터와 같은 트랜지스터 구조물(미도시)이 형성된 반도체 기판(미도시) 상에 상기 트랜지스터 구조물을 덮는 제1층간 절연막(110)을 형성한다. 제1층간 절연막(110)은 실리콘 산화물을 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성할 수 있다. 예를 들면, 제1층간 절연막(110)은 중온 산화물(MTO), TEOS(tetraethyl orthosilicate), BPSG(boro-phosphor silicate glass) 또는 USG(undoped silicate glass)으로 형성할 수 있다.
제1층간 절연막(110) 상에는 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물을 이용하여 제1 금속막(미도시)을 형성한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
계속하여, 상기 제1금속막 상에 스핀 코팅 공정을 통하여 제1포토레지스트막(미도시)을 도포한 다음, 도포된 제1포토레지스트막을 노광 및 현상하여 상기 제1금속막 상에 제1포토레지스트 패턴(132)을 형성한다. 이 경우, 제1포토레지스트 패턴(132)은 후속하여 하부 배선 및 MIM 캐패시터의 하부 전극의 형성될 위치를 고려하여 상기 제1금속막의 부분들을 선택적으로 노출시킨다.
이어서, 제1포토레지스트 패턴(132)을 마스크로 이용하여 노출된 상기 제1금속막을 식각함으로써, 커패시터 하부 전극(120) 및 하부 배선(130)을 형성한다. 다음에, 제1포토레지스트 패턴(132)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 커패시터 하부 전극(120) 및 하부 배선(130)으로부터 제거한다.
도 3b를 참조하면, 제1층간 절연막(110), 커패시터 하부 전극(120) 및 하부 배선(130) 상에 산화물 또는 질화물을 화학 기상 증착 공정 또는 물리 기상 증착 공정으로 증착하여 제2층간 절연막(140)을 형성한다. 제2층간 절연막(140)은 전술한 제1층간 절연막(110)과 동일한 물질을 사용하여 형성할 수 있지만, 제1 및 제2층간 절연막(110, 140)이 각각 상이한 물질로 이루어질 수도 있다.
도 3c를 참조하면, 제2층간 절연막(140) 상에 스핀 코팅 공정을 통하여 제2포토레지스트막(미도시)을 도포한 다음, 도포된 제2포토레지스트막을 노광 및 현상하여 제2층간 절연막(140) 상에 제2포토레지스트 패턴(134)을 형성한다. 이 경우, 제2포토레지스트 패턴(134)은 후속하여 유전체 패턴 및 MIM 캐패시터의 상부 전극이 형성될 위치를 고려하여 커패시터 상부 전극(120)의 상부면과 측면 및 제1층간 절연막(110)의 일부를 선택적으로 노출시킨다.
이어서, 제2포토레지스트 패턴(134)을 마스크로 이용하여 노출된 제2층간 절연막(140)을 식각함으로써 개구부(142)를 형성한다. 다음에, 제2포토레지스트 패턴(134)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 제2층간 절연막(140)으로부터 제거한다.
도 3d를 참조하면, 커패시터 하부 전극(120)의 상부면과 측면, 제1층간 절연막(110)의 일부, 개구부(142)의 내측면 및 제2층간 절연막(140)의 상부면에 화학 기상 증착 공정 및 물리적 기상 증착을 이용하여 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화물과 실리콘 질화물의 복합물로 구성된 유전막(152)을 형성한다. 즉, 유전막(152)은 단일 산화막, 단일 질화막 또는 산화막과 질화막을 포함하는 복합막으로 구성된다. 이 때, 유전막(152)은 MIM 캐패시터에 요구되는 캐패시턴스에 따라 적절한 두께를 가진다.
이어서, 유전막(152) 상에 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물 등을 이용하여 제2 금속막(164)을 형성한다. 다음으로, 에치 백 공정 내지 화학 기계적 연마 공정을 통하여 제2층간 절연막(140)이 노출될 때까지 제2 금속막(164) 및 유전막(152)을 제거함으로써, 개구부(142)에는 유전체 패턴(150) 및 커패시터 상부 전극(160)을 형성한다. 이때 유전체 패턴(150)은 커패시터 하부 전극(120)의 상부면과 측면, 제1층간 절연막(110)의 일부 및 개구부(150)의 내측면에 걸쳐 형성되고, 커패시터 하부 전극(120)의 상부면과 측면 부위에 형성된 유전체 패턴(150)이 유전체로써 사용 가능하다. 따라서 커패시터 하부 전극(120)의 상부면 일부에만 형성된 종래의 유전체 패턴에 비해 본 발명의 유전체 패턴(150)은 그 면적이 크다. 그리고, 커패시터 상부 전극(160)은 유전체 패턴(150)으로 둘러싸인 커패시터 하부 전극(120)의 상부면과 측면을 감싸도록 형성된다. 그러므로 MIM 커패시터의 커패시턴스를 증가시킬 수 있다.
도 3e를 참조하면, 제2층간 절연막(140), 유전체 패턴(150) 및 커패시터 상부 전극(160) 상에 제3포토레지스트막(미도시)을 스핀 코팅 공정으로 도포하고, 도포된 제3 포토레지스트막을 노광 및 현상하여 제3 포토레지스트 패턴(166)을 형성한다. 제3포토레지스트 패턴(166)을 마스크로 이용하여 제2층간 절연막(140)을 식각함으로써, 제2층간 절연막(140)의 일측에는 하부 배선(130)을 노출시키는 비아홀(172)을 형성한다. 다음에, 제3포토레지스트 패턴(166)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 제2층간 절연막(140)으로부터 제거한다.
도 3f를 참조하면, 비아홀(172)을 채우기 위하여 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물 등의 제3금속막(174)을 형성한다. 이어서, 에치 백 공정 내지 화학 기계적 연마 공정을 통하여 제2층간 절연막(140)이 노출될 때까지 제3금속막(174)을 제거함으로써, 비아홀(172)에 콘택(170)을 형성한다.
도 3g를 참조하면, 제2층간 절연막(140), 유전체 패턴(150), 커패시터 상부 전극(160) 및 콘택(170)의 상부면에 상부 배선막(180)을 형성한다. 상부 배선막(180)은 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄, 탄탈늄, 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등의 금속 또는 금속 질화물로 이루어지며, 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정을 통하여 형성된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면 MIM 커패시터의 유전체 패턴과 커패시터 상부 전극은 커패시터 하부 전극의 상부면과 측면을 둘러싸도록 형성된다. 따라서 상기 유전체 패턴의 면적을 늘일 수 있고, 이를 통해 MIM 커패시터의 커패시턴스를 증가시킬 수 있다.
또한 포토레지스트 패턴 형성시 MIM 커패시터 형성 영역을 늘려 공정을 진행하는 것 외에는 종래의 공정과 큰 변화가 없으므로 종래의 공정을 그대로 사용할 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 기술에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 제1층간 절연막 120 : 하부 전극
130 : 하부 배선 140 : 제2층간 절연막
142 : 개구부 150 : 유전체 패턴
160 : 상부 전극 162 : MIM 커패시터
170 : 콘택 172 : 비아홀
180 : 상부 배선막

Claims (11)

  1. 제1 층간 절연막 상에 형성된 커패시터 하부 전극;
    상기 커패시터 하부 전극의 상부면과 측면을 둘러싸도록 형성되는 유전체 패턴; 및
    상기 유전체 패턴을 둘러싸도록 형성되는 커패시터 상부 전극을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  2. 제1항에 있어서, 상기 제1 층간 절연막 상에는 제2 층간 절연막이 구비되고, 상기 커패시터 하부 전극, 상기 유전체 패턴 및 상기 커패시터 상부 전극은 상기 제2층간 절연막에 구비되는 개구부 내부에 형성된 것을 특징으로 하는 금속-절연체-금속 커패시터.
  3. 제2항에 있어서, 상기 유전체 패턴은 상기 개구부 저면의 노출된 제1금속 층간 절연막 및 상기 개구부의 내측면까지 연장되는 것을 특징으로 하는 금속-절연막-금속 커패시터.
  4. 제1항에 있어서, 상기 커패시터 하부 전극 및 커패시터 상부 전극은 각각 금속 또는 금속 질화물로 구성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  5. 제1항에 있어서, 상기 유전체 패턴은 산화막, 질화막 또는 산화막 및 질화막의 복합막으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  6. 반도체 기판 상에 제1층간 절연막을 형성하는 단계;
    상기 제1층간 절연막 상에 커패시터 하부 전극을 형성하는 단계;
    상기 제1층간 절연막과 상기 커패시터 하부 전극 상에 제2층간 절연막을 형성하는 단계;
    상기 커패시터 하부 전극의 상부면과 측면 및 상기 제1층간 절연막의 일부 표면이 노출되도록 상기 제2층간 절연막에 개구부를 형성하는 단계;
    상기 커패시터 하부 전극의 상부면과 측면을 둘러싸도록 유전체 패턴을 형성하는 단계; 및
    상기 유전체 패턴 상에서 상기 유전체 패턴을 둘러싸도록 커패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 커패시터 하부 전극 및 커패시터 상부 전극은 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정을 통하여 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  8. 제6항에 있어서, 상기 커패시터 하부 전극 및 커패시터 상부 전극은 각각 금속 또는 금속 질화물로 구성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  9. 제6항에 있어서, 상기 유전체 패턴은 산화막, 질화막 또는 산화막 및 질화막의 복합막으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  10. 제6항에 있어서, 상기 제1, 2층간 절연막은 각각 실리콘 산화물 또는 실리콘 질화물로 구성되는 것을 특징으로 하는 금속-절연체-금속 커패시터.
  11. 반도체 기판 상에 제1층간 절연막을 형성하는 단계;
    상기 제1층간 절연막 상에 커패시터 하부 전극 및 하부 배선을 형성하는 단계;
    상기 제1층간 절연막, 상기 커패시터 하부 전극 및 상기 하부 배선 상에 제2층간 절연막을 형성하는 단계;
    상기 커패시터 하부 전극의 상부면과 측면 및 상기 제1층간 절연막의 일부 표면이 노출되도록 상기 제2층간 절연막에 개구부를 형성하는 단계;
    상기 커패시터 하부 전극의 상부면과 측면에 유전체 패턴을 형성하는 단계;
    상기 개구부 내에 도전물질을 증착시켜 커패시터 상부 전극을 형성하는 단계; 및
    상기 제2금속간 절연막을 관통하여 상기 하부 배선에 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100835086B1 (ko) * 2007-01-30 2008-06-03 삼성전기주식회사 박막 캐패시터 제조방법, 및 박막 캐패시터 내장형인쇄회로기판의 제조방법
US7482241B2 (en) * 2004-12-27 2009-01-27 Dongbu Electronics, Co., Ltd Method for fabricating metal-insulator-metal capacitor of semiconductor device with reduced patterning steps

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