JP2000196038A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000196038A JP2000196038A JP10372195A JP37219598A JP2000196038A JP 2000196038 A JP2000196038 A JP 2000196038A JP 10372195 A JP10372195 A JP 10372195A JP 37219598 A JP37219598 A JP 37219598A JP 2000196038 A JP2000196038 A JP 2000196038A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭ型の半導体装置及びその製造方法に
関し、単純な構造及び製造工程によってメモリセルを形
成しうるとともに、周辺回路領域のコンタクト形成プロ
セスとの整合性に優れ、且つ、蓄積容量を増加しうる半
導体装置の構造及びその製造方法を提供する。 【解決手段】 メモリセル領域に形成されたメモリセル
トランジスタと、メモリセルトランジスタの一方の拡散
層２０に接続された第１の導電層よりなるシリンダー状
の蓄積電極７０と；蓄積電極７０を覆う誘電体膜７２
と；誘電体膜７２上に形成された対向電極７４とを有す
るキャパシタと、第１の導電層と同一の導電層よりなる
シリンダー状の第１の導電体と；第２の導電層よりなり
第１の導電体のシリンダー中央部に埋め込まれた第２の
導電体とを有し；周辺回路領域に接続されたプラグ６４
とにより半導体装置を構成する。
関し、単純な構造及び製造工程によってメモリセルを形
成しうるとともに、周辺回路領域のコンタクト形成プロ
セスとの整合性に優れ、且つ、蓄積容量を増加しうる半
導体装置の構造及びその製造方法を提供する。 【解決手段】 メモリセル領域に形成されたメモリセル
トランジスタと、メモリセルトランジスタの一方の拡散
層２０に接続された第１の導電層よりなるシリンダー状
の蓄積電極７０と；蓄積電極７０を覆う誘電体膜７２
と；誘電体膜７２上に形成された対向電極７４とを有す
るキャパシタと、第１の導電層と同一の導電層よりなる
シリンダー状の第１の導電体と；第２の導電層よりなり
第１の導電体のシリンダー中央部に埋め込まれた第２の
導電体とを有し；周辺回路領域に接続されたプラグ６４
とにより半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導
体装置及びその製造方法に関する。
技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、１トランジスタ、１キャパ
シタで構成できる半導体記憶装置であり、従来から、よ
り高密度、高集積化された半導体記憶装置を製造するた
めの構造や製造方法が種々検討されている。近年、ＤＲ
ＡＭ型の半導体装置の製造分野では製造メーカ間の競争
が激化しており、より高集積化された高性能の半導体装
置を如何に低価格で製造するかが重要な課題となってい
る。このため、キャパシタにはより単純な構造が望まれ
ており、単純な構造で十分な容量を確保しうる構造が検
討されている。このようなキャパシタの構造の一つとし
て、柱状の導電体を蓄積電極として用いるものがある。
シタで構成できる半導体記憶装置であり、従来から、よ
り高密度、高集積化された半導体記憶装置を製造するた
めの構造や製造方法が種々検討されている。近年、ＤＲ
ＡＭ型の半導体装置の製造分野では製造メーカ間の競争
が激化しており、より高集積化された高性能の半導体装
置を如何に低価格で製造するかが重要な課題となってい
る。このため、キャパシタにはより単純な構造が望まれ
ており、単純な構造で十分な容量を確保しうる構造が検
討されている。このようなキャパシタの構造の一つとし
て、柱状の導電体を蓄積電極として用いるものがある。
【０００３】本出願人は、柱状の導電体を蓄積電極とし
て用いる半導体装置について、特開平１０−１８９９１
２号公報において提案しており、当該公報に記載された
半導体装置及びその製造方法によれば、製造工程を複雑
にすることなく、周辺回路領域に形成された電極プラグ
の高抵抗化を抑制しつつキャパシタの容量を増加するこ
とができる。
て用いる半導体装置について、特開平１０−１８９９１
２号公報において提案しており、当該公報に記載された
半導体装置及びその製造方法によれば、製造工程を複雑
にすることなく、周辺回路領域に形成された電極プラグ
の高抵抗化を抑制しつつキャパシタの容量を増加するこ
とができる。
【０００４】以下、特開平１０−１８９９１２号公報に
記載の従来の半導体装置の構造について図１０を用いて
説明する。シリコン基板１００上には、ソース／ドレイ
ン拡散層１０２、１０４、ゲート電極１０６を有するメ
モリセルトランジスタと、ソース／ドレイン拡散層１０
８、ゲート電極１１０を有する周辺回路用トランジスタ
が形成されている。
記載の従来の半導体装置の構造について図１０を用いて
説明する。シリコン基板１００上には、ソース／ドレイ
ン拡散層１０２、１０４、ゲート電極１０６を有するメ
モリセルトランジスタと、ソース／ドレイン拡散層１０
８、ゲート電極１１０を有する周辺回路用トランジスタ
が形成されている。
【０００５】メモリセルトランジスタ及び周辺回路用ト
ランジスタが形成されたシリコン基板１００上には、ソ
ース／ドレイン拡散層１０２上にプラグ１１４が埋め込
まれ、ソース／ドレイン拡散層１０８上にプラグ１１６
が埋め込まれた層間絶縁膜１１８が形成されている。層
間絶縁膜１１８上には、プラグ１１４を介してソース／
ドレイン拡散層１０２に接続され、層間絶縁膜１１８上
に突出した柱状の蓄積電極１２０が形成されている。蓄
積電極１２０の側壁及び上面には誘電体膜１２２を介し
て対向電極１２４が形成されており、隣接する蓄積電極
１２０との間は対向電極１２４によって埋め込まれてい
る。こうして、蓄積電極１２０、誘電体膜１２２、対向
電極１２４よりなるキャパシタが構成されている。
ランジスタが形成されたシリコン基板１００上には、ソ
ース／ドレイン拡散層１０２上にプラグ１１４が埋め込
まれ、ソース／ドレイン拡散層１０８上にプラグ１１６
が埋め込まれた層間絶縁膜１１８が形成されている。層
間絶縁膜１１８上には、プラグ１１４を介してソース／
ドレイン拡散層１０２に接続され、層間絶縁膜１１８上
に突出した柱状の蓄積電極１２０が形成されている。蓄
積電極１２０の側壁及び上面には誘電体膜１２２を介し
て対向電極１２４が形成されており、隣接する蓄積電極
１２０との間は対向電極１２４によって埋め込まれてい
る。こうして、蓄積電極１２０、誘電体膜１２２、対向
電極１２４よりなるキャパシタが構成されている。
【０００６】このようにメモリセルトランジスタ及びキ
ャパシタよりなるメモリセルがマトリクス状に配列され
たセルアレイ領域の周縁部には、セルアレイ領域を取り
囲む環状ダミー電極１２６が形成されている。一方、メ
モリセル領域と隣接する周辺回路領域には、シリコン基
板１００にプラグ１１６を介して接続されたプラグ１２
８が層間絶縁膜１１８上に形成されており、上層に配さ
れた配線１３６とシリコン基板１００とを電気的に接続
する役割を担っている。なお、プラグ１２８は、蓄積電
極１２０と同一の導電層により構成されている。
ャパシタよりなるメモリセルがマトリクス状に配列され
たセルアレイ領域の周縁部には、セルアレイ領域を取り
囲む環状ダミー電極１２６が形成されている。一方、メ
モリセル領域と隣接する周辺回路領域には、シリコン基
板１００にプラグ１１６を介して接続されたプラグ１２
８が層間絶縁膜１１８上に形成されており、上層に配さ
れた配線１３６とシリコン基板１００とを電気的に接続
する役割を担っている。なお、プラグ１２８は、蓄積電
極１２０と同一の導電層により構成されている。
【０００７】周辺回路領域の層間絶縁膜１１８上には層
間絶縁膜１３０が形成され、蓄積電極１２０、プラグ１
２８、環状ダミー電極１２６、層間絶縁膜１３０により
構成される面が平坦化されている。対向電極１２４上に
は、対向電極１２４に接続された配線１３４が層間絶縁
膜１３２を介して形成されている。また、プラグ１２８
上には、プラグ１２８に接続された配線１３６が層間絶
縁膜１３２を介して形成されている。
間絶縁膜１３０が形成され、蓄積電極１２０、プラグ１
２８、環状ダミー電極１２６、層間絶縁膜１３０により
構成される面が平坦化されている。対向電極１２４上に
は、対向電極１２４に接続された配線１３４が層間絶縁
膜１３２を介して形成されている。また、プラグ１２８
上には、プラグ１２８に接続された配線１３６が層間絶
縁膜１３２を介して形成されている。
【０００８】こうして、１トランジスタ、１キャパシタ
よりなる半導体装置が構成されていた。
よりなる半導体装置が構成されていた。
【０００９】
【発明が解決しようとする課題】しかしながら、半導体
装置の更なる微細化、高集積化の要請に伴い、蓄積電極
の形成される領域の床面積は更に縮小する傾向にある。
その一方、ＤＲＡＭでは、α線ソフトエラーの問題や電
源電圧の低電圧化の問題に対処するために世代を通じて
約３５ｆＦ程度の静電容量を維持する必要がある。
装置の更なる微細化、高集積化の要請に伴い、蓄積電極
の形成される領域の床面積は更に縮小する傾向にある。
その一方、ＤＲＡＭでは、α線ソフトエラーの問題や電
源電圧の低電圧化の問題に対処するために世代を通じて
約３５ｆＦ程度の静電容量を維持する必要がある。
【００１０】このため、図１０に示す従来の半導体装置
では上記静電容量を維持することが困難になることも想
定され、図１０に示す半導体装置のメリットを生かしつ
つキャパシタの蓄積容量を更に増加しうる半導体装置の
構造及びその製造方法が望まれていた。本発明の目的
は、単純な構造及び製造工程によってメモリセルを形成
しうるとともに、周辺回路領域のコンタクト形成プロセ
スとの整合性に優れ、且つ、蓄積容量を増加することが
できる半導体装置の構造及びその製造方法を提供するこ
とにある。
では上記静電容量を維持することが困難になることも想
定され、図１０に示す半導体装置のメリットを生かしつ
つキャパシタの蓄積容量を更に増加しうる半導体装置の
構造及びその製造方法が望まれていた。本発明の目的
は、単純な構造及び製造工程によってメモリセルを形成
しうるとともに、周辺回路領域のコンタクト形成プロセ
スとの整合性に優れ、且つ、蓄積容量を増加することが
できる半導体装置の構造及びその製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上記目的は、半導体基板
上にメモリセル領域と周辺回路領域とを有する半導体装
置において、前記メモリセル領域に形成されたメモリセ
ルトランジスタと、前記メモリセルトランジスタの一方
の拡散層に接続された第１の導電層よりなるシリンダー
状の蓄積電極と；前記蓄積電極の内側面及び外側面を覆
う誘電体膜と；前記誘電体膜上に形成された対向電極と
を有するキャパシタと、前記第１の導電層と同一の導電
層よりなるシリンダー状の第１の導電体と；第２の導電
層よりなり前記第１の導電体のシリンダー中央部に埋め
込まれた第２の導電体とを有し；前記周辺回路領域に接
続されたプラグとを有することを特徴とする半導体装置
によって達成される。
上にメモリセル領域と周辺回路領域とを有する半導体装
置において、前記メモリセル領域に形成されたメモリセ
ルトランジスタと、前記メモリセルトランジスタの一方
の拡散層に接続された第１の導電層よりなるシリンダー
状の蓄積電極と；前記蓄積電極の内側面及び外側面を覆
う誘電体膜と；前記誘電体膜上に形成された対向電極と
を有するキャパシタと、前記第１の導電層と同一の導電
層よりなるシリンダー状の第１の導電体と；第２の導電
層よりなり前記第１の導電体のシリンダー中央部に埋め
込まれた第２の導電体とを有し；前記周辺回路領域に接
続されたプラグとを有することを特徴とする半導体装置
によって達成される。
【００１２】また、上記の半導体装置において、前記メ
モリセル領域の周りに、前記メモリセル領域を囲う環状
の構造体を更に有するようにしてもよい。また、上記の
半導体装置において、前記環状の構造体は、前記第１の
導電層と同一の導電層よりなるシリンダー状の第３の導
電体と、前記第２の導電層よりなり前記第３の導電体の
シリンダー中央部に埋め込まれた第４の導電体とにより
構成されているようにしてもよい。
モリセル領域の周りに、前記メモリセル領域を囲う環状
の構造体を更に有するようにしてもよい。また、上記の
半導体装置において、前記環状の構造体は、前記第１の
導電層と同一の導電層よりなるシリンダー状の第３の導
電体と、前記第２の導電層よりなり前記第３の導電体の
シリンダー中央部に埋め込まれた第４の導電体とにより
構成されているようにしてもよい。
【００１３】また、上記の半導体装置において、複数の
前記蓄積電極を備え、前記対向電極は、前記複数の蓄積
電極間に埋め込んで形成されているようにしてもよい。
また、上記目的は、下地基板上に絶縁膜を形成する工程
と、前記絶縁膜に、前記下地基板の第１の領域に達する
第１の開口と、前記下地基板の第２の領域に達する第２
の開口とを形成する工程と、前記絶縁膜が形成された前
記下地基板上に、前記絶縁膜とエッチング特性が異なる
第１の導電層と、前記第１の導電層とエッチング特性の
異なる第２の導電層とを形成する工程と、前記絶縁膜上
の前記第１の導電層及び前記第２の導電層を選択的に除
去し、前記第１の開口内及び前記第２の開口内に前記第
１の導電層及び前記第２の導電層を残存させる工程と、
前記第１の領域の前記絶縁膜及び前記第２の導電層を選
択的に除去し、前記下地基板の第１の領域に接続され、
前記第１の導電層よりなるシリンダー状の蓄積電極と、
前記下地基板の第２の領域に接続され、前記第１の導電
層及び前記第２の導電層よりなるプラグとを形成する工
程と、前記蓄積電極の内側面及び外側面を覆う誘電体膜
を形成する工程と、前記誘電体膜上に対向電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によっても達成される。
前記蓄積電極を備え、前記対向電極は、前記複数の蓄積
電極間に埋め込んで形成されているようにしてもよい。
また、上記目的は、下地基板上に絶縁膜を形成する工程
と、前記絶縁膜に、前記下地基板の第１の領域に達する
第１の開口と、前記下地基板の第２の領域に達する第２
の開口とを形成する工程と、前記絶縁膜が形成された前
記下地基板上に、前記絶縁膜とエッチング特性が異なる
第１の導電層と、前記第１の導電層とエッチング特性の
異なる第２の導電層とを形成する工程と、前記絶縁膜上
の前記第１の導電層及び前記第２の導電層を選択的に除
去し、前記第１の開口内及び前記第２の開口内に前記第
１の導電層及び前記第２の導電層を残存させる工程と、
前記第１の領域の前記絶縁膜及び前記第２の導電層を選
択的に除去し、前記下地基板の第１の領域に接続され、
前記第１の導電層よりなるシリンダー状の蓄積電極と、
前記下地基板の第２の領域に接続され、前記第１の導電
層及び前記第２の導電層よりなるプラグとを形成する工
程と、前記蓄積電極の内側面及び外側面を覆う誘電体膜
を形成する工程と、前記誘電体膜上に対向電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法によっても達成される。
【００１４】また、上記の半導体装置の製造方法におい
て、前記第１の開口及び前記第２の開口を形成する工程
では、前記第１の領域を囲う環状の第３の開口を更に形
成し、前記第１の開口内及び前記第２の開口内に前記第
１の導電層及び前記第２の導電層を残存させる工程で
は、前記第３の開口内に前記第１の導電層及び前記第２
の導電層を更に残存させ、前記第１の領域の前記絶縁膜
及び前記第２の導電層を除去する工程では、前記第３の
開口内に形成された前記第１の導電層をストッパとして
前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去するようにしてもよい。
て、前記第１の開口及び前記第２の開口を形成する工程
では、前記第１の領域を囲う環状の第３の開口を更に形
成し、前記第１の開口内及び前記第２の開口内に前記第
１の導電層及び前記第２の導電層を残存させる工程で
は、前記第３の開口内に前記第１の導電層及び前記第２
の導電層を更に残存させ、前記第１の領域の前記絶縁膜
及び前記第２の導電層を除去する工程では、前記第３の
開口内に形成された前記第１の導電層をストッパとして
前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去するようにしてもよい。
【００１５】また、上記の半導体装置の製造方法におい
て、前記第１の領域の前記絶縁膜及び前記第２の導電層
を除去する工程では、前記第１の領域の前記絶縁膜及び
前記第２の導電層を同時に除去するようにしてもよい。
また、半導体装置の製造方法において、前記蓄積電極を
複数形成し、前記対向電極形成工程では、隣接する前記
複数の蓄積電極間の領域に埋め込まれるように前記対向
電極を形成するようにしてもよい。
て、前記第１の領域の前記絶縁膜及び前記第２の導電層
を除去する工程では、前記第１の領域の前記絶縁膜及び
前記第２の導電層を同時に除去するようにしてもよい。
また、半導体装置の製造方法において、前記蓄積電極を
複数形成し、前記対向電極形成工程では、隣接する前記
複数の蓄積電極間の領域に埋め込まれるように前記対向
電極を形成するようにしてもよい。
【００１６】また、上記の半導体装置の製造方法におい
て、前記第１の領域の前記絶縁膜及び前記第２の導電層
を除去する工程では、前記第２の領域を覆い前記第１の
領域を露出するマスク膜をマスクとして前記第１の領域
の前記絶縁膜及び前記第２の導電層を選択的に除去し、
前記対向電極を形成する工程では、前記対向電極となる
第３の導電層を堆積し、前記マスク膜が露出するまで前
記第３の導電層を研磨することにより、前記マスク膜に
自己整合で前記対向電極を形成するようにしてもよい。
て、前記第１の領域の前記絶縁膜及び前記第２の導電層
を除去する工程では、前記第２の領域を覆い前記第１の
領域を露出するマスク膜をマスクとして前記第１の領域
の前記絶縁膜及び前記第２の導電層を選択的に除去し、
前記対向電極を形成する工程では、前記対向電極となる
第３の導電層を堆積し、前記マスク膜が露出するまで前
記第３の導電層を研磨することにより、前記マスク膜に
自己整合で前記対向電極を形成するようにしてもよい。
【００１７】また、半導体装置の製造方法において、前
記第１の領域の前記絶縁膜及び前記第２の導電層を除去
する工程では、等方的にエッチングが進行するウェット
エッチングにより前記絶縁膜及び／又は前記第２の導電
層を除去するようにしてもよい。
記第１の領域の前記絶縁膜及び前記第２の導電層を除去
する工程では、等方的にエッチングが進行するウェット
エッチングにより前記絶縁膜及び／又は前記第２の導電
層を除去するようにしてもよい。
【００１８】
【発明の実施の形態】本発明の一実施形態による半導体
装置及びその製造方法を図１乃至図9を用いて説明す
る。図１は本実施形態による半導体装置の構造を示す平
面図及び断面図、図２乃至図９は本実施形態による半導
体装置の製造方法を示す工程断面図である。
装置及びその製造方法を図１乃至図9を用いて説明す
る。図１は本実施形態による半導体装置の構造を示す平
面図及び断面図、図２乃至図９は本実施形態による半導
体装置の製造方法を示す工程断面図である。
【００１９】始めに、本実施形態による半導体装置の構
造を図１を用いて説明する。なお、図１（ａ）は本実施
形態による半導体装置の構造を示す平面図、図１（ｂ）
は本実施形態による半導体装置の構造を示す概略断面図
である。素子分離膜１２により画定された半導体基板１
０上の所定の領域には、ゲート電極１８、ソース／ドレ
イン拡散層２０、２２を有するメモリセルトランジスタ
と、ゲート電極２４、ソース／ドレイン拡散層２６を有
する周辺回路用トランジスタが形成されている。
造を図１を用いて説明する。なお、図１（ａ）は本実施
形態による半導体装置の構造を示す平面図、図１（ｂ）
は本実施形態による半導体装置の構造を示す概略断面図
である。素子分離膜１２により画定された半導体基板１
０上の所定の領域には、ゲート電極１８、ソース／ドレ
イン拡散層２０、２２を有するメモリセルトランジスタ
と、ゲート電極２４、ソース／ドレイン拡散層２６を有
する周辺回路用トランジスタが形成されている。
【００２０】メモリセルトランジスタ及び周辺回路用ト
ランジスタが形成された半導体基板１０上には、ソース
／ドレイン拡散層２０上にプラグ３６が埋め込まれ、ソ
ース／ドレイン拡散層２６上にプラグ４０が埋め込まれ
た層間絶縁膜２８が形成されている。層間絶縁膜２８上
には、プラグ３６を介してソース／ドレイン拡散層２０
に接続され、層間絶縁膜２８上に突出したシリンダー状
の蓄積電極７０が形成されている。蓄積電極７０の側壁
の両面及び上面には誘電体膜７２を介して対向電極７４
が形成されており、隣接する蓄積電極７２との間は対向
電極７４によって埋め込まれている。こうして、蓄積電
極７０、誘電体膜７２、対向電極７４よりなるキャパシ
タが構成されている。なお、本明細書にいう「シリンダ
ー状」とは、筒状に中央部が刳り抜かれているようなパ
ターンで形成されていることを意味するものであり、そ
の平面形状は円形や四角形に限られるものではない。ま
た、後述する環状ダミー電極のように環状パターンの中
央部が環状に刳り抜かれているようなパターンも、本明
細書では「シリンダー状」と呼ぶこととする。
ランジスタが形成された半導体基板１０上には、ソース
／ドレイン拡散層２０上にプラグ３６が埋め込まれ、ソ
ース／ドレイン拡散層２６上にプラグ４０が埋め込まれ
た層間絶縁膜２８が形成されている。層間絶縁膜２８上
には、プラグ３６を介してソース／ドレイン拡散層２０
に接続され、層間絶縁膜２８上に突出したシリンダー状
の蓄積電極７０が形成されている。蓄積電極７０の側壁
の両面及び上面には誘電体膜７２を介して対向電極７４
が形成されており、隣接する蓄積電極７２との間は対向
電極７４によって埋め込まれている。こうして、蓄積電
極７０、誘電体膜７２、対向電極７４よりなるキャパシ
タが構成されている。なお、本明細書にいう「シリンダ
ー状」とは、筒状に中央部が刳り抜かれているようなパ
ターンで形成されていることを意味するものであり、そ
の平面形状は円形や四角形に限られるものではない。ま
た、後述する環状ダミー電極のように環状パターンの中
央部が環状に刳り抜かれているようなパターンも、本明
細書では「シリンダー状」と呼ぶこととする。
【００２１】このようにメモリセルトランジスタ及びキ
ャパシタよりなるメモリセルがマトリクス状に配列され
たセルアレイ領域の周縁部には、セルアレイ領域を取り
囲む環状ダミー電極６６が形成されている。環状ダミー
電極６６の一部を構成する導電層５８は、蓄積電極７０
と同一の導電層により構成されている。また、環状ダミ
ー電極６６は、層間絶縁膜２８上に突出して形成され、
蓄積電極７０とほぼ等しい高さを有している。なお、本
実施形態では、便宜上、この環状構造体を「環状ダミー
電極」と呼ぶが、環状ダミー電極６６は、必ずしも導電
性材料で構成される必要はない。少なくとも、後述する
層間絶縁膜４２、５０、導電膜６０とのエッチング選択
性を有する材料であれば本実施形態による効果を得るこ
とができる。
ャパシタよりなるメモリセルがマトリクス状に配列され
たセルアレイ領域の周縁部には、セルアレイ領域を取り
囲む環状ダミー電極６６が形成されている。環状ダミー
電極６６の一部を構成する導電層５８は、蓄積電極７０
と同一の導電層により構成されている。また、環状ダミ
ー電極６６は、層間絶縁膜２８上に突出して形成され、
蓄積電極７０とほぼ等しい高さを有している。なお、本
実施形態では、便宜上、この環状構造体を「環状ダミー
電極」と呼ぶが、環状ダミー電極６６は、必ずしも導電
性材料で構成される必要はない。少なくとも、後述する
層間絶縁膜４２、５０、導電膜６０とのエッチング選択
性を有する材料であれば本実施形態による効果を得るこ
とができる。
【００２２】一方、メモリセル領域と隣接する周辺回路
領域には、半導体基板１０にプラグ４０を介して接続さ
れたプラグ６４が層間絶縁膜２８上に形成されており、
上層に配された配線８０と半導体基板１０とを電気的に
接続する役割を担っている。プラグ６４の一部を構成す
る導電層５８は、蓄積電極７０と同一の導電層により構
成されている。
領域には、半導体基板１０にプラグ４０を介して接続さ
れたプラグ６４が層間絶縁膜２８上に形成されており、
上層に配された配線８０と半導体基板１０とを電気的に
接続する役割を担っている。プラグ６４の一部を構成す
る導電層５８は、蓄積電極７０と同一の導電層により構
成されている。
【００２３】周辺回路領域の層間絶縁膜２８上には層間
絶縁膜４２、４６、ストッパ絶縁膜４８、層間絶縁膜５
０が形成され、蓄積電極７０、プラグ６４、環状ダミー
電極６６、層間絶縁膜５０により構成される面が平坦化
されている。対向電極７４上には、対向電極７４に接続
された配線７８が層間絶縁膜７６を介して形成されてい
る。また、プラグ６４上には、プラグ６４に接続された
配線８０が層間絶縁膜７６を介して形成されている。
絶縁膜４２、４６、ストッパ絶縁膜４８、層間絶縁膜５
０が形成され、蓄積電極７０、プラグ６４、環状ダミー
電極６６、層間絶縁膜５０により構成される面が平坦化
されている。対向電極７４上には、対向電極７４に接続
された配線７８が層間絶縁膜７６を介して形成されてい
る。また、プラグ６４上には、プラグ６４に接続された
配線８０が層間絶縁膜７６を介して形成されている。
【００２４】このように、本実施形態による半導体装置
は、セルアレイの周縁部に、セルアレイを囲む環状ダミ
ー電極６６が形成されており、また、プラグ６４及び／
又は環状ダミー電極６６の一部をなす導電膜と同一の導
電層によってシリンダー状の蓄積電極７０が形成されて
いることに特徴がある。このように半導体装置を構成す
ることにより蓄積電極７０の表面積を極めて広くするこ
とができるので、キャパシタの容量を大幅に増加するこ
とができる。また、後述するように、半導体装置の製造
過程において種々のメリットがある。
は、セルアレイの周縁部に、セルアレイを囲む環状ダミ
ー電極６６が形成されており、また、プラグ６４及び／
又は環状ダミー電極６６の一部をなす導電膜と同一の導
電層によってシリンダー状の蓄積電極７０が形成されて
いることに特徴がある。このように半導体装置を構成す
ることにより蓄積電極７０の表面積を極めて広くするこ
とができるので、キャパシタの容量を大幅に増加するこ
とができる。また、後述するように、半導体装置の製造
過程において種々のメリットがある。
【００２５】次に、本実施形態による半導体装置の利点
を半導体装置の製造工程に沿って詳細に説明する。な
お、図２及び図３はビット線コンタクト部における工程
断面図を、図４乃至図9は蓄積電極コンタクト部におけ
る工程断面図を示している。まず、半導体基板１０の主
表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜
１２を形成し、素子領域１４、１６を画定する。ここ
で、素子領域１４はメモリセルを形成するメモリセル領
域を、素子領域１６は周辺回路を形成する周辺回路領域
を示すものとする。
を半導体装置の製造工程に沿って詳細に説明する。な
お、図２及び図３はビット線コンタクト部における工程
断面図を、図４乃至図9は蓄積電極コンタクト部におけ
る工程断面図を示している。まず、半導体基板１０の主
表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜
１２を形成し、素子領域１４、１６を画定する。ここ
で、素子領域１４はメモリセルを形成するメモリセル領
域を、素子領域１６は周辺回路を形成する周辺回路領域
を示すものとする。
【００２６】次いで、通常のＭＯＳトランジスタの形成
方法と同様にして、素子領域１４に、ゲート電極１８、
ソース／ドレイン拡散層２０、２２を有するメモリセル
トランジスタを、素子領域１６に、ゲート電極２４、ソ
ース／ドレイン拡散層２６を有する周辺回路用トランジ
スタを形成する（図２（ａ）、図４（ａ））。メモリセ
ルトランジスタのゲート電極１８は、紙面垂直方向に隣
接するメモリセルトランジスタ（図示せず）のゲート電
極が連なるワード線の役割も担っている。
方法と同様にして、素子領域１４に、ゲート電極１８、
ソース／ドレイン拡散層２０、２２を有するメモリセル
トランジスタを、素子領域１６に、ゲート電極２４、ソ
ース／ドレイン拡散層２６を有する周辺回路用トランジ
スタを形成する（図２（ａ）、図４（ａ））。メモリセ
ルトランジスタのゲート電極１８は、紙面垂直方向に隣
接するメモリセルトランジスタ（図示せず）のゲート電
極が連なるワード線の役割も担っている。
【００２７】なお、図２において、素子領域１４、１６
は半導体基板１０中に形成されたウェル内に設けてもよ
く、また、ソース／ドレイン拡散層２０、２２、２６の
構造はＬＤＤ構造その他の拡散層構造としてもよい。次
いで、全面に、例えばＣＶＤ法により膜厚約５００ｎｍ
のシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研
磨：Chemical Mechanical Polishing）法によりその表
面を研磨する。こうして、シリコン酸化膜よりなり、表
面が平坦化された層間絶縁膜２８を形成する。なお、層
間絶縁膜２８を平坦化するのは後工程で層間絶縁膜２８
にプラグを埋め込むためであり、プラグを形成しない場
合には必ずしも平坦化する必要はない。
は半導体基板１０中に形成されたウェル内に設けてもよ
く、また、ソース／ドレイン拡散層２０、２２、２６の
構造はＬＤＤ構造その他の拡散層構造としてもよい。次
いで、全面に、例えばＣＶＤ法により膜厚約５００ｎｍ
のシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研
磨：Chemical Mechanical Polishing）法によりその表
面を研磨する。こうして、シリコン酸化膜よりなり、表
面が平坦化された層間絶縁膜２８を形成する。なお、層
間絶縁膜２８を平坦化するのは後工程で層間絶縁膜２８
にプラグを埋め込むためであり、プラグを形成しない場
合には必ずしも平坦化する必要はない。
【００２８】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、層間絶縁膜２８に、メモリセルト
ランジスタのソース／ドレイン拡散層２０、２２上に開
口されたスルーホール３０、３２と、周辺回路用トラン
ジスタのソース／ドレイン拡散層２６上に開口されたス
ルーホール３４とを形成する（図２（ｂ）、図４
（ｂ））。
ッチング技術を用い、層間絶縁膜２８に、メモリセルト
ランジスタのソース／ドレイン拡散層２０、２２上に開
口されたスルーホール３０、３２と、周辺回路用トラン
ジスタのソース／ドレイン拡散層２６上に開口されたス
ルーホール３４とを形成する（図２（ｂ）、図４
（ｂ））。
【００２９】次いで、層間絶縁膜２８に開口されたスル
ーホール３０、３２、３４内に、プラグ３６、３８、４
０をそれぞれ埋め込む（図２（ｃ）、図４（ｃ））。例
えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッ
チバックすることによりスルーホール３０、３２、３４
内のみに多結晶シリコン膜を残存させた後、イオン注入
法により多結晶シリコン膜にドーピングして低抵抗化
し、プラグ３６、３８、４０を形成する。例えば、スル
ーホール３０、３２、３４の開口径が０．１５〜０．２
μｍ程度の場合、膜厚約３００ｎｍ程度の多結晶シリコ
ン膜を堆積することによりスルーホール３０、３２、３
４内を埋め込むプラグ３６、３８、４０を形成すること
ができる。なお、プラグ３６、３８、４０は必ずしも形
成する必要はなく、また、いずれかのスルーホールのみ
にプラグを形成してもよい。プラグは、デバイス構造や
プロセス条件により必要に応じて形成すればよい。
ーホール３０、３２、３４内に、プラグ３６、３８、４
０をそれぞれ埋め込む（図２（ｃ）、図４（ｃ））。例
えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッ
チバックすることによりスルーホール３０、３２、３４
内のみに多結晶シリコン膜を残存させた後、イオン注入
法により多結晶シリコン膜にドーピングして低抵抗化
し、プラグ３６、３８、４０を形成する。例えば、スル
ーホール３０、３２、３４の開口径が０．１５〜０．２
μｍ程度の場合、膜厚約３００ｎｍ程度の多結晶シリコ
ン膜を堆積することによりスルーホール３０、３２、３
４内を埋め込むプラグ３６、３８、４０を形成すること
ができる。なお、プラグ３６、３８、４０は必ずしも形
成する必要はなく、また、いずれかのスルーホールのみ
にプラグを形成してもよい。プラグは、デバイス構造や
プロセス条件により必要に応じて形成すればよい。
【００３０】次いで、プラグ３６、３８、４０が埋め込
まれた層間絶縁膜２８上に、層間絶縁膜４２を形成す
る。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍ
のシリコン酸化膜を堆積し、層間絶縁膜４２とする。な
お、層間絶縁膜４２としては、ＢＰＳＧ膜などの不純物
をドープしたシリコン酸化膜やノンドープのシリコン酸
化膜などを適用することができる。
まれた層間絶縁膜２８上に、層間絶縁膜４２を形成す
る。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍ
のシリコン酸化膜を堆積し、層間絶縁膜４２とする。な
お、層間絶縁膜４２としては、ＢＰＳＧ膜などの不純物
をドープしたシリコン酸化膜やノンドープのシリコン酸
化膜などを適用することができる。
【００３１】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、層間絶縁膜４２に、プラグ３８上
を露出するコンタクトホール４３を形成する（図３
（ａ））。次いで、全面に、例えばＣＶＤなどの方法に
より、膜厚約２０ｎｍのＴｉ膜と、膜厚約５０ｎｍのＴ
ｉＮ膜と、膜厚約５０ｎｍのＷ膜とを順次堆積してパタ
ーニングし、Ｗ／ＴｉＮ／Ｔｉ構造よりなり、コンタク
トホール４３を介してプラグ３８に接続されたビット線
４４を形成する（図３（ｂ））。
ッチング技術により、層間絶縁膜４２に、プラグ３８上
を露出するコンタクトホール４３を形成する（図３
（ａ））。次いで、全面に、例えばＣＶＤなどの方法に
より、膜厚約２０ｎｍのＴｉ膜と、膜厚約５０ｎｍのＴ
ｉＮ膜と、膜厚約５０ｎｍのＷ膜とを順次堆積してパタ
ーニングし、Ｗ／ＴｉＮ／Ｔｉ構造よりなり、コンタク
トホール４３を介してプラグ３８に接続されたビット線
４４を形成する（図３（ｂ））。
【００３２】次いで、ビット線４４が形成された層間絶
縁膜４２上に、層間絶縁膜４６を形成する。例えば、Ｃ
ＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化
膜を堆積し、層間絶縁膜４６とする。なお、層間絶縁膜
４６としては、ＢＰＳＧ膜などの不純物をドープしたシ
リコン酸化膜やノンドープのシリコン酸化膜などを適用
することができる。
縁膜４２上に、層間絶縁膜４６を形成する。例えば、Ｃ
ＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化
膜を堆積し、層間絶縁膜４６とする。なお、層間絶縁膜
４６としては、ＢＰＳＧ膜などの不純物をドープしたシ
リコン酸化膜やノンドープのシリコン酸化膜などを適用
することができる。
【００３３】次いで、ＣＭＰ法により層間絶縁膜４６の
表面を研磨し、層間絶縁膜４６の表面を平坦化する。次
いで、層間絶縁膜４６上に、後工程でエッチングストッ
パとして用いるストッパ絶縁膜４８を堆積する。例え
ば、ＣＶＤ法により膜厚約１０ｎｍのシリコン窒化膜を
堆積し、ストッパ絶縁膜４８とする。
表面を研磨し、層間絶縁膜４６の表面を平坦化する。次
いで、層間絶縁膜４６上に、後工程でエッチングストッ
パとして用いるストッパ絶縁膜４８を堆積する。例え
ば、ＣＶＤ法により膜厚約１０ｎｍのシリコン窒化膜を
堆積し、ストッパ絶縁膜４８とする。
【００３４】次いで、ストッパ絶縁膜４８上に、ストッ
パ絶縁膜４８とはエッチング特性の異なる材料よりなる
層間絶縁膜５０を形成する。例えば、ＣＶＤ法により膜
厚約１．０μｍのＢＰＳＧ膜を堆積し、層間絶縁膜５０
とする。なお、層間絶縁膜５０としては、層間絶縁膜４
２とエッチング特性がほぼ等しい絶縁膜を選択すること
が望ましく、例えばＢＰＳＧなどの不純物をドープした
シリコン酸化膜、ノンドープのシリコン酸化膜等を適用
することができる。
パ絶縁膜４８とはエッチング特性の異なる材料よりなる
層間絶縁膜５０を形成する。例えば、ＣＶＤ法により膜
厚約１．０μｍのＢＰＳＧ膜を堆積し、層間絶縁膜５０
とする。なお、層間絶縁膜５０としては、層間絶縁膜４
２とエッチング特性がほぼ等しい絶縁膜を選択すること
が望ましく、例えばＢＰＳＧなどの不純物をドープした
シリコン酸化膜、ノンドープのシリコン酸化膜等を適用
することができる。
【００３５】次いで、ＣＭＰ法により層間絶縁膜５０の
表面を研磨し、層間絶縁膜５０の表面を平坦化する（図
３（ｃ）、図５（ａ））。次いで、通常のリソグラフィ
ー技術及びエッチング技術により、層間絶縁膜５０、ス
トッパ絶縁膜４８、層間絶縁膜４６、４２をパターニン
グし、プラグ３６を露出する開口５２と、プラグ４０を
露出する開口５４と、開口５２が形成されたセルアレイ
領域を囲む環状の開口５６とを形成する（図５
（ｂ））。
表面を研磨し、層間絶縁膜５０の表面を平坦化する（図
３（ｃ）、図５（ａ））。次いで、通常のリソグラフィ
ー技術及びエッチング技術により、層間絶縁膜５０、ス
トッパ絶縁膜４８、層間絶縁膜４６、４２をパターニン
グし、プラグ３６を露出する開口５２と、プラグ４０を
露出する開口５４と、開口５２が形成されたセルアレイ
領域を囲む環状の開口５６とを形成する（図５
（ｂ））。
【００３６】次いで、開口５２、５４、５６が形成され
た層間絶縁膜５０上に、開口５２、５４、５６を完全に
埋め込まない膜厚の導電膜５８を堆積する。例えば、Ｃ
ＶＤ法によりＲｕ（ルテニウム）膜を堆積して導電膜５
８とする。開口５２、５４、５６の短方向の幅が０．２
μｍ程度の場合、膜厚約１０〜５０ｎｍのＲｕ膜を堆積
して導電膜５８とすることが望ましい。
た層間絶縁膜５０上に、開口５２、５４、５６を完全に
埋め込まない膜厚の導電膜５８を堆積する。例えば、Ｃ
ＶＤ法によりＲｕ（ルテニウム）膜を堆積して導電膜５
８とする。開口５２、５４、５６の短方向の幅が０．２
μｍ程度の場合、膜厚約１０〜５０ｎｍのＲｕ膜を堆積
して導電膜５８とすることが望ましい。
【００３７】なお、導電膜５８は、後工程で層間絶縁膜
５０をエッチングする際のストッパとして用いるもので
あり、層間絶縁膜５０の材料とはエッチング特性の異な
る材料により構成する。また、導電膜５８は、最終的に
は蓄積電極及び配線プラグの一部としても機能する膜で
あり、キャパシタ誘電体膜に対する相性がよく、低抵抗
の導電性材料を適用することが望ましい。導電膜５８と
しては、Ｒｕ膜のほか、例えば、ＲｕＯ（酸化ルテニウ
ム）膜、ＳＲＯ（ＳｒＲｕＯ3）膜、Ｗ（タングステ
ン）膜、Ｐｔ（プラチナ）膜、ドープトポリシリコン膜
などを適用することもできる。但し、これら材料に限定
されるものではなく、他の導電性材料であってもよい。
５０をエッチングする際のストッパとして用いるもので
あり、層間絶縁膜５０の材料とはエッチング特性の異な
る材料により構成する。また、導電膜５８は、最終的に
は蓄積電極及び配線プラグの一部としても機能する膜で
あり、キャパシタ誘電体膜に対する相性がよく、低抵抗
の導電性材料を適用することが望ましい。導電膜５８と
しては、Ｒｕ膜のほか、例えば、ＲｕＯ（酸化ルテニウ
ム）膜、ＳＲＯ（ＳｒＲｕＯ3）膜、Ｗ（タングステ
ン）膜、Ｐｔ（プラチナ）膜、ドープトポリシリコン膜
などを適用することもできる。但し、これら材料に限定
されるものではなく、他の導電性材料であってもよい。
【００３８】次いで、導電膜５８が形成された層間絶縁
膜５０上に、導電膜５８とはエッチング特性の異なる導
電膜６０を堆積する（図６（ａ））。例えば、ＣＶＤ法
により膜厚約２００ｎｍのＷ（タングステン）膜を堆積
して導電膜６０とする。導電膜６０は、開口部５２、５
４、５６を完全に埋め込むに十分な膜厚とする。なお、
導電膜６０は、最終的には配線プラグの一部としても機
能する膜であり、低抵抗の導電性材料を適用することが
望ましい。導電膜６０としては、Ｗ膜のほか、例えば、
Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｔａ（タ
ンタル）膜、Ａｌ（アルミ）膜、Ｃｕ（銅）膜、Ｎｉ
（ニッケル）膜、Ｃｒ（クロム）膜などを適用すること
ができる。但し、これらの膜に限定されるものではな
く、導電膜５８とエッチング特性の異なる導電膜であれ
ば他の導電性材料であってもよい。
膜５０上に、導電膜５８とはエッチング特性の異なる導
電膜６０を堆積する（図６（ａ））。例えば、ＣＶＤ法
により膜厚約２００ｎｍのＷ（タングステン）膜を堆積
して導電膜６０とする。導電膜６０は、開口部５２、５
４、５６を完全に埋め込むに十分な膜厚とする。なお、
導電膜６０は、最終的には配線プラグの一部としても機
能する膜であり、低抵抗の導電性材料を適用することが
望ましい。導電膜６０としては、Ｗ膜のほか、例えば、
Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｔａ（タ
ンタル）膜、Ａｌ（アルミ）膜、Ｃｕ（銅）膜、Ｎｉ
（ニッケル）膜、Ｃｒ（クロム）膜などを適用すること
ができる。但し、これらの膜に限定されるものではな
く、導電膜５８とエッチング特性の異なる導電膜であれ
ば他の導電性材料であってもよい。
【００３９】次いで、例えばＣＭＰ法或いはエッチバッ
ク法により、層間絶縁膜５０上の導電膜５８、６０を選
択的に除去し、開口５２、５４、５６内にのみ導電膜５
８、６０を残存させる。こうして、開口５２内に埋め込
まれ、導電膜５８、６０よりなり、プラグ３６に接続さ
れた柱状導電体６２と、開口５４内に埋め込まれ、導電
膜５８、６０よりなり、プラグ３８に接続されたプラグ
６４と、開口５６に埋め込まれ、導電膜５８、６０より
なる環状ダミー電極６６とを形成する（図６（ｂ））。
ク法により、層間絶縁膜５０上の導電膜５８、６０を選
択的に除去し、開口５２、５４、５６内にのみ導電膜５
８、６０を残存させる。こうして、開口５２内に埋め込
まれ、導電膜５８、６０よりなり、プラグ３６に接続さ
れた柱状導電体６２と、開口５４内に埋め込まれ、導電
膜５８、６０よりなり、プラグ３８に接続されたプラグ
６４と、開口５６に埋め込まれ、導電膜５８、６０より
なる環状ダミー電極６６とを形成する（図６（ｂ））。
【００４０】なお、本実施形態では、開口５２、５４、
５６を同時に開口し、これら開口内を同時に導電膜５
８、６０で埋め込んだが、それぞれの開口を別々に開口
し、導電膜を別々に埋め込んでもよい。開口５２、５
４、５６におけるエッチング特性が互いに異なる場合
や、誘電体膜の相性やプラグの低抵抗化などの要請から
柱状導電体６２、プラグ６４、環状ダミー電極６６とを
別々の材料で形成する必要がある場合などに特に意義が
ある。
５６を同時に開口し、これら開口内を同時に導電膜５
８、６０で埋め込んだが、それぞれの開口を別々に開口
し、導電膜を別々に埋め込んでもよい。開口５２、５
４、５６におけるエッチング特性が互いに異なる場合
や、誘電体膜の相性やプラグの低抵抗化などの要請から
柱状導電体６２、プラグ６４、環状ダミー電極６６とを
別々の材料で形成する必要がある場合などに特に意義が
ある。
【００４１】次いで、環状ダミー電極６６で囲われたセ
ルアレイ領域内の層間絶縁膜５０及び導電膜６０を選択
的に除去する。例えば、セルアレイ領域以外の領域を覆
うマスク６８を形成し（図７（ａ）及び（ｂ））、等方
的なウェットエッチングにより層間絶縁膜５０、導電膜
６０を選択的に除去する。マスク６８としては、例えば
レジストマスクや、レジストマスクによって転写された
レジスト以外の材料からなるマスクを適用することがで
きる。このようにしてこれらの膜をエッチングすること
により、セルアレイ領域内には、導電膜５８よりなり、
プラグ３６を介してソース／ドレイン拡散層２２に接続
されたシリンダー状の蓄積電極７０が形成される（図８
（ａ）及び（ｂ））。
ルアレイ領域内の層間絶縁膜５０及び導電膜６０を選択
的に除去する。例えば、セルアレイ領域以外の領域を覆
うマスク６８を形成し（図７（ａ）及び（ｂ））、等方
的なウェットエッチングにより層間絶縁膜５０、導電膜
６０を選択的に除去する。マスク６８としては、例えば
レジストマスクや、レジストマスクによって転写された
レジスト以外の材料からなるマスクを適用することがで
きる。このようにしてこれらの膜をエッチングすること
により、セルアレイ領域内には、導電膜５８よりなり、
プラグ３６を介してソース／ドレイン拡散層２２に接続
されたシリンダー状の蓄積電極７０が形成される（図８
（ａ）及び（ｂ））。
【００４２】このエッチングは、層間絶縁膜５０及び導
電膜６０を、ストッパ絶縁膜４８及び導電膜５８に対し
て選択性を確保しうるエッチング条件によりエッチング
することに達成することができる。例えば、層間絶縁膜
５０がシリコン酸化膜により形成されており、導電膜５
８がＲｕ膜、導電膜６０がＷ膜で形成されているような
場合には、弗酸系の水溶液によってエッチングすること
によりストッパ絶縁膜４８及び導電膜５８にダメージを
与えることなく層間絶縁膜５０をエッチングすることが
でき、続いて加熱した硫酸でエッチングすることにより
導電体膜６０を除去することができる。また、ストッパ
絶縁膜４８がシリコン窒化膜により形成されており、導
電膜５８がＲｕ膜、導電膜６０がＴｉＮ膜で形成されて
いるような場合には、弗酸系の水溶液によってエッチン
グを行うことにより、ストッパ絶縁膜４８及び導電膜５
８にダメージを与えることなく層間絶縁膜５０及び導電
膜６０をエッチングすることができる。Ｒｕは弗酸や硫
酸に対して耐エッチング性を有しているのに対し、Ｔｉ
Ｎは弗酸や燐酸に対してある程度の耐性はあるものの長
時間のエッチングにより除去されてしまうという特性に
基づくものである。工程簡略の面からは層間絶縁膜５０
と導電膜６０とを同時にエッチングすることが望ましい
が、必ずしも同時にエッチングする必要はなく、層間絶
縁膜５０と導電膜６０とを別々にエッチングしてもよ
い。
電膜６０を、ストッパ絶縁膜４８及び導電膜５８に対し
て選択性を確保しうるエッチング条件によりエッチング
することに達成することができる。例えば、層間絶縁膜
５０がシリコン酸化膜により形成されており、導電膜５
８がＲｕ膜、導電膜６０がＷ膜で形成されているような
場合には、弗酸系の水溶液によってエッチングすること
によりストッパ絶縁膜４８及び導電膜５８にダメージを
与えることなく層間絶縁膜５０をエッチングすることが
でき、続いて加熱した硫酸でエッチングすることにより
導電体膜６０を除去することができる。また、ストッパ
絶縁膜４８がシリコン窒化膜により形成されており、導
電膜５８がＲｕ膜、導電膜６０がＴｉＮ膜で形成されて
いるような場合には、弗酸系の水溶液によってエッチン
グを行うことにより、ストッパ絶縁膜４８及び導電膜５
８にダメージを与えることなく層間絶縁膜５０及び導電
膜６０をエッチングすることができる。Ｒｕは弗酸や硫
酸に対して耐エッチング性を有しているのに対し、Ｔｉ
Ｎは弗酸や燐酸に対してある程度の耐性はあるものの長
時間のエッチングにより除去されてしまうという特性に
基づくものである。工程簡略の面からは層間絶縁膜５０
と導電膜６０とを同時にエッチングすることが望ましい
が、必ずしも同時にエッチングする必要はなく、層間絶
縁膜５０と導電膜６０とを別々にエッチングしてもよ
い。
【００４３】なお、セルアレイ領域は環状ダミー電極６
６により囲われているので、セルアレイ領域の層間絶縁
膜５０がセルアレイ領域外の層間絶縁膜５０と繋がる場
所は存在しない。したがって、環状ダミー電極６６をエ
ッチングストッパとして機能させることにより、セルア
レイ領域内の層間絶縁膜５０のみを選択的に除去するこ
とができる（図８（ａ）、図８（ｂ）参照）。また、層
間絶縁膜４６上にはストッパ絶縁膜４８が形成されてい
るので、層間絶縁膜４６、２８がエッチングされること
はない。
６により囲われているので、セルアレイ領域の層間絶縁
膜５０がセルアレイ領域外の層間絶縁膜５０と繋がる場
所は存在しない。したがって、環状ダミー電極６６をエ
ッチングストッパとして機能させることにより、セルア
レイ領域内の層間絶縁膜５０のみを選択的に除去するこ
とができる（図８（ａ）、図８（ｂ）参照）。また、層
間絶縁膜４６上にはストッパ絶縁膜４８が形成されてい
るので、層間絶縁膜４６、２８がエッチングされること
はない。
【００４４】また、上記エッチングではウェットエッチ
ングを用いているが、これは次の理由による。すなわ
ち、ドライエッチング等の異方性エッチングでは上面か
ら徐々にエッチングが進行するため層間絶縁膜５０の厚
さに相当する非常に長いエッチングが必要となり、蓄積
電極となる導電膜５８の上面がこの間中エッチングイオ
ンに曝されて変形する虞があるからである。また、柱状
導電体６２の形状が逆テーパ状になっていると、この部
分にサイドウォールとして層間絶縁膜５０が残る虞があ
るからである。したがって、このような問題が生じない
エッチング条件であれば、ウェットエッチングに限らず
ドライエッチングを適用することもできる。
ングを用いているが、これは次の理由による。すなわ
ち、ドライエッチング等の異方性エッチングでは上面か
ら徐々にエッチングが進行するため層間絶縁膜５０の厚
さに相当する非常に長いエッチングが必要となり、蓄積
電極となる導電膜５８の上面がこの間中エッチングイオ
ンに曝されて変形する虞があるからである。また、柱状
導電体６２の形状が逆テーパ状になっていると、この部
分にサイドウォールとして層間絶縁膜５０が残る虞があ
るからである。したがって、このような問題が生じない
エッチング条件であれば、ウェットエッチングに限らず
ドライエッチングを適用することもできる。
【００４５】次いで、蓄積電極７０の表面を覆う誘電体
膜７２を形成する。例えばＣＶＤ法により膜厚約１０ｎ
ｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約
０．５〜１ｎｍの誘電体膜７２を形成する。誘電体膜７
２は、このように形成したＴａ 2Ｏ5膜の他に、ＳｒＢｉ
2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）等の
高誘電体膜を用いてもよい。
膜７２を形成する。例えばＣＶＤ法により膜厚約１０ｎ
ｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約
０．５〜１ｎｍの誘電体膜７２を形成する。誘電体膜７
２は、このように形成したＴａ 2Ｏ5膜の他に、ＳｒＢｉ
2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）等の
高誘電体膜を用いてもよい。
【００４６】次いで、誘電体膜７２により覆われた蓄積
電極７０上に対向電極７４を形成する。例えばＣＶＤ法
により膜厚約１００ｎｍのＲｕ膜を堆積し、誘電体膜７
２で覆われた蓄積電極７０の間隙、及び、導電膜６０が
形成されていた蓄積電極７０の中側の領域にＲｕ膜を埋
め込み、次いで、Ｒｕ膜をパターニングし、Ｒｕ膜より
なる対向電極７４を形成する。蓄積電極７０の間隙及び
蓄積電極７０の中側の領域はレイアウト上極めてに狭
く、また、この間隙を埋めるには間隙の約半分の膜厚の
多結晶シリコン膜で十分であるので、対向電極７４によ
って形成される表面段差は僅かである（図９（ａ））。
なお、対向電極７４を構成する材料としては、Ｒｕ膜の
ほか、ＴａＯＮ膜やＰｔ膜などの電極材料を適用するこ
ともできる。
電極７０上に対向電極７４を形成する。例えばＣＶＤ法
により膜厚約１００ｎｍのＲｕ膜を堆積し、誘電体膜７
２で覆われた蓄積電極７０の間隙、及び、導電膜６０が
形成されていた蓄積電極７０の中側の領域にＲｕ膜を埋
め込み、次いで、Ｒｕ膜をパターニングし、Ｒｕ膜より
なる対向電極７４を形成する。蓄積電極７０の間隙及び
蓄積電極７０の中側の領域はレイアウト上極めてに狭
く、また、この間隙を埋めるには間隙の約半分の膜厚の
多結晶シリコン膜で十分であるので、対向電極７４によ
って形成される表面段差は僅かである（図９（ａ））。
なお、対向電極７４を構成する材料としては、Ｒｕ膜の
ほか、ＴａＯＮ膜やＰｔ膜などの電極材料を適用するこ
ともできる。
【００４７】なお、メモリセル領域の層間絶縁膜５０を
エッチングする際のマスク６８としてシリコン窒化膜な
どの絶縁膜を適用すれば、対向電極７４の製造工程をよ
り簡略にすることもできる。すなわち、例えば図７
（ａ）に示すようにシリコン窒化膜よりなるマスク６８
を形成した後、上記と同様の手法により層間絶縁膜５０
及び導電膜６０を除去し、次いでマスク６８を除去せず
に誘電体膜７２及び対向電極７４となる導電膜を堆積
し、次いでＣＭＰ法などによりマスク６８が露出するま
で対向電極７４となる導電膜及び誘電体膜７２を除去す
ることにより、マスク６８の開口領域、すなわちメモリ
セル領域に対向電極７４を自己整合的に形成することが
できる。こうすることにより、対向電極７４を形成する
際のリソグラフィー工程が削減され、製造工程を簡略に
することができる。
エッチングする際のマスク６８としてシリコン窒化膜な
どの絶縁膜を適用すれば、対向電極７４の製造工程をよ
り簡略にすることもできる。すなわち、例えば図７
（ａ）に示すようにシリコン窒化膜よりなるマスク６８
を形成した後、上記と同様の手法により層間絶縁膜５０
及び導電膜６０を除去し、次いでマスク６８を除去せず
に誘電体膜７２及び対向電極７４となる導電膜を堆積
し、次いでＣＭＰ法などによりマスク６８が露出するま
で対向電極７４となる導電膜及び誘電体膜７２を除去す
ることにより、マスク６８の開口領域、すなわちメモリ
セル領域に対向電極７４を自己整合的に形成することが
できる。こうすることにより、対向電極７４を形成する
際のリソグラフィー工程が削減され、製造工程を簡略に
することができる。
【００４８】次いで、通常の配線形成プロセスと同様に
して、層間絶縁膜７６を介して対向電極７４に接続され
た配線７８、層間絶縁膜７６を介してプラグ６４に接続
された配線８０などの配線を形成する。この際、層間絶
縁膜７６は、層間絶縁膜５０の平坦性をほぼ維持してい
るので、配線７６、７８を接続するためのコンタクトホ
ールの開口においては、焦点深度を浅くして微細なパタ
ーニングを行うことができる（図９（ｂ））。
して、層間絶縁膜７６を介して対向電極７４に接続され
た配線７８、層間絶縁膜７６を介してプラグ６４に接続
された配線８０などの配線を形成する。この際、層間絶
縁膜７６は、層間絶縁膜５０の平坦性をほぼ維持してい
るので、配線７６、７８を接続するためのコンタクトホ
ールの開口においては、焦点深度を浅くして微細なパタ
ーニングを行うことができる（図９（ｂ））。
【００４９】こうして、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを製造することができる。このよう
に、本実施形態によれば、蓄積電極７０及びプラグ６４
を構成するための導電層を、層間絶縁膜５０とエッチン
グ特性の異なる導電層５８と、導電層５８とエッチング
特性の異なる導電層６０とにより構成するので、メモリ
セル領域の層間絶縁膜５０を選択的に除去する際にメモ
リセル領域の導電層６０を選択的に除去することができ
る。これにより、プラグ６４の抵抗値を増加することな
くシリンダー状の蓄積電極７０を形成することができ
る。また、製造工程を複雑にすることなくキャパシタの
静電容量を大幅に増加することができる。
よりなるＤＲＡＭを製造することができる。このよう
に、本実施形態によれば、蓄積電極７０及びプラグ６４
を構成するための導電層を、層間絶縁膜５０とエッチン
グ特性の異なる導電層５８と、導電層５８とエッチング
特性の異なる導電層６０とにより構成するので、メモリ
セル領域の層間絶縁膜５０を選択的に除去する際にメモ
リセル領域の導電層６０を選択的に除去することができ
る。これにより、プラグ６４の抵抗値を増加することな
くシリンダー状の蓄積電極７０を形成することができ
る。また、製造工程を複雑にすることなくキャパシタの
静電容量を大幅に増加することができる。
【００５０】また、本実施形態による半導体装置の基本
的な構造及び製造方法は、特開平１０−１８９９１２号
公報に記載された半導体装置と同じであり、当該半導体
装置によって達成される種々の効果をも得ることができ
るというメリットがある。例えば、本実施形態による半
導体装置によれば、グローバル平坦性に優れた層間絶縁
膜５０を形成した後に開口を設け、この開口に導電膜５
８、６０を埋め込むことによって蓄積電極７０及びプラ
グ６４を形成するので、蓄積電極７０やプラグ６４を先
に形成する場合よりも層間絶縁膜５０の表面平坦性を向
上することができる。これにより、層間絶縁膜５０上に
形成される配線の形成が容易となる。
的な構造及び製造方法は、特開平１０−１８９９１２号
公報に記載された半導体装置と同じであり、当該半導体
装置によって達成される種々の効果をも得ることができ
るというメリットがある。例えば、本実施形態による半
導体装置によれば、グローバル平坦性に優れた層間絶縁
膜５０を形成した後に開口を設け、この開口に導電膜５
８、６０を埋め込むことによって蓄積電極７０及びプラ
グ６４を形成するので、蓄積電極７０やプラグ６４を先
に形成する場合よりも層間絶縁膜５０の表面平坦性を向
上することができる。これにより、層間絶縁膜５０上に
形成される配線の形成が容易となる。
【００５１】また、蓄積電極７０と周辺回路のプラグ６
４とを同一の工程で形成するので、製造工程を短縮する
ことができ、製造コストをも低減することができる。な
お、上記実施形態による半導体装置では、図１に示すよ
うに、環状ダミー電極６６の電位がフローティングとな
るため、隣接する対向電極７４との間において寄生容量
を生じる虞がある。このような寄生容量を防止するため
には、環状ダミー電極６６と対向電極７４とを同電位に
保つことが望ましい。
４とを同一の工程で形成するので、製造工程を短縮する
ことができ、製造コストをも低減することができる。な
お、上記実施形態による半導体装置では、図１に示すよ
うに、環状ダミー電極６６の電位がフローティングとな
るため、隣接する対向電極７４との間において寄生容量
を生じる虞がある。このような寄生容量を防止するため
には、環状ダミー電極６６と対向電極７４とを同電位に
保つことが望ましい。
【００５２】
【発明の効果】以上の通り、本発明によれば、半導体基
板上にメモリセル領域と周辺回路領域とを有する半導体
装置において、メモリセル領域に形成されたメモリセル
トランジスタと、メモリセルトランジスタの一方の拡散
層に接続された第１の導電層よりなるシリンダー状の蓄
積電極と；蓄積電極の内側面及び外側面を覆う誘電体膜
と；誘電体膜上に形成された対向電極とを有するキャパ
シタと、第１の導電層と同一の導電層よりなるシリンダ
ー状の第１の導電体と；第２の導電層よりなり第１の導
電体のシリンダー中央部に埋め込まれた第２の導電体と
を有し；周辺回路領域に接続されたプラグとにより半導
体装置を構成するので、製造工程を複雑にすることなく
シリンダー型のキャパシタを有するＤＲＡＭを構成する
ことができる。これにより、製造コストを大幅に増大す
ることなく、同じ床面積でキャパシタの静電容量を約２
倍近くにまで増加させることができる。
板上にメモリセル領域と周辺回路領域とを有する半導体
装置において、メモリセル領域に形成されたメモリセル
トランジスタと、メモリセルトランジスタの一方の拡散
層に接続された第１の導電層よりなるシリンダー状の蓄
積電極と；蓄積電極の内側面及び外側面を覆う誘電体膜
と；誘電体膜上に形成された対向電極とを有するキャパ
シタと、第１の導電層と同一の導電層よりなるシリンダ
ー状の第１の導電体と；第２の導電層よりなり第１の導
電体のシリンダー中央部に埋め込まれた第２の導電体と
を有し；周辺回路領域に接続されたプラグとにより半導
体装置を構成するので、製造工程を複雑にすることなく
シリンダー型のキャパシタを有するＤＲＡＭを構成する
ことができる。これにより、製造コストを大幅に増大す
ることなく、同じ床面積でキャパシタの静電容量を約２
倍近くにまで増加させることができる。
【００５３】また、下地基板上に絶縁膜を形成する工程
と、絶縁膜に、下地基板の第１の領域に達する第１の開
口と、下地基板の第２の領域に達する第２の開口とを形
成する工程と、絶縁膜が形成された下地基板上に、絶縁
膜とエッチング特性が異なる第１の導電層と、第１の導
電層とエッチング特性の異なる第２の導電層とを形成す
る工程と、絶縁膜上の第１の導電層及び第２の導電層を
選択的に除去し、第１の開口内及び第２の開口内に第１
の導電層及び第２の導電層を残存させる工程と、第１の
領域の絶縁膜及び第２の導電層を選択的に除去し、下地
基板の第１の領域に接続され、第１の導電層よりなるシ
リンダー状の蓄積電極と、下地基板の第２の領域に接続
され、第１の導電層及び第２の導電層よりなるプラグと
を形成する工程と、蓄積電極の内側面及び外側面を覆う
誘電体膜を形成する工程と、誘電体膜上に対向電極を形
成する工程とにより半導体装置を製造するので、従来の
半導体装置の製造方法に第２の導電層を形成する工程を
追加するのみでシリンダ型のキャパシタを形成すること
ができる。従って、製造コストを大幅に増大することな
く、同じ床面積でキャパシタの静電容量を約２倍近くに
まで増加させることができる。
と、絶縁膜に、下地基板の第１の領域に達する第１の開
口と、下地基板の第２の領域に達する第２の開口とを形
成する工程と、絶縁膜が形成された下地基板上に、絶縁
膜とエッチング特性が異なる第１の導電層と、第１の導
電層とエッチング特性の異なる第２の導電層とを形成す
る工程と、絶縁膜上の第１の導電層及び第２の導電層を
選択的に除去し、第１の開口内及び第２の開口内に第１
の導電層及び第２の導電層を残存させる工程と、第１の
領域の絶縁膜及び第２の導電層を選択的に除去し、下地
基板の第１の領域に接続され、第１の導電層よりなるシ
リンダー状の蓄積電極と、下地基板の第２の領域に接続
され、第１の導電層及び第２の導電層よりなるプラグと
を形成する工程と、蓄積電極の内側面及び外側面を覆う
誘電体膜を形成する工程と、誘電体膜上に対向電極を形
成する工程とにより半導体装置を製造するので、従来の
半導体装置の製造方法に第２の導電層を形成する工程を
追加するのみでシリンダ型のキャパシタを形成すること
ができる。従って、製造コストを大幅に増大することな
く、同じ床面積でキャパシタの静電容量を約２倍近くに
まで増加させることができる。
【図１】本発明の一実施形態による半導体装置の構造を
示す平面図及び断面図である。
示す平面図及び断面図である。
【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図５】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。
法を示す工程断面図（その４）である。
【図６】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その５）である。
法を示す工程断面図（その５）である。
【図７】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その６）である。
法を示す工程断面図（その６）である。
【図８】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その７）である。
法を示す工程断面図（その７）である。
【図９】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その８）である。
法を示す工程断面図（その８）である。
【図１０】従来の半導体装置の構造を示す概略断面図で
ある。
ある。
１０…シリコン基板 １２…素子分離膜 １４…素子領域 １６…素子領域 １８…ゲート電極 ２０…ソース／ドレイン拡散層 ２２…ソース／ドレイン拡散層 ２４…ゲート電極 ２６…ソース／ドレイン拡散層 ２８…層間絶縁膜 ３０…スルーホール ３２…スルーホール ３４…スルーホール ３６…プラグ ３８…プラグ ４０…プラグ ４２…層間絶縁膜 ４３…コンタクトホール ４４…ビット線 ４６…層間絶縁膜 ４８…ストッパ絶縁膜 ５０…層間絶縁膜 ５２…開口 ５４…開口 ５６…開口 ５８…導電膜 ６０…導電膜 ６２…柱状導電体 ６４…プラグ ６６…環状ダミー電極 ６８…マスク ７０…蓄積電極 ７２…誘電体膜 ７４…対向電極 ７６…層間絶縁膜 ７８…配線 ８０…配線 １００…シリコン基板 １０２…ソース／ドレイン拡散層 １０４…ソース／ドレイン拡散層 １０６…ゲート電極 １０８…ソース／ドレイン拡散層 １１０…ゲート電極 １１４…プラグ １１６…プラグ １１８…層間絶縁膜 １２０…蓄積電極 １２２…誘電体膜 １２４…対向電極 １２６…環状ダミー電極 １２８…プラグ １３０…層間絶縁膜 １３２…層間絶縁膜 １３４…配線 １３６…配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 GA28 GA30 JA06 JA14 JA17 JA32 JA36 JA37 JA38 JA39 JA40 JA42 MA06 MA17 MA19 PR05 PR21 PR40 PR43 PR44 PR45 PR47 PR48 PR52 PR53 PR54 PR55
Claims (10)
- 【請求項１】 半導体基板上にメモリセル領域と周辺回
路領域とを有する半導体装置において、 前記メモリセル領域に形成されたメモリセルトランジス
タと、 前記メモリセルトランジスタの一方の拡散層に接続され
た第１の導電層よりなるシリンダー状の蓄積電極と；前
記蓄積電極の内側面及び外側面を覆う誘電体膜と；前記
誘電体膜上に形成された対向電極とを有するキャパシタ
と、 前記第１の導電層と同一の導電層よりなるシリンダー状
の第１の導電体と；第２の導電層よりなり前記第１の導
電体のシリンダー中央部に埋め込まれた第２の導電体と
を有し；前記周辺回路領域に接続されたプラグとを有す
ることを特徴とする半導体装置。 - 【請求項２】 請求項記載の半導体装置において、 前記メモリセル領域の周りに、前記メモリセル領域を囲
う環状の構造体を更に有することを特徴とする半導体装
置。 - 【請求項３】 請求項２記載の半導体装置において、 前記環状の構造体は、前記第１の導電層と同一の導電層
よりなるシリンダー状の第３の導電体と、前記第２の導
電層よりなり前記第３の導電体のシリンダー中央部に埋
め込まれた第４の導電体とにより構成されていることを
特徴とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、 複数の前記蓄積電極を備え、前記対向電極は、前記複数
の蓄積電極間に埋め込んで形成されていることを特徴と
する半導体装置。 - 【請求項５】 下地基板上に絶縁膜を形成する工程と、 前記絶縁膜に、前記下地基板の第１の領域に達する第１
の開口と、前記下地基板の第２の領域に達する第２の開
口とを形成する工程と、 前記絶縁膜が形成された前記下地基板上に、前記絶縁膜
とエッチング特性が異なる第１の導電層と、前記第１の
導電層とエッチング特性の異なる第２の導電層とを形成
する工程と、 前記絶縁膜上の前記第１の導電層及び前記第２の導電層
を選択的に除去し、前記第１の開口内及び前記第２の開
口内に前記第１の導電層及び前記第２の導電層を残存さ
せる工程と、 前記第１の領域の前記絶縁膜及び前記第２の導電層を選
択的に除去し、前記下地基板の第１の領域に接続され、
前記第１の導電層よりなるシリンダー状の蓄積電極と、
前記下地基板の第２の領域に接続され、前記第１の導電
層及び前記第２の導電層よりなるプラグとを形成する工
程と、 前記蓄積電極の内側面及び外側面を覆う誘電体膜を形成
する工程と、 前記誘電体膜上に対向電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の開口及び前記第２の開口を形成する工程で
は、前記第１の領域を囲う環状の第３の開口を更に形成
し、 前記第１の開口内及び前記第２の開口内に前記第１の導
電層及び前記第２の導電層を残存させる工程では、前記
第３の開口内に前記第１の導電層及び前記第２の導電層
を更に残存させ、 前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去する工程では、前記第３の開口内に形成された前記第
１の導電層をストッパとして前記第１の領域の前記絶縁
膜及び前記第２の導電層を除去することを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項５又は６記載の半導体装置の製造
方法において、 前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去する工程では、前記第１の領域の前記絶縁膜及び前記
第２の導電層を同時に除去することを特徴とする半導体
装置の製造方法。 - 【請求項８】 請求項５乃至７のいずれか１項に記載の
半導体装置の製造方法において、 前記蓄積電極を複数形成し、 前記対向電極形成工程では、隣接する前記複数の蓄積電
極間の領域に埋め込まれるように前記対向電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項５乃至８のいずれか１項に記載の
半導体装置の製造方法において、 前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去する工程では、前記第２の領域を覆い前記第１の領域
を露出するマスク膜をマスクとして前記第１の領域の前
記絶縁膜及び前記第２の導電層を選択的に除去し、 前記対向電極を形成する工程では、前記対向電極となる
第３の導電層を堆積し、前記マスク膜が露出するまで前
記第３の導電層を研磨することにより、前記マスク膜に
自己整合で前記対向電極を形成することを特徴とする半
導体装置の製造方法。 - 【請求項１０】 請求項５乃至９のいずれか１項に記載
の半導体装置の製造方法において、 前記第１の領域の前記絶縁膜及び前記第２の導電層を除
去する工程では、等方的にエッチングが進行するウェッ
トエッチングにより前記絶縁膜及び／又は前記第２の導
電層を除去することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37219598A JP4180716B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37219598A JP4180716B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000196038A true JP2000196038A (ja) | 2000-07-14 |
| JP2000196038A5 JP2000196038A5 (ja) | 2005-10-27 |
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ID=18500022
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|---|---|---|---|
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|---|---|
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Cited By (34)
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|---|---|---|---|---|
| KR20020058259A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2003297952A (ja) * | 2002-03-21 | 2003-10-17 | Samsung Electronics Co Ltd | 円筒型キャパシタを含む半導体素子及びその製造方法 |
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| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
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- 1998-12-28 JP JP37219598A patent/JP4180716B2/ja not_active Expired - Fee Related
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|---|---|
| JP4180716B2 (ja) | 2008-11-12 |
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| JPH11261023A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080828 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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