JP2004128463A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】セル領域の酸化膜だけを選択的にエッチングしてシリンダー型キャパシタを製造し、セル領域酸化膜を湿式エッチングするとき発生するセル間のブリッジング現象を防止するための半導体素子の製造方法に関する。
【解決手段】周辺回路領域Ｐを感光膜１２６で塞いだ状態でセル領域Ｃの酸化膜１１８だけを選択的にエッチングしてシリンダー型キャパシタ１２４を製造することにより、後続工程で層間絶縁膜を形成したときセル領域に形成される層間絶縁膜と周辺回路領域に形成される層間絶縁膜間に段差が殆ど発生しないので、後続でこれを除去する工程を行う必要がない。さらに、セル領域の酸化膜及び感光膜パターンを除去するため別の乾式エッチング工程なく単一ウェットステーションを用いた簡単な湿式エッチング工程を行うことにより、セル間のブリッジング現象が誘発されないのでディバイスの収率向上に寄与することができる。
【選択図】図５

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳しくはセル領域の酸化膜だけを選択的にエッチングしてシリンダー型キャパシタを製造し、セル領域酸化膜を湿式エッチングする際に発生するセル間のブリッジング（ｂｒｉｄｇｉｎｇ）現象を防止するための半導体素子の製造方法に関する。
【０００２】
【従来の技術】
図２５〜図３８は、従来の技術に係る半導体素子の製造方法を示す断面図であり、その方法を順次検討してみる。
【０００３】
図２５に示されているように、素子分離膜（図示省略）、ワードライン（図示省略）及びビットライン（図示省略）等の単位素子等が形成された半導体基板１０上部に貯蔵電極コンタクト１２を備える層間絶縁膜１４を形成し、その上部に窒化膜１６、酸化膜１８、ハードマスク２０及び感光膜（図示省略）を順次形成した後、前記感光膜をフォトリソグラフィー工程でパターニングして感光膜パターン２２を得る。
【０００４】
図２６に示されているように、感光膜パターン２２をマスクにして通常の方法に基づき下部のハードマスク２０、酸化膜１８及び窒化膜１６を順次乾式エッチングしてセル領域（Ｃ）と周辺回路領域（Ｐ）を定義する。
【０００５】
図２７に示されているように、前記乾式エッチング工程後残留する感光膜パターン２２及びハードマスク２０を除去する。
【０００６】
図２８に示されているように、前記結果物の全体表面の上部にポリシリコン（図示省略）を蒸着した後、平坦化エッチング（ＣＭＰ：ケミカル　メカニカル　ポリッシング）工程を利用して前記ポリシリコン層を分離することにより貯蔵電極２４を形成する。
【０００７】
図２９に示されているように、前記結果物に湿式エッチング工程を行いセル領域（Ｃ）及び周辺回路領域（Ｐ）の酸化膜１８を全て除去して貯蔵電極２４のみ残留するようにする。
【０００８】
図３０に示されているように、前記貯蔵電極２４の上部に誘電物質を蒸着して誘電膜２８を形成する。
【０００９】
図３１に示されているように、前記誘電膜２８の上部にポリシリコン層を蒸着して上部電極３０を形成する。
【００１０】
図３２に示されているように、前記結果物の全体表面の上部に感光膜（図示省略）を蒸着した後、前記感光膜を選択的に露光及び現像し、上部電極３０の上部の所定領域にプレートマスク２６を形成する。
【００１１】
図３３に示されているように、プレートマスク２６を用いて上部電極３０をエッチングした後、プレートマスク２６を除去する。
【００１２】
図３４に示されているように、前記結果物の全体表面の上部に層間絶縁膜３６を形成する。このとき、セル領域（Ｃ）に形成される層間絶縁膜３６と、周辺回路領域（Ｐ）に形成される層間絶縁膜３６の間に著しい段差が発生するため、後続でこれを除去する工程を行わなければならない。
【００１３】
図３５に示されているように、前記結果物の全体表面の上部に感光膜（図示省略）を蒸着した後、前記感光膜を露光及び現像して周辺回路領域（Ｐ）の層間絶縁膜３６の上部にセルマスク３４を形成する。
【００１４】
図３６に示されているように、セルマスク３４を用いて乾式エッチング工程を行いセル領域（Ｃ）の層間絶縁膜３６を一部除去する。
【００１５】
図３７に示されているように、前記結果物に湿式エッチング工程を行ってセルマスク３４の下部の層間絶縁膜３６を一部除去する。
【００１６】
図３８に示されているように、セルマスク３４を除去することにより、著しい段差を除去した層間絶縁膜３６が形成された半導体素子を完成する。
【００１７】
前述のように、従来はシリンダー型キャパシタを製造した後その結果物の上部に層間絶縁膜を形成した場合、セル領域（Ｃ）に形成される層間絶縁膜と周辺回路領域（Ｐ）に形成される層間絶縁膜の間に著しい段差が発生した。
【００１８】
これに伴い、著しい段差を除去するため後続で幾段階の工程を追加して行わなければならなかったため、工程が複雑になるという問題点があった。
【００１９】
シリンダー型キャパシタを形成する半導体素子の製造方法に関する従来の技術の具体的な例を検討してみる。
【００２０】
特許文献１によれば、埋め込みコンタクトホールをビットラインのキャッピング層を利用して自己整合エッチングで形成することにより、ビットラインパターンと埋め込みコンタクトホール間の工程マージンを確保することができ、深い内部シリンダー型キャパシタを形成することによりノード間のブリッジ欠陥を防止し、パーチクルの発生を押えると共に工程を単純化することができると記載されている。
【００２１】
【特許文献１】
米国特許第６，４６１，９１１号
【００２２】
【発明が解決しようとする課題】
本発明は、前記の従来の技術の問題点を解決するためなされたもので、周辺回路領域を感光膜で塞いだ状態でセル領域の酸化膜を選択的にエッチングしてシリンダー型キャパシタを製造し、併せてセル領域の酸化膜だけを湿式エッチングした後、乾燥時に発生するセル間のブリッジング現象を防止するため新しいエッチング工程を用いる半導体素子の製造方法を提供することを目的する。
【００２３】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る発明は、セル領域と周辺回路領域を備えた半導体基板の全面に貯蔵電極用酸化膜を形成する第１段階、
前記セル領域上部の貯蔵電極用酸化膜をエッチングして貯蔵電極領域を定義する第２段階、
前記貯蔵電極領域に貯蔵電極を形成する第３段階、
前記周辺回路領域の貯蔵電極用酸化膜の上部に感光膜パターンを形成する第４段階、
前記感光膜パターンをマスクに湿式エッチング工程を行い前記セル領域の貯蔵電極用酸化膜を除去した後、前記感光膜パターンを除去する第５段階、
全体表面の上部に誘電膜及び上部電極を形成する第６段階、及び
全体表面の上部に層間絶縁膜を形成する第７段階を含むことを特徴とする。
【００２４】
請求項２に係る発明は、請求項１において、前記第５段階は、
（ａ）感光膜パターンをマスクにしてＢＯＥ溶液槽からセル領域の貯蔵電極用酸化膜を除去する段階、
（ｂ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
（ｃ）前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
（ｄ）前記結果物を希釈されたＨＦ溶液槽で洗浄する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【００２５】
請求項３に係る発明は、請求項２において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする。
【００２６】
請求項４に係る発明は、請求項２において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする。
【００２７】
請求項５に係る発明は、請求項２において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする。
【００２８】
請求項６に係る発明は、請求項２において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする。
【００２９】
請求項７に係る発明は、請求項１において、前記第５段階は、
（ａ）感光膜パターンをマスクにしてＢＨＦ溶液槽からセル領域の貯蔵電極用酸化膜を除去する段階、
（ｂ）前記結果物を純水リンス槽で洗浄する段階、
（ｃ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
（ｄ）前記結果物を純水リンス槽で洗浄する段階、及び
（ｅ）前記結果物を乾燥機で乾燥する段階を含むことを特徴とする。
【００３０】
請求項８に係る発明は、請求項７において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする。
【００３１】
請求項９に係る発明は、請求項７において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする。
【００３２】
請求項１０に係る発明は、請求項７において、前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００３３】
請求項１１に係る発明は、請求項７において、前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、
前記結果物を純水リンス槽で洗浄する段階、
前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００３４】
請求項１２に係る発明は、請求項７において、前記（ｄ）段階と（ｅ）段階との間に前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、
前記結果物を純水リンス槽で洗浄する段階、
前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００３５】
請求項１３に係る発明は、請求項１０〜請求項１２のうち何れか１項において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする。
【００３６】
請求項１４に係る発明は、請求項１０〜請求項１２のうち何れか１項において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする。
【００３７】
請求項１５に係る発明は、
（ａ）ＢＨＦ溶液槽で貯蔵電極が形成されているセル領域と、感光膜パターンが形成されている周辺回路領域を含む半導体素子のセル領域の貯蔵電極用酸化膜を湿式エッチング工程で除去する段階、
（ｂ）前記結果物を純水リンス槽で洗浄する段階、
（ｃ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
（ｄ）前記結果物を純水リンス槽で洗浄する段階、及び
（ｅ）前記結果物を乾燥機で乾燥する段階を含むことを特徴とする。
【００３８】
請求項１６に係る発明は、請求項１５において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする。
【００３９】
請求項１７に係る発明は、請求項１５において、前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする。
【００４０】
請求項１８に係る発明は、請求項１５において、前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００４１】
請求項１９に係る発明は、請求項１５において、前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、
前記結果物を純水リンス槽で洗浄する段階、
前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００４２】
請求項２０に係る発明は、請求項１５において、前記（ｄ）段階と（ｅ）段階との間に前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、
前記結果物を純水リンス槽で洗浄する段階、
前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする。
【００４３】
請求項２１に係る発明は、請求項１８〜請求項２０のうち何れか１項において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする。
【００４４】
請求項２２に係る発明は、請求項１８〜請求項２０のうち何れか１項において、前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする。
【００４５】
【発明の実施の形態】
以下、本発明を図面に基づき詳しく説明する。
図１〜図１２は、本発明に係る半導体素子の製造方法を示す断面図であり、その方法を順次検討してみる。
【００４６】
図１に示されているように、素子分離膜（図示省略）、ワードライン（図示省略）及びビットライン（図示省略）等の単位素子等が形成されている半導体基板１１０の上部に貯蔵電極コンタクト１１２を備える層間絶縁膜１１４を形成し、その上部に窒化膜１１６、酸化膜１１８、ハードマスク１２０及び感光膜（図示省略）を順次形成した後、前記感光膜をフォトリソグラフィー工程でパターニングして感光膜パターン１２２を得る。
【００４７】
図２に示されているように、感光膜パターン１２２をマスクにして通常の方法に基づき下部のハードマスク１２０、酸化膜１１８及び窒化膜１１６を順次乾式エッチングしてセル領域（Ｃ）と周辺回路領域（Ｐ）を定義する。ここで、セル領域（Ｃ）と周辺回路領域（Ｐ）との間に定義されるガードリング（ｇｕａｒｄ　ｒｉｎｇ）１３２は、後続工程であるセル領域（Ｃ）酸化膜１１８の湿式エッチング時に周辺回路領域（Ｐ）酸化膜１１８が湿式エッチングされることを防止するため感光膜で塞がなければならない部分である。
【００４８】
図３に示されているように、前記乾式エッチング工程後残留する感光膜パターン１２２及びハードマスク１２０を除去する。
【００４９】
図４に示されているように、前記結果物の全体表面の上部にポリシリコン層（図示省略）を蒸着した後、平坦化エッチング（ＣＭＰ：ケミカル　メカニカル　ポリッシング）工程を利用して前記ポリシリコン層を分離することにより貯蔵電極１２４を形成する。
【００５０】
図５に示されているように、前記結果物の全体表面の上部に感光膜（図示省略）を蒸着した後、前記感光膜を選択的に露光及び現像してガードリング１３２及び周辺回路領域（Ｐ）に感光膜パターンのディープアウトマスク１２６を形成する。
【００５１】
図６に示されているように、前記結果物に湿式エッチング工程を行いセル領域（Ｃ）の酸化膜１１８だけを除去する。
【００５２】
図７に示されているように、前記結果物に湿式エッチング工程を行いディープアウトマスク１２６を除去することにより貯蔵電極１２４のみ残留するようにする。
【００５３】
このとき、前記図６及び図７により説明される湿式エッチング工程はＢＯＥ溶液槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、ＳＣ−１溶液槽及び希釈されたＨＦ溶液槽を含む単一ウェットステーション（ｗｅｔ　ｓｔａｔｉｏｎ）で行うことができるが、図６により説明されるセル領域（Ｃ）の酸化膜１１８の湿式エッチング工程の場合ＢＯＥ溶液槽で行われ、図７により説明されるディープアウトマスク１２６の湿式エッチング工程の場合ピラニア（Ｐｉｒａｎｈａ）溶液槽、ＳＣ−１溶液槽及び希釈されたＨＦ溶液槽で行われるのが好ましい。
【００５４】
さらに、前記図６及び図７により説明される湿式エッチング工程はＢＨＦ溶液槽、純水リンス槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽及び乾燥機を含む単一ウェットステーションで行うことができるが、図６により説明されるセル領域（Ｃ）の酸化膜１１８の湿式エッチング工程はＢＨＦ溶液槽及び純水リンス槽で行われ、図７により説明されるディープアウトマスク１２６の湿式エッチング工程はピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽及び乾燥機で行われるのが好ましい。
【００５５】
前記ピラニア（Ｐｉｒａｎｈａ）溶液はその組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１（体積比）で温度が９０〜１３０℃であるのが好ましく、より好ましくはその組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）で温度が１２０℃である。ピラニア（Ｐｉｒａｎｈａ）溶液はディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させる。
【００５６】
ここで、貯蔵電極１２４の表面を疎水性から親水性に酸化させることができるのは、下記の反応式に示されているようにＢＯＥ溶液槽又はＢＨＦ溶液槽で酸化膜１１８の湿式エッチングが行われた後、貯蔵電極１２４の疎水性表面（Ｓｉ−Ｈ）がピラニア（Ｐｉｒａｎｈａ）溶液槽１０４でＨ２Ｏ２と反応してＳｉＯ２を形成するためである。
Ｓｉ＋２Ｈ２Ｏ２→ＳｉＯ２＋２Ｈ２Ｏ
【００５７】
さらに、前記ＳＣ−１溶液はその組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０（体積比）で温度が２５〜８５℃であるのが好ましく、より好ましくはＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０（体積比）で温度が６５℃である。
【００５８】
さらに、前記乾燥機にはＩＰＡ蒸気乾燥機又はＭａｒａｇｏｎｉ乾燥機を用いるのが好ましい。回転乾燥機（ｓｐｉｎ　ｄｒｙｅｒ）の場合、回転乾燥時に発生する遠心力によりセル間のブリッジング現象が発生するため用いることができない。
【００５９】
図８に示されているように、前記貯蔵電極１２４の上部に誘電物質を蒸着して誘電膜１２８を形成する。
【００６０】
図９に示されているように、前記誘電膜１２８の上部にポリシリコン層を蒸着して上部電極１３０を形成する。
【００６１】
図１０に示されているように、前記結果物の全体表面の上部に感光膜（図示省略）を蒸着した後、前記感光膜を選択的に露光及び現像して上部電極１３０上部の所定領域にプレートマスク１３４を形成する。
【００６２】
図１１に示されているように、プレートマスク１３４を用いて上部電極１３０の露出部分をエッチングした後、プレートマスク１３４を除去する。
【００６３】
図１２に示されているように、前記結果物の全体表面の上部に層間絶縁膜１３６を形成する。このとき、セル領域（Ｃ）に形成される層間絶縁膜１３６と周辺回路領域（Ｐ）に形成される層間絶縁膜１３６の間に段差が殆ど発生しないため、後続でこれを除去する工程を行う必要がない。
【００６４】
【実施例】
以下、本発明に係るセル領域の酸化膜及びディープアウトマスクの除去方法を比較例及び実施例に基づき詳しく比較・説明する。但し、本発明が下記の実施例により限定されるものではない。
【００６５】
［比較例１］：ＢＯＥ溶液槽→乾式エッチング工程→ピラニア（Ｐｉｒａｎｈａ）溶液槽→ＳＣ−１溶液槽→希釈されたＨＦ溶液槽
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。
【００６６】
先ず、ＢＯＥ溶液槽からセル領域の酸化膜を除去した後、乾式エッチング工程を行いディープアウトマスクを除去した。次に、ピラニア（Ｐｉｒａｎｈａ）溶液槽（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）から前記結果物の残留するフォトレジスト残渣を除去した後、ＳＣ−１溶液槽及び希釈されたＨＦ溶液槽での洗浄工程を順次行い、残留する酸化膜残渣及びフォトレジスト残渣を除去した結果、図１３及び図１４に示されているようにセル間のブリッジング現象（「Ａ」に示される）が誘発されることが分かった。
【００６７】
［比較例２］：ＢＨＦ溶液槽→純水リンス槽→乾燥機→ディープアウトマスク乾式エッチング工程
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。
【００６８】
先ず、ＢＨＦ溶液槽（ＨＦ０．５％以上）からセル領域の酸化膜を除去し純水リンス槽で前記結果物を洗浄した後、ＩＰＡ蒸気乾燥機を用いて前記結果物を乾燥した。
【００６９】
次に、乾式エッチング工程を行ってディープアウトマスクを除去した結果、図１５及び図１６に示されているようにセル間のブリッジング現象（「Ａ」に示される）が誘発されることが分かった。
【００７０】
前記比較例２の湿式エッチング工程を例に挙げて検討してみれば、ポリシリコン材質の貯蔵電極が露出するため、貯蔵電極の表面はＳｉ−Ｈ結合の疎水性表面状態で乾燥過程を経ることになり、ＩＰＡ蒸気乾燥機を用いるためディープアウトマスクがイソプロフィルアルコールに溶解される。その結果、イソプロフィルアルコールに溶解されたディープアウトマスクは貯蔵電極の疎水性表面で炭素源（ｃａｒｂｏｎ　ｓｏｕｒｃｅ）に作用することにより、乾燥時に水斑点を誘発して乾燥不良を引き起こし、このような乾燥不良によりセル間のブリッジング現象が誘発される。
【００７１】
［実施例１］：ＢＯＥ溶液槽→ピラニア（Ｐｉｒａｎｈａ）溶液槽→ＳＣ−１溶液槽→希釈されたＨＦ溶液槽
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。ＢＯＥ溶液槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、ＳＣ−１溶液槽及び希釈されたＨＦ溶液槽を含む単一ウェットステーションで前記半導体素子の湿式エッチング工程を行った。
【００７２】
図１７及び図１８は、セル領域酸化膜湿式エッチング工程の一部を示す断面図である。
先ず、図１７に示されているように、周辺回路領域（Ｐ）をディープアウトマスク１２６で塞いだ状態でＢＯＥ溶液槽１００からセル領域（Ｃ）の酸化膜１１８を除去した。
【００７３】
次に、図１８に示されているように、ピラニア（Ｐｉｒａｎｈａ）溶液槽１０４（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）からディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させた。
【００７４】
その後、ＳＣ−１溶液槽（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０（体積比）、６５℃）から前記結果物の残留するフォトレジストの残渣を除去した後、希釈されたＨＦ溶液槽から前記結果物の残留する酸化膜の残渣及びフォトレジストの残渣を除去した結果、図１９及び図２０に示されているようにセル間のブリッジング現象が誘発されない半導体素子を得た。
【００７５】
［実施例２］：ＢＨＦ溶液槽→純水リンス槽→ピラニア（Ｐｉｒａｎｈａ）溶液槽→純水リンス槽→乾燥機
【００７６】
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。ＢＨＦ溶液槽、純水リンス槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽及び乾燥機を含む単一ウェットステーションで前記半導体素子の湿式エッチング工程を行った。
【００７７】
図２１及び図２２は、セル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
先ず、図２１に示されているように、周辺回路領域（Ｐ）をディープアウトマスク１２６で塞いだ状態でＢＨＦ溶液槽（ＨＦ　０．５％以上）１０２でセル領域（Ｃ）の酸化膜１１８を湿式エッチングした。
その後、前記結果物を純水リンス槽で洗浄した。
【００７８】
次に、図２２に示されているように、ピラニア（Ｐｉｒａｎｈａ）溶液槽１０４（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）からディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させた。
【００７９】
その後、純水リンス槽で前記結果物を洗浄した後、ＩＰＡ蒸気乾燥機を用いて前記結果物を乾燥した結果、図２３及び図２４に示されているようにセル間のブリッジング現象が誘発されない半導体素子を得た。
【００８０】
［実施例３］：ＢＨＦ溶液槽→純水リンス槽→ピラニア（Ｐｉｒａｎｈａ）溶液槽→純水リンス槽→ＳＣ−１溶液槽→純水リンス槽→乾燥機
【００８１】
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。ＢＨＦ溶液槽、純水リンス槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽、ＳＣ−１溶液槽、純水リンス槽及び乾燥機を含む単一ウェットステーションで前記半導体素子の湿式エッチング工程を行った。
【００８２】
図２１及び図２２は、セル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
先ず、図２１に示されているように、周辺回路領域（Ｐ）をディープアウトマスク１２６で塞いだ状態でＢＨＦ溶液槽（ＨＦ　０．５％以上）１０２でセル領域（Ｃ）の酸化膜１１８を湿式エッチングした。
その後、前記結果物を純水リンス槽で洗浄した。
【００８３】
次に、図２２に示されているように、ピラニア（Ｐｉｒａｎｈａ）溶液槽１０４（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）からディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させた。
【００８４】
その後、純水リンス槽で前記結果物を洗浄した後、ＳＣ−１溶液槽（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０（体積比）、６５℃）からフォトレジストの残渣を除去し、再び純水リンス槽で洗浄した後ＩＰＡ蒸気乾燥機を用いて前記結果物を乾燥し、セル間のブリッジング現象が誘発されない半導体素子を得た。
【００８５】
［実施例４］：ＢＨＦ溶液槽→純水リンス槽→ピラニア（Ｐｉｒａｎｈａ）溶液槽→純水リンス槽→ＳＣ−１溶液槽→純水リンス槽→希釈されたＨＦ溶液槽→純水リンス槽→乾燥機
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。ＢＨＦ溶液槽、純水リンス槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽、ＳＣ−１溶液槽、純水リンス槽、希釈されたＨＦ溶液槽、純水リンス槽及び乾燥機を含む単一ウェットステーションで前記半導体素子の湿式エッチング工程を行った。
【００８６】
図２１及び図２２は、セル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
先ず、図２１に示されているように、周辺回路領域（Ｐ）をディープアウトマスク１２６で塞いだ状態でＢＨＦ溶液槽（ＨＦ　０．５％以上）１０２でセル領域（Ｃ）の酸化膜１１８を湿式エッチングした。
その後、前記結果物を純水リンス槽で洗浄した。
【００８７】
次に、図２２に示されているように、ピラニア（Ｐｉｒａｎｈａ）溶液槽１０４（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）からディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させた。
【００８８】
その後、純水リンス槽で前記結果物を洗浄した後、ＳＣ−１溶液槽（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０（体積比）、６５℃）からフォトレジストの残渣を除去し、再び純水リンス槽で洗浄した後希釈されたＨＦ溶液槽からフォトレジストの残渣及び貯蔵電極表面に残留する酸化膜を除去した。
【００８９】
その後、純水リンス槽で前記結果物を洗浄した後、ＩＰＡ蒸気乾燥機を用いて前記結果物を乾燥してから、通常の方法を用いて後続工程の誘電膜蒸着工程を行い、セル間のブリッジング現象が誘発されない半導体素子を得た。
【００９０】
［実施例５］：ＢＨＦ溶液槽→純水リンス槽→ピラニア（Ｐｉｒａｎｈａ）溶液槽→純水リンス槽→希釈されたＨＦ溶液槽→純水リンス槽→ＳＣ−１溶液槽→純水リンス槽→乾燥機
貯蔵電極が形成されているセル領域とディープアウトマスクが形成されている周辺回路領域を含む半導体素子を用意した。ＢＨＦ溶液槽、純水リンス槽、ピラニア（Ｐｉｒａｎｈａ）溶液槽、純水リンス槽、希釈されたＨＦ溶液槽、純水リンス槽、ＳＣ−１溶液槽、純水リンス槽及び乾燥機を含む単一ウェットステーションで前記半導体素子の湿式エッチング工程を行った。
【００９１】
図２１及び図２２は、セル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
先ず、図２１に示されているように、周辺回路領域（Ｐ）をディープアウトマスク１２６で塞いだ状態でＢＨＦ溶液槽（ＨＦ　０．５％以上）１０２でセル領域（Ｃ）の酸化膜１１８を湿式エッチングした。
その後、前記結果物を純水リンス槽で洗浄した。
【００９２】
次に、図２２に示されているように、ピラニア（Ｐｉｒａｎｈａ）溶液槽１０４（Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１（体積比）、１２０℃）からディープアウトマスク１２６を除去し、貯蔵電極１２４の表面を疎水性から親水性に酸化させた。
【００９３】
その後、純水リンス槽で前記結果物を洗浄した後、希釈されたＨＦ溶液槽からフォトレジストの残渣及び貯蔵電極表面に残留する酸化膜を除去し、再び純水リンス槽で洗浄した後ＳＣ−１溶液槽（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０（体積比）、６５℃）からパーチクルを除去した。
【００９４】
その後、純水リンス槽で前記結果物を洗浄した後、ＩＰＡ蒸気乾燥機を用いて前記結果物を乾燥してから、通常の方法を用いて後続工程の誘電膜蒸着工程を行い、セル間のブリッジング現象が誘発されない半導体素子を得た。
【００９５】
【発明の効果】
上述のように、本発明では周辺回路領域を感光膜で塞いだ状態でセル領域の酸化膜だけを選択的にエッチングしてシリンダー型キャパシタを製造することにより、後続工程で層間絶縁膜を形成したときセル領域に形成される層間絶縁膜と周辺回路領域に形成される層間絶縁膜間に段差が殆ど発生しないため、後続でこれを除去する工程を行う必要がなく工程が簡単になるという利点がある。
【００９６】
さらに、本発明ではセル領域の酸化膜及び感光膜パターンを除去するため別の乾式エッチング工程なく単一ウェットステーションを用いた簡単な湿式エッチング工程を行うことにより、セル間のブリッジング現象が誘発されないのでディバイスの収率向上に寄与することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法を示す断面図である。
【図２】本発明に係る半導体素子の製造方法を示す断面図である。
【図３】本発明に係る半導体素子の製造方法を示す断面図である。
【図４】本発明に係る半導体素子の製造方法を示す断面図である。
【図５】本発明に係る半導体素子の製造方法を示す断面図である。
【図６】本発明に係る半導体素子の製造方法を示す断面図である。
【図７】本発明に係る半導体素子の製造方法を示す断面図である。
【図８】本発明に係る半導体素子の製造方法を示す断面図である。
【図９】本発明に係る半導体素子の製造方法を示す断面図である。
【図１０】本発明に係る半導体素子の製造方法を示す断面図である。
【図１１】本発明に係る半導体素子の製造方法を示す断面図である。
【図１２】本発明に係る半導体素子の製造方法を示す断面図である。
【図１３】比較例１に係るセル領域酸化膜の湿式エッチング工程の結果を示す平面写真である。
【図１４】比較例１に係るセル領域酸化膜の湿式エッチング工程の結果を示す断面写真である。
【図１５】比較例２に係るセル領域酸化膜の湿式エッチング工程の結果を示す平面写真である。
【図１６】比較例２に係るセル領域酸化膜の湿式エッチング工程の結果を示す断面写真である。
【図１７】実施例１に係るセル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
【図１８】実施例１に係るセル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
【図１９】実施例１に係るセル領域酸化膜の湿式エッチング工程の結果を示す平面写真である。
【図２０】実施例１に係るセル領域酸化膜の湿式エッチング工程の結果を示す断面写真である。
【図２１】実施例２、３、４及び５に係るセル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
【図２２】実施例２、３、４及び５に係るセル領域酸化膜の湿式エッチング工程の一部を示す断面図である。
【図２３】実施例２に係るセル領域酸化膜の湿式エッチング工程の結果を示す平面写真である。
【図２４】実施例２に係るセル領域酸化膜の湿式エッチング工程の結果を示す断面写真である。
【図２５】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２６】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２７】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２８】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２９】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３０】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３１】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３２】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３３】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３４】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３５】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３６】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３７】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図３８】従来の技術に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
１１０　半導体基板
１１２　貯蔵電極コンタクト
１１４　層間絶縁膜
１１６　窒化膜
１１８　酸化膜
１２０　ハードマスク
１２２　感光膜パターン
１２４　貯蔵電極
１３４　プレートマスク
１２８　誘電膜
１３０　上部電極
１３４　セルマスク
１３６　層間絶縁膜
１００　ＢＯＥ溶液槽
１０２　ＢＨＦ溶液槽
１０４　ピラニア（Ｐｉｒａｎｈａ）溶液槽
１２６　ディープアウトマスク
１３２　ガードリング（ｇｕａｒｄ　ｒｉｎｇ）

Claims (22)

  1. セル領域と周辺回路領域を備えた半導体基板の全面に貯蔵電極用酸化膜を形成する第１段階、
    前記セル領域上部の貯蔵電極用酸化膜をエッチングして貯蔵電極領域を定義する第２段階、
    前記貯蔵電極領域に貯蔵電極を形成する第３段階、
    前記周辺回路領域の貯蔵電極用酸化膜の上部に感光膜パターンを形成する第４段階、
    前記感光膜パターンをマスクに湿式エッチング工程を行い前記セル領域の貯蔵電極用酸化膜を除去した後、前記感光膜パターンを除去する第５段階、
    全体表面の上部に誘電膜及び上部電極を形成する第６段階、及び
    全体表面の上部に層間絶縁膜を形成する第７段階を含むことを特徴とする半導体素子の製造方法。
  2. 前記第５段階は、
    （ａ）感光膜パターンをマスクにしてＢＯＥ溶液槽からセル領域の貯蔵電極用酸化膜を除去する段階、
    （ｂ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
    （ｃ）前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
    （ｄ）前記結果物を希釈されたＨＦ溶液槽で洗浄する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする請求項２に記載の半導体素子の製造方法。
  6. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする請求項２に記載の半導体素子の製造方法。
  7. 前記第５段階は、
    （ａ）感光膜パターンをマスクにしてＢＨＦ溶液槽からセル領域の貯蔵電極用酸化膜を除去する段階、
    （ｂ）前記結果物を純水リンス槽で洗浄する段階、
    （ｃ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
    （ｄ）前記結果物を純水リンス槽で洗浄する段階、及び
    （ｅ）前記結果物を乾燥機で乾燥する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項７に記載の半導体素子の製造方法。
  11. 前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、
    前記結果物を純水リンス槽で洗浄する段階、
    前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項７に記載の半導体素子の製造方法。
  12. 前記（ｄ）段階と（ｅ）段階との間に前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、
    前記結果物を純水リンス槽で洗浄する段階、
    前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項７に記載の半導体素子の製造方法。
  13. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする請求項１０〜請求項１２のうち何れか１項に記載の半導体素子の製造方法。
  14. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする請求項１０〜請求項１２のうち何れか１項に記載の半導体素子の製造方法。
  15. （ａ）ＢＨＦ溶液槽で貯蔵電極が形成されているセル領域と、感光膜パターンが形成されている周辺回路領域を含む半導体素子のセル領域の貯蔵電極用酸化膜を湿式エッチング工程で除去する段階、
    （ｂ）前記結果物を純水リンス槽で洗浄する段階、
    （ｃ）前記結果物の感光膜パターンをピラニア（Ｐｉｒａｎｈａ）溶液槽から除去する段階、
    （ｄ）前記結果物を純水リンス槽で洗浄する段階、及び
    （ｅ）前記結果物を乾燥機で乾燥する段階を含むことを特徴とする半導体素子の製造方法。
  16. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝２〜６：１の体積比で構成され、温度が９０〜１３０℃であることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記ピラニア（Ｐｉｒａｎｈａ）溶液は、その組成がＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の体積比で構成され、温度が１２０℃であることを特徴とする請求項１５に記載の半導体素子の製造方法。
  18. 前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項１５に記載の半導体素子の製造方法。
  19. 前記（ｄ）段階と（ｅ）段階との間に前記結果物をＳＣ−１溶液槽で洗浄する段階、
    前記結果物を純水リンス槽で洗浄する段階、
    前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項１５に記載の半導体素子の製造方法。
  20. 前記（ｄ）段階と（ｅ）段階との間に前記結果物を希釈されたＨＦ溶液槽で洗浄する段階、
    前記結果物を純水リンス槽で洗浄する段階、
    前記結果物をＳＣ−１溶液槽で洗浄する段階、及び
    前記結果物を純水リンス槽で洗浄する段階が追加されることを特徴とする請求項１５に記載の半導体素子の製造方法。
  21. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１〜５：２０〜５０の体積比で構成され、温度が２５〜８５℃であることを特徴とする請求項１８〜請求項２０のうち何れか１項に記載の半導体素子の製造方法。
  22. 前記ＳＣ−１溶液は、その組成がＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０の体積比で構成され、温度が６５℃であることを特徴とする請求項１８〜請求項２０のうち何れか１項に記載の半導体素子の製造方法。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322872A (ja) * 2004-05-10 2005-11-17 Hynix Semiconductor Inc トレンチ型素子分離膜を備えた半導体素子の製造方法
JP2007059861A (ja) * 2005-08-25 2007-03-08 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2007512716A (ja) * 2003-12-10 2007-05-17 マイクロン テクノロジー， インク． 容器コンデンサ及び作製方法
JP2007207791A (ja) * 2006-01-31 2007-08-16 Fujitsu Ltd 半導体装置の製造方法
US7655968B2 (en) 2003-09-04 2010-02-02 Micron Technology, Inc. Semiconductor devices
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7825451B2 (en) 2005-05-18 2010-11-02 Micron Technology, Inc. Array of capacitors with electrically insulative rings
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7915136B2 (en) 2004-07-19 2011-03-29 Round Rock Research, Llc Methods of forming integrated circuit devices
US7919386B2 (en) 2005-03-18 2011-04-05 Micron Technology, Inc. Methods of forming pluralities of capacitors
US8207563B2 (en) 2004-12-06 2012-06-26 Round Rock Research, Llc Integrated circuitry
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474558B1 (ko) * 2002-07-18 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR100479604B1 (ko) * 2003-03-21 2005-03-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20050221574A1 (en) * 2004-03-31 2005-10-06 Hynix Semiconductor, Inc. Method for fabricating semiconductor device
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
FR2884647B1 (fr) * 2005-04-15 2008-02-22 Soitec Silicon On Insulator Traitement de plaques de semi-conducteurs
US7517753B2 (en) * 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
KR100634251B1 (ko) * 2005-06-13 2006-10-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100811267B1 (ko) * 2005-12-22 2008-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 형성방법
US7557013B2 (en) * 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR20080062538A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100822621B1 (ko) 2007-04-06 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100885922B1 (ko) * 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
KR101022670B1 (ko) * 2008-07-18 2011-03-22 주식회사 하이닉스반도체 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법
KR101095780B1 (ko) * 2009-06-30 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR101616045B1 (ko) * 2009-11-19 2016-04-28 삼성전자주식회사 반도체 소자 제조방법
KR101185989B1 (ko) * 2010-07-07 2012-09-25 에스케이하이닉스 주식회사 반도체소자의 스토리지노드 형성방법
CN104241115A (zh) * 2013-06-14 2014-12-24 上海华虹宏力半导体制造有限公司 减少深沟槽硅蚀刻针状缺陷的处理方法
US9508722B2 (en) 2013-11-22 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangment with capacitor
US20200052067A1 (en) * 2018-08-13 2020-02-13 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US20200083132A1 (en) * 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11404533B2 (en) 2020-08-18 2022-08-02 Nanya Technology Corporation Capacitance structure and manufacturing method thereof
CN114446957A (zh) * 2020-11-05 2022-05-06 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236971A (ja) * 1993-02-12 1994-08-23 Nec Corp 半導体記憶装置
JPH0750281A (ja) * 1993-08-05 1995-02-21 Sumitomo Chem Co Ltd シリコンウェハーの洗浄方法
JPH08187475A (ja) * 1994-07-15 1996-07-23 Ontrak Syst Inc スクラバ中の金属を除去する方法
JPH1187281A (ja) * 1997-09-08 1999-03-30 Shin Etsu Handotai Co Ltd シリコンウエーハの洗浄方法
JP2000196038A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2001237400A (ja) * 1999-12-22 2001-08-31 Hynix Semiconductor Inc 半導体素子のキャパシタ製造方法
JP2001308052A (ja) * 2000-04-27 2001-11-02 Mitsubishi Gas Chem Co Inc 半導体基板の洗浄方法
JP2001527697A (ja) * 1995-06-05 2001-12-25 スターテック・ベンチャーズ・インコーポレーテッド 半導体プロセス用超高純度バッファードｈｆのオンサイト生成
JP2002184741A (ja) * 2000-10-04 2002-06-28 Tokyo Electron Ltd 基板処理方法及び基板処理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783268B2 (ja) 1992-03-26 1998-08-06 日本電気株式会社 円筒型スタックト・キャパシタ型セルの製造方法
KR960012257B1 (ko) 1993-02-12 1996-09-18 엘지반도체 주식회사 반도체 장치의 캐패시터 노드 제조방법
US5396456A (en) 1994-05-31 1995-03-07 Taiwan Semiconductor Manufacturing Company Fully used tub DRAM cell
KR100195329B1 (ko) 1996-05-02 1999-06-15 구본준 반도체 소자의 캐패시터 제조 방법
US5851878A (en) 1997-04-01 1998-12-22 United Microelectronics Corporation Method of forming a rugged polysilicon fin structure in DRAM
US6074910A (en) 1998-01-27 2000-06-13 Integrated Silicon Solution, Inc. Self-aligned storage node definition in a DRAM that exceeds the photolithography limit
US5956587A (en) * 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory
KR19990079059A (ko) * 1998-04-01 1999-11-05 김영환 웨이퍼 세정방법
KR100308501B1 (ko) * 1998-12-15 2001-11-30 박종섭 반도체소자의 캐패시터 형성방법
KR100626346B1 (ko) * 1999-03-25 2006-09-20 삼성전자주식회사 반도체 장치의 세정 방법
US6077738A (en) * 1999-06-25 2000-06-20 Taiwan Semiconductor Manufacturing Company Inter-level dielectric planarization approach for a DRAM crown capacitor process
KR100337930B1 (ko) * 1999-12-30 2002-05-24 박종섭 캐패시터의 제조 방법
JP3957945B2 (ja) * 2000-03-31 2007-08-15 富士通株式会社 半導体装置及びその製造方法
US6232241B1 (en) * 2000-04-11 2001-05-15 Taiwan Semiconductor Manufacturing Company Pre-oxidation cleaning method for reducing leakage current of ultra-thin gate oxide
KR100331568B1 (ko) 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
US6372572B1 (en) * 2001-03-09 2002-04-16 Taiwan Semiconductor Manufacturing Co., Ltd Method of planarizing peripheral circuit region of a DRAM

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236971A (ja) * 1993-02-12 1994-08-23 Nec Corp 半導体記憶装置
JPH0750281A (ja) * 1993-08-05 1995-02-21 Sumitomo Chem Co Ltd シリコンウェハーの洗浄方法
JPH08187475A (ja) * 1994-07-15 1996-07-23 Ontrak Syst Inc スクラバ中の金属を除去する方法
JP2001527697A (ja) * 1995-06-05 2001-12-25 スターテック・ベンチャーズ・インコーポレーテッド 半導体プロセス用超高純度バッファードｈｆのオンサイト生成
JPH1187281A (ja) * 1997-09-08 1999-03-30 Shin Etsu Handotai Co Ltd シリコンウエーハの洗浄方法
JP2000196038A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2001237400A (ja) * 1999-12-22 2001-08-31 Hynix Semiconductor Inc 半導体素子のキャパシタ製造方法
JP2001308052A (ja) * 2000-04-27 2001-11-02 Mitsubishi Gas Chem Co Inc 半導体基板の洗浄方法
JP2002184741A (ja) * 2000-10-04 2002-06-28 Tokyo Electron Ltd 基板処理方法及び基板処理装置

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786001B2 (en) 2003-09-04 2014-07-22 Round Rock Research, Llc Semiconductor devices
US7655968B2 (en) 2003-09-04 2010-02-02 Micron Technology, Inc. Semiconductor devices
JP2007512716A (ja) * 2003-12-10 2007-05-17 マイクロン テクノロジー， インク． 容器コンデンサ及び作製方法
JP2005322872A (ja) * 2004-05-10 2005-11-17 Hynix Semiconductor Inc トレンチ型素子分離膜を備えた半導体素子の製造方法
US8164132B2 (en) 2004-07-19 2012-04-24 Round Rock Research, Llc Methods of forming integrated circuit devices
US7915136B2 (en) 2004-07-19 2011-03-29 Round Rock Research, Llc Methods of forming integrated circuit devices
US8207563B2 (en) 2004-12-06 2012-06-26 Round Rock Research, Llc Integrated circuitry
US7919386B2 (en) 2005-03-18 2011-04-05 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7825451B2 (en) 2005-05-18 2010-11-02 Micron Technology, Inc. Array of capacitors with electrically insulative rings
US7858486B2 (en) 2005-05-18 2010-12-28 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2007059861A (ja) * 2005-08-25 2007-03-08 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2007207791A (ja) * 2006-01-31 2007-08-16 Fujitsu Ltd 半導体装置の製造方法
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US8129240B2 (en) 2007-02-26 2012-03-06 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8263457B2 (en) 2007-02-26 2012-09-11 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8450164B2 (en) 2007-08-13 2013-05-28 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US9224798B2 (en) 2008-01-08 2015-12-29 Micron Technology, Inc. Capacitor forming methods
US8734656B2 (en) 2008-01-08 2014-05-27 Micron Technology, Inc. Capacitor forming methods
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8760841B2 (en) 2008-04-08 2014-06-24 Micron Technology, Inc. High aspect ratio openings
US9595387B2 (en) 2008-04-08 2017-03-14 Micron Technology, Inc. High aspect ratio openings
US8163613B2 (en) 2008-07-09 2012-04-24 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076757B2 (en) 2010-08-11 2015-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US9196673B2 (en) 2012-07-26 2015-11-24 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors

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