KR100649872B1 - 반도체소자의 트랜치 소자분리막 형성방법 - Google Patents

반도체소자의 트랜치 소자분리막 형성방법 Download PDF

Info

Publication number
KR100649872B1
KR100649872B1 KR1020050133824A KR20050133824A KR100649872B1 KR 100649872 B1 KR100649872 B1 KR 100649872B1 KR 1020050133824 A KR1020050133824 A KR 1020050133824A KR 20050133824 A KR20050133824 A KR 20050133824A KR 100649872 B1 KR100649872 B1 KR 100649872B1
Authority
KR
South Korea
Prior art keywords
trench
oxide film
pad
pattern
layer
Prior art date
Application number
KR1020050133824A
Other languages
English (en)
Inventor
장승순
최용건
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050133824A priority Critical patent/KR100649872B1/ko
Application granted granted Critical
Publication of KR100649872B1 publication Critical patent/KR100649872B1/ko
Priority to US11/617,383 priority patent/US20070161253A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명의 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 제1 두께의 패드산화막 및 패드질화막을 순차적으로 적층하는 단계와, 패드산화막 및 패드질화막을 패터닝하여 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계와, 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계와, 트랜치 내벽에 측벽산화막을 형성하는 단계와, 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계와, 모트습식식각을 수행하여 패드산화막패턴이 노출되도록 패드질화막패턴을 제거하는 단계와, 노출된 패드산화막패턴에 대해 습식세정을 수행하여 제2 두께의 패드산화막패턴을 남기는 단계와, 그리고 제2 두께의 패드산화막패턴 위에 하드마스크막을 증착하는 단계를 포함한다.
트랜치 소자분리막, 모트습식식각, 파티클, 패드산화막, HF 세정

Description

반도체소자의 트랜치 소자분리막 형성방법{Method of fabricating the trench isolation layer in semiconductor device}
도 1 내지 도 4는 종래의 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 모트 습식식각공정에서의 파티클이 제거되도록 하는 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.
도 1 내지 도 4는 종래의 반도체소자의 트랜치 소자분리막 형성방법을 설명 하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 소자분리영역과 활성영역을 갖는 반도체기판(100) 위에 패드산화막(110) 및 패드질화막(120)을 순차적으로 형성한다.
도 2를 참조하면, 패드산화막(도 1의 110) 및 패드질화막(도 1의 120)을 패터닝하여 반도체기판(100)의 소자분리영역 표면을 노출시키는 패드산화막패턴(112) 및 패드질화막패턴(122)을 형성한다. 그리고 이를 식각마스크로 한 식각으로 반도체기판(100)의 소자분리영역을 일정깊이 식각하여 트랜치(130)를 형성한다. 그리고 측벽산화막(130)을 트랜치(130) 내부에 형성한 후, 매립절연막으로 트랜치(130)를 매립하여 트랜치 소자분리막(150)을 형성한다. 다음에 평탄화를 수행하여 패드질화막패턴(122)의 상부표면이 노출되도록 한다.
도 3을 참조하면, 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴(도 2의 122)을 제거한다. 그러면 패드산화막패턴(112) 표면이 노출된다. 이와 함께 모트습식식각공정에 의해 패드산화막패턴(112)의 노출표면 위에는 산화막 형태의 파티클(particle)(160)이 발생한다.
도 4를 참조하면, 전면에 질화막(171) 및 테오스(TEOS) 산화막(172)을 순차적으로 적층하여 후속공정에서 사용될 하드마스크막(170)을 형성한다.
그런데 이와 같은 종래의 트랜치 소자분리막에 있어서, 도 3에 나타낸 바와 같이, 패드산화막패턴(112) 위의 파티클(160)을 제거하여야 하지만, 패드산화막패턴(112)의 두께가 대략 150Å 정도이므로, 산화막 형태의 파티클(160) 제거를 위한 HF 세정을 수행하는데 한계가 있다. 따라서 이와 같은 파티클(160)들이 후속공정을 진행하는 동안에도 계속 존재하게 되고, 이는 파티클 소스(particle source)로 작용하여 소자의 안정성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는, 모트습식식각공정에 의해 발생하는 산화막 형태의 파티클을 제거할 수 있도록 하는 반도체소자의 트랜치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 제1 두께의 패드산화막 및 패드질화막을 순차적으로 적층하는 단계; 상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계; 상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내벽에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계; 모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계; 상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 제2 두께의 패드산화막패턴을 남기는 단계; 및 상기 제2 두께의 패드산화막패턴 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 패드산화막패턴의 제1 두께는 150-300Å인 것이 바람직하다.
상기 습식세정은 HF 세정액을 사용하여 수행하는 것이 바람직하다.
상기 HF 세정액을 수행하기 전 및 후에 각각 SC-1 세정액 및 H2O2 세정액을 이용한 세정을 수행할 수도 있다.
상기 하드마스크막은 질화막과 테오스(TEOS) 산화막이 순차적으로 적층되는 구조로 형성할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 패드산화막 및 패드질화막을 순차적으로 적층하는 단계; 상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계; 상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내벽에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계; 모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계; 상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 반도체기판의 활성영역 표면을 노출시키는 단계; 상기 반도체기판의 활성영역 표면에 희생산화막을 형성하는 단계; 및 상기 희생산화막 및 트랜치 소자분리막 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 습식세정은, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 세정을 순차적으로 수행하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 패드산화막 및 패드질화막을 순차적으로 적층하는 단계; 상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계; 상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내벽에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계; 모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계; 상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 일정 두께의 패드산화막패턴을 남기는 단계; 상기 일정 두께의 패드산화막패턴 위에 테오스 산화막을 형성하는 단계; 및 상기 테오스 산화막 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 습식세정은, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 세정을 순차적으로 수행하는 것이 바람직하다.
상기 테오스 산화막은 100-300Å의 두께로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5를 참조하면, 반도체기판(200) 위에 패드산화막(210)을 형성한다. 반도체기판(200)은 소자분리영역을 가지며, 이 소자분리영역에 의해 한정되는 활성영역도 갖는다. 소자분리영역에는 후속공정에 의해 트랜치 소자분리막이 배치되며, 활성영역에는 트랜지스터와 같은 소자들이 배치된다. 패드산화막(210)은 통상의 두께보다 두꺼운 대략 150-300Å의 제1 두께(d1)를 갖는다.
도 6을 참조하면, 패드산화막(도 5의 210) 위에 패드질화막(미도시)을 형성한다. 그리고 패드산화막(210) 및 패드질화막을 패터닝하여 반도체기판(200)의 소자분리영역 표면을 노출시키는 패드산화막패턴(212) 및 패드질화막패턴(미도시)을 형성한다. 그리고 이를 식각마스크로 한 식각으로 반도체기판(200)의 소자분리영역을 일정깊이 식각하여 트랜치(230)를 형성한다. 다음에 측벽산화막(230)을 트랜치(230) 내부에 형성한 후, 매립절연막으로 트랜치(230)를 매립하여 트랜치 소자분리막(250)을 형성한다. 다음에 평탄화를 수행하여 패드질화막패턴의 상부표면이 노출되도록 한다.
다음에 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴을 제거한다. 그러면 제1 패드산화막패턴(212) 표면이 노출된다. 이와 함께 모트습식식각공정에 의해 패드산화막패턴(212)의 노출표면 위에는 산화막 형태의 파티클(260)이 발생할 수 있다. 따라서 패드산화막패턴(212)의 노출표면에 대해, 도면에서 화살표로 나타낸 바와 같이, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세 정 및 H2O2 세정액을 이용한 습식세정을 순차적으로 형성한다.
도 7을 참조하면, 상기 습식세정에 의해 패드산화막패턴(212) 표면 위의 파티클(260)들은 모두 제거된다. 이와 함께 패드산화막패턴(212)도 일정 두께 제거되어 패드산화막패턴(212)의 두께는 제1 두께(도 5의 d1)에서 상대적으로 얇아진 제2 두께(d2)가 된다. 이 제2 두께(d2)는 대략 150Å보다 작은 것이 일반적이다.
도 8을 참조하면, 습식세정이 이루어진 패드산화막패턴(212) 위에 질화막(271) 및 테오스(TEOS) 산화막(272)을 순차적으로 적층하여 후속공정에서 사용될 하드마스크막(270)을 형성한다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9를 참조하면, 먼저 도 5를 참조하여 설명한 바와 같이, 반도체기판(200) 위에 패드산화막(210)을 형성한다. 다만 본 실시예의 경우, 패드산화막(210)의 두께를 통상의 두께로 형성할 수 있다. 다음에 도 6을 참조하여 설명한 바와 같이, 트랜치 소자분리막(250)을 형성한 후 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴을 제거하고, 이어서 패드산화막패턴(212)의 노출표면에 대해, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 습식세정을 순차적으로 형성한다. 이때 본 실시예에서는, 도 9에 나타낸 바와 같이, 상기 SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 습식세정으로 패드산화막패턴(212)을 완전히 제거하여 반도체기판 (200)의 활성영역 표면이 노출되도록 한다.
도10을 참조하면, 노출된 반도체기판(200) 표면에 희생산화공정을 수행하여 반도체기판(200)의 활성영역 표면에 희생산화막(221)을 형성한다. 이와 같이 습식세정 및 희생산화공정에 의해 모트습식식각과정에서 발생한 파티클들은 모두 제거된다.
도 11을 참조하면, 희생산화막(221) 및 트랜치 소자분리막(250) 위에 질화막(271) 및 테오스(TEOS) 산화막(272)을 순차적으로 적층하여 후속공정에서 사용될 하드마스크막(270)을 형성한다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12를 참조하면, 먼저 도 5를 참조하여 설명한 바와 같이, 반도체기판(200) 위에 패드산화막(210)을 형성한다. 다만 본 실시예의 경우, 패드산화막(210)의 두께를 통상의 두께로 형성할 수 있다. 다음에 도 6을 참조하여 설명한 바와 같이, 트랜치 소자분리막(250)을 형성한 후 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴을 제거하고, 이어서 패드산화막패턴(212)의 노출표면에 대해, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 습식세정을 순차적으로 형성한다. 이때 본 실시예에서는, 도 9에 나타낸 바와 같이, 상기 SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 습식세정으로 패드산화막패턴(212)의 일부를 제거하여 얇은 두께 의 패드산화막패턴(212)이 반도체기판(200)의 활성영역 표면에 남도록 한다. 상기 습식세정에 의해 모트습식식각과정에서 발생한 파티클들은 모두 제거된다. 다음에 남아있는 패드산화막패턴(212) 및 트랜치 소자분리막(250) 위에 테오스(TEOS) 산화막(222)을 형성한다. 이 테오스 산화막(222)은 대략 100-300Å의 두께로 형성한다.
도13을 참조하면, 테오스 산화막(222) 위에 질화막(271) 및 테오스(TEOS) 산화막(272)을 순차적으로 적층하여 후속공정에서 사용될 하드마스크막(270)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법에 따르면, 패드산화막을 두껍게 형성함으로써 모트습식식각 후에 패드산화막패턴 위에 발생된 산화막 형태의 파티클을 제거하기 위한 습식세정을 수행할 수 있으며, 이 습식세정에 의해 패드산화막을 필요한 만큼의 두께로 남기도록 하여 후속공정에의 영향 없이 파티클을 제거할 수 있다는 이점이 제공된다. 또한 패드산화막을 통상의 두께로 형성하더라도, 습식세정에 의한 패드산화막패턴의 완전 제거 및 희생산화공정이나, 또는 습식세정에 의한 패드산화막패턴의 일부 제거 및 테오스 산화막 형성으로, 모트습식식각에 따른 파티클을 제거할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 반도체기판 위에 제1 두께의 패드산화막 및 패드질화막을 순차적으로 적층하는 단계;
    상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계;
    상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계;
    상기 트랜치 내벽에 측벽산화막을 형성하는 단계;
    상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계;
    모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계;
    상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 제2 두께의 패드산화막패턴을 남기는 단계; 및
    상기 제2 두께의 패드산화막패턴 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 패드산화막패턴의 제1 두께는 150-300Å인 것을 특징으로 하는 반도체 소자의 트랜치 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 습식세정은 HF 세정액을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 HF 세정액을 수행하기 전 및 후에 각각 SC-1 세정액 및 H2O2 세정액을 이용한 세정을 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 하드마스크막은 질화막과 테오스(TEOS) 산화막이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  6. 반도체기판 위에 패드산화막 및 패드질화막을 순차적으로 적층하는 단계;
    상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계;
    상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단 계;
    상기 트랜치 내벽에 측벽산화막을 형성하는 단계;
    상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계;
    모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계;
    상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 반도체기판의 활성영역 표면을 노출시키는 단계;
    상기 반도체기판의 활성영역 표면에 희생산화막을 형성하는 단계; 및
    상기 희생산화막 및 트랜치 소자분리막 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  7. 제6항에 있어서,
    상기 습식세정은, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 세정을 순차적으로 수행하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.
  8. 반도체기판 위에 패드산화막 및 패드질화막을 순차적으로 적층하는 단계;
    상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영 역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계;
    상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계;
    상기 트랜치 내벽에 측벽산화막을 형성하는 단계;
    상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계;
    모트습식식각을 수행하여 상기 패드산화막패턴이 노출되도록 상기 패드질화막패턴을 제거하는 단계;
    상기 노출된 패드산화막패턴에 대해 습식세정을 수행하여 일정 두께의 패드산화막패턴을 남기는 단계;
    상기 일정 두께의 패드산화막패턴 위에 테오스 산화막을 형성하는 단계; 및
    상기 테오스 산화막 위에 하드마스크막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  9. 제8항에 있어서,
    상기 습식세정은, SC-1 세정액을 이용한 습식세정, HF 세정액을 이용한 습식세정 및 H2O2 세정액을 이용한 세정을 순차적으로 수행하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.
  10. 제8항에 있어서,
    상기 테오스 산화막은 100-300Å의 두께로 형성하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.
KR1020050133824A 2005-12-29 2005-12-29 반도체소자의 트랜치 소자분리막 형성방법 KR100649872B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050133824A KR100649872B1 (ko) 2005-12-29 2005-12-29 반도체소자의 트랜치 소자분리막 형성방법
US11/617,383 US20070161253A1 (en) 2005-12-29 2006-12-28 Method of fabricating a trench isolation layer in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050133824A KR100649872B1 (ko) 2005-12-29 2005-12-29 반도체소자의 트랜치 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR100649872B1 true KR100649872B1 (ko) 2006-11-27

Family

ID=37713579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050133824A KR100649872B1 (ko) 2005-12-29 2005-12-29 반도체소자의 트랜치 소자분리막 형성방법

Country Status (2)

Country Link
US (1) US20070161253A1 (ko)
KR (1) KR100649872B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929731B1 (ko) * 2007-11-29 2009-12-04 주식회사 동부하이텍 반도체 소자의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096533B2 (en) * 2014-11-17 2018-10-09 Sage Electrochromics, Inc. Multiple barrier layer encapsulation stack
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) * 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306902A (ja) * 1996-05-13 1997-11-28 Sony Corp 半導体装置の製造方法
KR20000061061A (ko) * 1999-03-23 2000-10-16 윤종용 실리콘 스페이서를 사용하는 소자분리 방법
KR20050042685A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 필드산화막 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183879B1 (ko) * 1996-06-07 1999-04-15 김광호 반도체장치의 소자분리막 형성방법
US6054393A (en) * 1997-01-09 2000-04-25 Texas Instruments Incorporated Method for improving the wet process chemical sequence
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
US6309983B1 (en) * 1999-06-03 2001-10-30 Infineon Technologies Ag Low temperature sacrificial oxide formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306902A (ja) * 1996-05-13 1997-11-28 Sony Corp 半導体装置の製造方法
KR20000061061A (ko) * 1999-03-23 2000-10-16 윤종용 실리콘 스페이서를 사용하는 소자분리 방법
KR20050042685A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 필드산화막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929731B1 (ko) * 2007-11-29 2009-12-04 주식회사 동부하이텍 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US20070161253A1 (en) 2007-07-12

Similar Documents

Publication Publication Date Title
KR100649872B1 (ko) 반도체소자의 트랜치 소자분리막 형성방법
JP2006190937A (ja) 半導体素子の素子分離膜形成方法
KR100607330B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101042253B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100559590B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100842508B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100661722B1 (ko) 반도체소자의 트랜치 소자분리막 형성방법
KR100731103B1 (ko) 반도체 소자의 격리막 형성방법
KR20080074486A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100417853B1 (ko) Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법
KR20060070364A (ko) 소자 분리막 형성 방법
KR20010073704A (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR20070058122A (ko) 반도체 소자의 소자분리막 형성방법
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR20040070648A (ko) Ｓｔｉ 갭필 마진 제조 방법
KR100503357B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR20070060341A (ko) 반도체 소자의 소자분리막 형성방법
KR20060134320A (ko) 반도체소자의 트랜치 소자분리막 및 그 제조방법
KR20080062582A (ko) 반도체 소자의 소자분리막 형성방법
KR20040001326A (ko) 반도체소자의 소자분리막 제조방법
KR20060127353A (ko) 반도체 소자 및 그 제조 방법
KR20060067373A (ko) 보이드 결함이 없는 트랜치 아이솔레이션 형성 방법
KR20060075777A (ko) 반도체 소자의 섀로우 트랜치 분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee