JP2006190937A - 半導体素子の素子分離膜形成方法 - Google Patents
半導体素子の素子分離膜形成方法 Download PDFInfo
- Publication number
- JP2006190937A JP2006190937A JP2005156737A JP2005156737A JP2006190937A JP 2006190937 A JP2006190937 A JP 2006190937A JP 2005156737 A JP2005156737 A JP 2005156737A JP 2005156737 A JP2005156737 A JP 2005156737A JP 2006190937 A JP2006190937 A JP 2006190937A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- element isolation
- trench
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 238000002955 isolation Methods 0.000 title claims abstract description 66
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 238000000059 patterning Methods 0.000 claims abstract 2
- 238000011049 filling Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】素子分離膜形成工程で発生するプラズマ損傷Wを防止する半導体素子の素子分離膜形成方法を提供。
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。
【選択図】図５
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。
【選択図】図５
Description
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の素子分離膜形成方法に関する。
半導体素子の製造方法に際して、活性領域と非活性領域を区分するための素子分離膜を形成するが、最近、半導体素子が高集積化、高密度化するにつれて、シャロートレンチ素子分離(Shallow Trench Isolation)工程を採用している。
しかし、半導体素子の高集積化に伴って適用されるシャロートレンチ素子分離工程を用いてもパターンスペースの減少により素子分離膜の深さが増加し、トレンチに埋め込まれた絶縁膜にはボイドなどが発生する。
また、前記シャロートレンチ素子分離工程によって素子分離膜が形成されるときに半導体基板がエッチングされてトレンチを形成するが、前記エッチングの際にプラズマを使用するため、活性領域と定義される半導体基板にはプラズマ損傷が発生するという問題点がある。
また、前記絶縁膜の蒸着工程の際にプラズマを使用するため、プラズマ損傷が発生するという問題点がある。
また、素子分離膜形成工程の際にトレンチ側壁に側壁酸化膜を形成するが、この側壁酸化膜により素子分離膜のトップコーナーにモウト(moat)不良が発生するという問題点がある。
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、素子分離膜形成工程の際に発生するプラズマ損傷が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
また、本発明の目的は、素子分離膜に発生するモウト不良が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
上記目的を達成するために、本発明の思想は、半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜を形成する段階と、前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含む。
前記側壁酸化膜は、シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することが好ましい。
前記第１トレンチ埋め込み用酸化膜または第２トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、またはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することが好ましい。
前記シリコン層は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することが好ましい。
前記パターニングされた半導体基板の所定の深さは、前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることが好ましい。
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、前記半導体基板の表面から５００Å〜１０００Å程度の深さであることが好ましい。
前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行うことが好ましい。
前記側壁酸化膜は、前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することが好ましい。
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できるという効果がある。
本発明によれば、前記のような方式で形成されるトレンチ埋め込み用酸化膜により、ＨＤＰ酸化膜をトレンチに埋め込むときに発生するプラズマ損傷が防止できるという効果がある。
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できるという効果がある。
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、トレンチの側壁に酸化膜が形成されて発生するモウト不良が防止できるという効果がある。
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には確然なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができるという効果がある。
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜または半導体基板の‘上’に在るあるいは接触していると記載される場合、前記ある膜は、前記他の膜または半導体基板に直接的に接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
図１〜図５は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
図１を参照すると、シリコン材質の半導体基板１０の全面上部にパッド酸化膜、パッド窒化膜を順次形成し、前記パッド窒化膜の所定の領域に素子分離膜形成用フォトレジストパターン１６を形成する。
前記フォトレジストパターン１６をエッチングマスクとしてパッド窒化膜１４、パッド酸化膜１２および半導体基板１０の所定の深さをプラズマエッチングし、非活性領域と活性領域を定義するトレンチＴを形成する。
前記パターニングされた半導体基板の所定の深Aさは前記半導体基板の表面から５００Å〜１０００Å程度の深さを持つが、前記深さは以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さである。したがって、トレンチ埋め込み工程の際に不良が発生することを防止することができる。
また、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
図２を参照すると、前記トレンチＴが定義された結果物にアッシング工程を行い、前記フォトレジストパターン１６を除去し、前記結果物の全面に側壁酸化膜１８を形成する工程を行う。
前記側壁酸化膜１８は、酸化工程または酸化膜を蒸着する工程のいずれか一つで形成できる。
前記側壁酸化膜１８は、前記トレンチＴを定義するために行われたエッチング工程による損傷を除去するために形成する。
図３を参照すると、前記側壁酸化膜１８が形成された結果物の全面に第１トレンチ埋め込み用第１酸化膜を形成する。前記第１トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ＨＤＰ ＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することもできる。
前記第１トレンチ埋め込み用酸化膜が形成された結果物の全面に、前記パッド窒化膜１４が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行い、第１素子分離膜２０の形成を完了する。
図４を参照すると、前記露出したパッド窒化膜１４およびその下部のパッド酸化膜１２を湿式工程によって除去し、素子分離膜２０形成領域と対応する活性領域上の半導体基板を露出させる。前記パッド窒化膜を除去するための湿式工程の際には、リン酸Ｈ３ＰＯ４を用い、前記パッド酸化膜を除去するための湿式工程の際には、ＨＦを用いた後、高温処理を行う。
前記素子分離膜２０の形成領域と対応する活性領域上の露出した半導体基板上にシリコン層２１を形成する。
前記シリコン層２１の形成工程の際に、前記シリコン層２１が前記第１素子分離膜２０の高さより高く形成できるようにするが、以後の工程によって前記第１素子分離膜２０上に第１トレンチ埋め込み用酸化膜と同一の酸化膜がさらに蒸着され、前記素子で要求される素子分離膜が形成できるようにする。
言い換えれば、前記第１トレンチ埋め込み用酸化膜が埋め込まれて形成された第１素子分離膜の厚さは、５００Å〜１０００Å程度であり、トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする厚さであって、素子で要求される厚さの素子分離膜は、第２トレンチ埋め込み用酸化膜の蒸着で形成できる。
前記シリコン層２１は選択的エピタキシャル工程によって形成するが、この選択的エピタキシャル工程は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを使用し、ＳｉＨ４、Ｓｉ２Ｈ６にＨＣｌ、Ｃｌ２ガスを追加して使用することができる。
前記シリコン層２１は２０００Å〜２５００Å程度の厚さにする。
一方、前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行う。
図５を参照すると、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層２１が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行う。これにより、前記第１素子分離膜２０上に第２トレンチ埋め込み用酸化膜が蒸着されて第２素子分離膜２３が形成されることにより、素子で要求される素子分離膜２０、２３の厚さとなる。
図示されてはいないが、前記シリコン層の上部にのみゲート酸化膜が形成されるようにし、前記ゲート酸化膜が形成された結果物の全面にゲート電極用導電膜を形成する工程を行うことにより、本工程を完了する。
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できる。
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、ゲート酸化膜の形成のためのケミカル前処理による側壁酸化膜のエッチングによるトレンチ側壁酸化膜がエッチングされて発生するモウト不良が防止できる。
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には完全なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができる。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更が可能なのは当該分野で通常の知識を有する者には明らかなことであり、そのような変形または変更は本発明の特許請求の範囲に属する。
１０…半導体基板
１２…パッド酸化膜
１４…パッド窒化膜
１６…フォトレジストパターン
１８…側壁酸化膜
２０、２３…素子分離膜
２１…シリコン層
１２…パッド酸化膜
１４…パッド窒化膜
１６…フォトレジストパターン
１８…側壁酸化膜
２０、２３…素子分離膜
２１…シリコン層
Claims (8)
- 半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、
前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、
前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、
前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、
前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。 - 前記側壁酸化膜は、
シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。 - 前記第１トレンチ埋め込み用酸化膜または前記第２トレンチ埋め込み用酸化膜は、
ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。 - 前記シリコン層は、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。。 - 前記パターニングされた半導体基板の所定の深さは、
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。 - 前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、
前記半導体基板の表面から５００Å〜１０００Å程度の深さであることを特徴とする請求項５記載の半導体素子の素子分離膜形成方法。 - 前記シリコン層形成工程の前に、
前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。 - 前記側壁酸化膜は、
前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114180A KR100702769B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006190937A true JP2006190937A (ja) | 2006-07-20 |
Family
ID=36084579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005156737A Pending JP2006190937A (ja) | 2004-12-28 | 2005-05-30 | 半導体素子の素子分離膜形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7018905B1 (ja) |
| JP (1) | JP2006190937A (ja) |
| KR (1) | KR100702769B1 (ja) |
| DE (1) | DE102005028628A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253273A (ja) * | 2008-04-10 | 2009-10-29 | Hynix Semiconductor Inc | 高集積半導体装置内の垂直型トランジスタの製造方法 |
| JP2011146700A (ja) * | 2010-01-18 | 2011-07-28 | Samsung Electronics Co Ltd | 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682977B2 (en) * | 2006-05-11 | 2010-03-23 | Micron Technology, Inc. | Methods of forming trench isolation and methods of forming arrays of FLASH memory cells |
| KR100842506B1 (ko) * | 2006-12-26 | 2008-07-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| CN103227143B (zh) * | 2013-04-08 | 2016-08-24 | 上海华力微电子有限公司 | 浅沟槽隔离工艺 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132342A (ja) * | 1985-12-05 | 1987-06-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JP2003332457A (ja) * | 1994-09-16 | 2003-11-21 | Toshiba Corp | 半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994202A (en) | 1997-01-23 | 1999-11-30 | International Business Machines Corporation | Threshold voltage tailoring of the corner of a MOSFET device |
| US6090683A (en) | 1997-06-16 | 2000-07-18 | Micron Technology, Inc. | Method of etching thermally grown oxide substantially selectively relative to deposited oxide |
| JPH11204788A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6180492B1 (en) | 1999-01-25 | 2001-01-30 | United Microelectronics Corp. | Method of forming a liner for shallow trench isolation |
| KR100354439B1 (ko) * | 2000-12-08 | 2002-09-28 | 삼성전자 주식회사 | 트렌치 소자 분리막 형성 방법 |
| KR100568100B1 (ko) * | 2001-03-05 | 2006-04-05 | 삼성전자주식회사 | 트렌치형 소자 분리막 형성 방법 |
| DE10222083B4 (de) * | 2001-05-18 | 2010-09-23 | Samsung Electronics Co., Ltd., Suwon | Isolationsverfahren für eine Halbleitervorrichtung |
| US6475875B1 (en) | 2001-07-09 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Shallow trench isolation elevation uniformity via insertion of a polysilicon etch layer |
| US6566225B2 (en) * | 2001-08-06 | 2003-05-20 | Macronix International Co., Ltd. | Formation method of shallow trench isolation |
| US6798038B2 (en) * | 2001-09-20 | 2004-09-28 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device with filling insulating film into trench |
| JP2003163262A (ja) * | 2001-11-28 | 2003-06-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20020033706A (ko) * | 2002-04-08 | 2002-05-07 | (주)지피엔이 | 신 aop 공법 및 장치 |
| US6500712B1 (en) * | 2002-06-17 | 2002-12-31 | Mosel Vitelic, Inc. | Fabrication of dielectric in trenches formed in a semiconductor substrate for a nonvolatile memory |
-
2004
- 2004-12-28 KR KR1020040114180A patent/KR100702769B1/ko not_active IP Right Cessation
-
2005
- 2005-05-30 JP JP2005156737A patent/JP2006190937A/ja active Pending
- 2005-06-10 US US11/150,033 patent/US7018905B1/en not_active Expired - Fee Related
- 2005-06-20 DE DE102005028628A patent/DE102005028628A1/de not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132342A (ja) * | 1985-12-05 | 1987-06-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JP2003332457A (ja) * | 1994-09-16 | 2003-11-21 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253273A (ja) * | 2008-04-10 | 2009-10-29 | Hynix Semiconductor Inc | 高集積半導体装置内の垂直型トランジスタの製造方法 |
| JP2011146700A (ja) * | 2010-01-18 | 2011-07-28 | Samsung Electronics Co Ltd | 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7018905B1 (en) | 2006-03-28 |
| KR20060075399A (ko) | 2006-07-04 |
| KR100702769B1 (ko) | 2007-04-03 |
| DE102005028628A1 (de) | 2006-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009099909A (ja) | 半導体装置の製造方法 | |
| US20080242046A1 (en) | Method on Forming an Isolation Film or a Semiconductor Device | |
| KR20020096334A (ko) | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 | |
| TW201409611A (zh) | 溝渠絕緣製程 | |
| JP2006190937A (ja) | 半導体素子の素子分離膜形成方法 | |
| KR101205066B1 (ko) | 반도체 소자의 소자 분리 방법 | |
| KR100649872B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| KR100613372B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| JP2002373935A (ja) | トレンチ素子分離方法 | |
| JP2010050145A (ja) | 素子分離構造の製造方法および素子分離構造 | |
| JP2009117799A (ja) | 半導体メモリ素子の素子分離膜形成方法 | |
| KR100869853B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| KR20080039111A (ko) | Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법 | |
| KR20040110792A (ko) | 반도체 소자의 얕은 트랜치 소자분리막 형성방법 | |
| KR20010073704A (ko) | 보이드 없는 반도체 소자의 트렌치 소자 분리 방법 | |
| KR100653704B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 | |
| KR20050102001A (ko) | 반도체 소자 제조 공정의 액티브 영역 형성 방법 | |
| KR100661722B1 (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| KR100861307B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP2014212230A (ja) | 半導体装置の製造方法 | |
| KR100619395B1 (ko) | 반도체 소자 제조 방법 | |
| KR20100032039A (ko) | 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 | |
| KR20050003013A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20080025859A (ko) | 반도체 장치의 패턴 매립 방법 | |
| KR20050002070A (ko) | 패드질화막 대신 패드폴리실리콘을 사용한 반도체 소자의트렌치 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100730 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110419 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110809 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110816 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110909 |