JP2003163262A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003163262A JP2001362030A JP2001362030A JP2003163262A JP 2003163262 A JP2003163262 A JP 2003163262A JP 2001362030 A JP2001362030 A JP 2001362030A JP 2001362030 A JP2001362030 A JP 2001362030A JP 2003163262 A JP2003163262 A JP 2003163262A
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Abstract

(57)【要約】 【課題】 トレンチで半導体素子を確実に分離できる半
導体装置を提供する。 【解決手段】 半導体装置の製造方法は、開口１０３ｈ
を有するシリコン窒化膜１０３を形成する工程と、シリ
コン基板１０１の一部分を開口１０３ｈに沿って選択的
に除去することにより、側面と底面とにより規定される
凹部をシリコン基板１０１に形成する工程と、凹部の側
面と底面とを酸化して側部１０５ｓと底部１０５ｂとを
有する熱酸化膜１０５を形成する工程と、シリコン窒化
膜１０３をマスクとして熱酸化膜１０５の底部１０５ｂ
とシリコン基板１０１の一部分とを選択的に除去するこ
とによりトレンチを形成する工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、素子分離用のトレンチを
有する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、半導体基板の上に形成された半導
体素子を分離するためにトレンチ分離を用いた半導体装
置が知られている。図１６〜図２１は、従来の半導体装
置の製造方法を示す断面図である。図１６を参照して、
シリコン基板１の（００１）面で表わされる表面に、厚
みが約２０ｎｍの熱酸化膜２を形成する。次に、熱酸化
膜２上に厚みが約２００ｎｍのシリコン窒化膜３を形成
する。シリコン窒化膜３上にレジストを塗布し、このレ
ジストを写真製版することによりレジストパターン４を
形成する。レジストパターン４をマスクとしてシリコン
窒化膜３および熱酸化膜２をドライエッチングする。こ
のとき、シリコン基板１の一部分がエッチングされて凹
部１ｈも形成される。
【０００３】図１７を参照して、レジストパターン４を
除去した後パターニングされたシリコン窒化膜３および
熱酸化膜２をマスクとしてシリコン基板１をドライエッ
チングする。これによって深さが約３００ｎｍのトレン
チ７を形成する。
【０００４】図１８を参照して、トレンチ７をエッチン
グで形成する際には、プラズマを用いる。プラズマによ
り生じたダメージ層の除去を目的として、さらに、トレ
ンチ７のコーナー部分７ｃでの電界集中を防ぐためのト
レンチ７のコーナー部分７ｃを丸めることを目的とし
て、トレンチの表面を熱酸化する。これにより、厚みが
約３０ｎｍの熱酸化膜５を形成する。
【０００５】図１９を参照して、厚みが約５００ｎｍの
シリコン酸化膜９を形成する。このシリコン酸化膜９
は、トレンチ７を埋込む。
【０００６】図２０を参照して、シリコン酸化膜９を除
去してシリコン窒化膜３を露出させる。シリコン酸化膜
９の除去方法としては、ＣＭＰ（化学的機械的研磨法）
またはエッチバックを用いる。
【０００７】図２１を参照して、シリコン酸化膜９をフ
ッ酸で所定量だけウエットエッチングした後、シリコン
窒化膜３を熱リン酸で除去する。これにより、トレンチ
素子分離（ＳＴＩ：Shallow Trench Isolation）１０が
形成される。その後、ｎ型ウェル、ｐ型ウェル、ゲート
酸化膜、ゲート電極、ソース・ドレイン領域などの形成
を行ない、トランジスタなどの素子を形成する。
【０００８】
【発明が解決しようとする課題】従来の製造方法で生じ
る問題点を以下に説明する。図２２は、従来の製造工程
で生じる問題点を示す断面図である。図２２を参照し
て、トレンチ７のコーナー部分７ｃをさらに丸めるため
には、熱酸化により形成される熱酸化膜５の厚みは厚い
ほど好ましい。このため、図２２で示すように、熱酸化
量を大きくして、熱酸化膜５の厚みを大きく（たとえば
６０ｎｍ）することが考えられる。しかしながら、熱酸
化膜５の量を大きくすると、シリコン基板１の表面側か
ら見たトレンチ７の開口幅Ｗ２が、図１８でのトレンチ
７の開口幅Ｗ１より小さくなる。その後、図１９で示す
工程において、トレンチ７にシリコン酸化膜９を埋込む
ことが困難となり、埋込性が悪くなる。これにより素子
分離が確実に行なうことができなくなり、半導体装置の
信頼性が低下するという問題があった。
【０００９】そこで、この発明は上述のような問題点を
解決するためになされたものであり、信頼性の高い半導
体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に従った半導体
装置の製造方法は、シリコンを含む半導体基板の主表面
に、第１の開口を有するマスク層を形成する工程と、マ
スク層をマスクとして半導体基板の一部分を第１の開口
に沿って選択的に除去することにより、側面と底面とに
より規定される凹部を半導体基板に形成する工程と、凹
部の側面と底面とを酸化して側部と底部とを有する第１
のシリコン酸化膜を形成する工程と、マスク層をマスク
として第１のシリコン酸化膜の底部と半導体基板の一部
分とを選択的に除去することによりトレンチを形成する
工程と、トレンチの表面を酸化する工程とを備える。
【００１１】このような工程を備えた半導体装置の製造
方法に従えば、凹部の側面と底面とを酸化して側部と底
部を有するシリコン酸化膜を形成した後トレンチを形成
し、その後トレンチの表面を酸化する。したがって、ト
レンチの表面の大部分は１回酸化されるのに対して、凹
部の側部は、第１のシリコン酸化膜を形成する工程と、
その後のトレンチ表面を酸化する工程との２つの工程で
酸化される。このため、トレンチのコーナー部分は二度
酸化されるため、この部分での酸化量が大きくなる。し
たがって、トレンチのコーナー部分での電界集中を防止
することができる。さらに、その他の部分のトレンチの
表面は一度酸化されるだけであるため、トレンチの開口
径を小さくしすぎることがない。その結果、後の工程で
トレンチを絶縁膜で埋込みやすくなり信頼性の高い半導
体装置を提供することができる。
【００１２】また好ましくは、半導体装置の製造方法
は、マスク層を形成する前に半導体基板の主表面に第２
のシリコン酸化膜を形成する工程をさらに備える。凹部
を形成する工程は、第２のシリコン酸化膜の一部分を除
去して第１の開口に連なる第２の開口を第２のシリコン
酸化膜に形成するとともに、半導体基板の一部分を除去
して第２の開口に連なる凹部を形成することを含む。こ
の場合、マスク層と半導体基板との間にシリコン酸化膜
を形成するため、マスク層が半導体基板に応力などを加
えるのを防止することができる。
【００１３】また好ましくは、第１のシリコン酸化膜を
形成する工程は、第２の開口を規定する第２のシリコン
酸化膜の部分に連なるように第１のシリコン酸化膜を形
成する工程を含む。
【００１４】また好ましくは、半導体装置の製造方法
は、第２のシリコン酸化膜とマスク層との間にポリシリ
コン層を形成する工程をさらに備える。凹部を形成する
工程は、ポリシリコン層の一部分を除去して第１の開口
に連なる第３の開口をポリシリコン層に形成するととも
に、第３の開口に連なる第２の開口と凹部とを形成する
ことを含む。第１のシリコン酸化膜を形成する工程は、
第３の開口を規定するポリシリコン層の部分を酸化して
第１のシリコン酸化膜を形成することを含む。この場
合、ポリシリコン層も酸化されて第１のシリコン酸化膜
が形成されるため、シリコン酸化膜の厚みを厚くするこ
とができる。そのため、トレンチのコーナー部分での電
界集中をさらに緩和することができる。
【００１５】また好ましくは、ポリシリコン層を形成す
る工程は、フローティングゲート電極となる帯状導電層
を形成する工程を含む。半導体装置の製造方法は、トレ
ンチを形成した後に帯状導電層をパターニングしてフロ
ーティングゲート電極を形成する工程をさらに備える。
この場合、帯状導電層の側壁部分が酸化されるためこの
部分でのシリコン酸化膜の厚みが厚くなる。その後、帯
状導電層をパターニングしてフローティングゲート電極
を形成すれば、フローティングゲート電極からトレンチ
まで続くシリコン酸化膜が形成される。その結果、トレ
ンチのコーナー部分を丸めることができ、電界集中を緩
和することができる不揮発性の半導体記憶装置を提供す
ることができる。
【００１６】また好ましくは、トレンチを形成する工程
は、第１のシリコン酸化膜の底部を除去するとともに、
第１のシリコン酸化膜の側部を残存させる工程を含む。
この場合、第１のシリコン酸化膜の側部が残存するた
め、この部分でのシリコン酸化膜の厚みが厚くなりトレ
ンチのコーナー部での電界集中を緩和することができ
る。
【００１７】また好ましくは、マスク層を形成する工程
は、シリコン窒化膜を含むマスク層を形成することを含
む。
【００１８】この発明に従った半導体装置は、上述のい
ずれかの方法で製造される。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
【００２０】（実施の形態１）図１〜８は、この発明の
実施の形態１に従った半導体装置の製造方法を説明する
ための断面図である。図１を参照して、シリコン基板１
０１の表面に、厚みが約２０ｎｍの第２のシリコン酸化
膜としての熱酸化膜１０２を形成する。熱酸化膜１０２
上に、厚みが約２００ｎｍのシリコン窒化膜１０３を形
成する。シリコン窒化膜１０３上にレジストを塗布し、
このレジストをパターニングすることによりレジストパ
ターン１０４を形成する。レジストパターン１０４をマ
スクとしてシリコン窒化膜１０３、熱酸化膜１０２およ
びシリコン基板１０１をドライエッチングする。これに
より、マスク層としてのシリコン窒化膜１０３には第１
の開口としての開口１０３ｈが形成される。熱酸化膜１
０２には、第１の開口に連なる第２の開口としての開口
１０２ｈが形成される。シリコン基板１０１には、側面
１０１ｓと底面１０１ｂとを有する、第１および第２の
開口に連なる凹部１０１ｈが形成される。
【００２１】図２を参照して、レジストパターン１０４
を除去する。その後、熱酸化により、厚みが約３０ｎｍ
の第１のシリコン酸化膜としての熱酸化膜１０５を形成
する。熱酸化膜１０５は、熱酸化膜１０２のうち開口１
０２ｈを規定する部分に連なり、側面１０１ｓが酸化さ
れて形成された側部１０５ｓと、底面１０１ｂが酸化さ
れて形成された底部１０５ｂとを有する。
【００２２】図３を参照して、パターニングされたシリ
コン窒化膜１０３および熱酸化膜１０２をマスクとして
熱酸化膜１０５をドライエッチングする。これにより、
熱酸化膜１０５の底部１０５ｂが除去され、側部１０５
ｓが残存する。この側部１０５ｓが残存する部分の厚み
Ｈ１は、シリコン酸化膜の厚みが熱酸化膜１０２の厚み
よりも厚くなっており、この側部１０５ｓがバーズビー
クとして存在する。
【００２３】図４を参照して、シリコン基板１０１をド
ライエッチング（プラズマエッチング）することによ
り、開口１０３ｈに沿ってシリコン基板１０１の一部分
を除去して深さが約３００ｎｍのトレンチ１０７を形成
する。
【００２４】図５を参照して、トレンチ１０７を形成す
る際のプラズマエッチングによるダメージ層の除去を目
的として、また、トレンチ１０７のコーナー部分１０７
ｃでの電界集中を防ぐためのコーナー部分１０７ｃを丸
めることを目的として、トレンチ１０７の表面を熱酸化
する。これにより厚みが約３０ｎｍの熱酸化膜１１５を
形成する。コーナー部分１０７ｃでは、図２で示す工程
と合せて、厚みが約６０ｎｍの熱酸化膜が形成されたこ
とになる。シリコン基板１０１の主表面１０１ｆから見
たトレンチ１０７の開口幅Ｗ１は、図２２で示す開口幅
Ｗ２よりも大きくなる。
【００２５】図６を参照して、トレンチ１０７にシリコ
ン酸化膜１０９を埋込む。このとき、図２２でのトレン
チの開口幅Ｗ２よりも大きな開口幅Ｗ１をトレンチ１０
７は有するため、シリコン酸化膜１０９でトレンチ１０
７を埋込みやすくなる。シリコン酸化膜１０９の厚みは
約５００ｎｍである。
【００２６】図７を参照して、シリコン酸化膜１０９を
除去してシリコン窒化膜１０３の表面を露出させる。こ
の除去方法としては、ＣＭＰまたはエッチバックを用い
る。
【００２７】図８を参照して、シリコン酸化膜１０９を
フッ酸で所定量だけウエットエッチングする。その後シ
リコン窒化膜１０３を熱リン酸で除去する。これによ
り、トレンチ素子分離１１０が完成する。
【００２８】以上のような、この発明に従った半導体装
置の製造方法では、トレンチ１０７のコーナー部分１０
７ｃは、図２で示す工程と、図５で示す工程の２回酸化
される。そのため、コーナー部分１０７ｃを十分に丸め
ることができ、この部分での電界集中を緩和することが
できる。さらに、その他の部分では、トレンチ１０７の
表面は一度しか酸化されない。その結果、トレンチ１０
７の幅を小さくすることがないため、シリコン酸化膜１
０９でトレンチ１０７を埋込みやすくなる。
【００２９】（実施の形態２）図９〜１４は、この発明
の実施の形態２に従った半導体装置の製造方法を説明す
るための断面図である。図９を参照して、シリコン基板
１０１の主表面１０１ｆ上に熱酸化膜１０２を形成す
る。熱酸化膜１０２上にポリシリコン層としてのドープ
トポリシリコン膜１１１を形成する。ドープトポリシリ
コン膜１１１上にシリコン窒化膜１０３およびレジスト
パターン１０４を形成する。レジストパターン１０４を
マスクとしてシリコン窒化膜１０３、ドープトポリシリ
コン膜１１１、熱酸化膜１０２およびシリコン基板１０
１をエッチングする。これにより実施の形態１と同様の
開口１０３ｈ、１０２ｈおよび凹部１０１ｈを形成する
とともに、ドープトポリシリコン膜１１１に第３の開口
としての開口１１１ｈを形成する。
【００３０】図１０を参照して、レジストパターン１０
４を除去した後、凹部１０１ｈの側面１０１ｓおよび底
面１０１ｂと、ドープトポリシリコン膜１１１のうち開
口１１１ｈを規定する部分を熱酸化する。これにより第
１のシリコン酸化膜としての熱酸化膜１０５を形成す
る。熱酸化膜１０５は、側面１０１ｓおよびドープトポ
リシリコン膜１１１が酸化されて形成された側部１０５
ｓと、底面１０１ｂが酸化されて形成された底部１０５
ｂとを有する。
【００３１】図１１を参照して開口１０３ｈに沿って熱
酸化膜１０５をエッチングする。これにより熱酸化膜１
０５の底部１０５ｂを除去し、側部１０５ｓを残存させ
る。なお、このとき側部１０５ｓの高さＨ２は、実施の
形態１の図３で示す高さＨ１よりも大きい。
【００３２】図１２を参照して、引続きシリコン窒化膜
１０３をマスクとして開口１０３ｈに沿ってシリコン基
板１０１をエッチングする。これによりトレンチ１０７
を形成する。
【００３３】図１３を参照して、トレンチ１０７の表面
を熱酸化する。これにより熱酸化膜１１５を形成する。
このとき、トレンチ１０７のコーナー部分１０７ｃも酸
化されるため、この部分での熱酸化膜の膜厚が特に厚く
なる。これに対して、コーナー部分１０７ｃ以外では、
一度の熱酸化が行なわれるだけである。
【００３４】図１４を参照して、実施の形態１と同様の
工程に従いトレンチ１０７にシリコン酸化膜１０９を埋
込む。その後シリコン窒化膜１０３を除去してトレンチ
素子分離１１０が完成する。
【００３５】このような半導体装置では、実施の形態１
に従った半導体装置と同様の効果がある。さらに、ドー
プトポリシリコン膜１１１のうち、開口１１１ｈを規定
する部分も酸化されるため、トレンチ１０７のコーナー
部分１０７ｃでの熱酸化膜の膜厚が特に厚くなる。その
結果、実施の形態１以上に、トレンチ１０７のコーナー
部分１０７ｃでの電界集中を緩和することができる。
【００３６】（実施の形態３）図１５は、この発明の実
施の形態３に従った不揮発性半導体記憶装置の断面図で
ある。実施の形態３では、半導体装置として、不揮発性
半導体記憶装置を製造する。まず、図１４で示すドープ
トポリシリコン膜１１１として帯状導電膜を用いる。こ
の帯状導電膜上にシリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜からなる誘電体膜と、ポリシリコン膜とを
形成する。
【００３７】ポリシリコン膜上にコントロールゲート電
極のパターンを有するレジストパターンを形成し、この
レジストパターンに従ってポリシリコン膜、誘電体膜お
よび帯状導電膜をエッチングする。これにより、図１５
で示すように、フローティングゲート電極１５１と、誘
電体膜１５２と、コントロールゲート電極１５３とを有
する不揮発性半導体記憶装置が得られる。なお、フロー
ティングゲート電極１５１は、帯状導電膜としてのドー
プトポリシリコン膜１１１をエッチングして得られるも
のである。
【００３８】このような工程を備えた、この発明の半導
体装置では、まず、実施の形態２に従った半導体装置と
同様の効果がある。さらに、フローティングゲート電極
となるべき帯状導電層を形成する工程に引続いてトレン
チ１０７を形成するエッチングを行なうことができるた
め、製造工程を増やすことなく不揮発性半導体記憶装置
を提供することができる。
【００３９】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、このようなトレンチ素子分離
を有する半導体素子は、ＤＲＡＭ（ダイナミック型ラン
ダムアクセスメモリ）、ＳＲＡＭ（スタティック型ラン
ダムアクセスメモリ）などのメモリ素子を分離する領域
に用いることができる。さらに、ロジック領域での素子
分離にも用いることができる。
【００４０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４１】
【発明の効果】この発明に従えば、トレンチにより確実
に素子間を分離することができる半導体装置を提供する
ことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従った半導体装置
の製造方法の第１工程を示す断面図である。
【図２】 この発明の実施の形態１に従った半導体装置
の製造方法の第２工程を示す断面図である。
【図３】 この発明の実施の形態１に従った半導体装置
の製造方法の第３工程を示す断面図である。
【図４】 この発明の実施の形態１に従った半導体装置
の製造方法の第４工程を示す断面図である。
【図５】 この発明の実施の形態１に従った半導体装置
の製造方法の第５工程を示す断面図である。
【図６】 この発明の実施の形態１に従った半導体装置
の製造方法の第６工程を示す断面図である。
【図７】 この発明の実施の形態１に従った半導体装置
の製造方法の第７工程を示す断面図である。
【図８】 この発明の実施の形態１に従った半導体装置
の製造方法の第８工程を示す断面図である。
【図９】 この発明の実施の形態２に従った半導体装置
の製造方法の第１工程を示す断面図である。
【図１０】 この発明の実施の形態２に従った半導体装
置の製造方法の第２工程を示す断面図である。
【図１１】 この発明の実施の形態２に従った半導体装
置の製造方法の第３工程を示す断面図である。
【図１２】 この発明の実施の形態２に従った半導体装
置の製造方法の第４工程を示す断面図である。
【図１３】 この発明の実施の形態２に従った半導体装
置の製造方法の第５工程を示す断面図である。
【図１４】 この発明の実施の形態２に従った半導体装
置の製造方法の第６工程を示す断面図である。
【図１５】 この発明の実施の形態３に従った不揮発性
半導体記憶装置の断面図である。
【図１６】 従来の半導体装置の製造方法の第１工程を
示す断面図である。
【図１７】 従来の半導体装置の製造方法の第２工程を
示す断面図である。
【図１８】 従来の半導体装置の製造方法の第３工程を
示す断面図である。
【図１９】 従来の半導体装置の製造方法の第４工程を
示す断面図である。
【図２０】 従来の半導体装置の製造方法の第５工程を
示す断面図である。
【図２１】 従来の半導体装置の製造方法の第６工程を
示す断面図である。
【図２２】 従来の製造工程で生じる問題点を示す断面
図である。
【符号の説明】
１０１ シリコン基板、１０１ｂ 底面、１０１ｈ 凹
部、１０１ｓ 側面、１０２，１０５，１１５ 熱酸化
膜、１０３ シリコン窒化膜、１０２ｈ，１０３ｈ，１
１１ｈ 開口、１０３ シリコン窒化膜、１０５ｂ 底
部、１０５ｓ側部、１０７ トレンチ、１１１ ドープ
トポリシリコン膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA37 AA45 AA47 AA67 AA70 AA77 AA78 BA01 CA07 CA17 DA02 DA23 DA24 DA28 5F083 EP02 EP22 EP55 JA04 NA01 PR12 5F101 BA29 BA36 BB02 BD02 BD35 BH03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 シリコンを含む半導体基板の主表面に、
    第１の開口を有するマスク層を形成する工程と、 前記マスク層をマスクとして前記半導体基板の一部分を
    前記第１の開口に沿って選択的に除去することにより、
    側面と底面とにより規定される凹部を前記半導体基板に
    形成する工程と、 前記凹部の側面と底面とを酸化して側部と底部とを有す
    る第１のシリコン酸化膜を形成する工程と、 前記マスク層をマスクとして前記第１のシリコン酸化膜
    の底部と前記半導体基板の一部分とを選択的に除去する
    ことによりトレンチを形成する工程と、 前記トレンチの表面を酸化する工程とを備えた、半導体
    装置の製造方法。
  2. 【請求項２】 前記マスク層を形成する前に前記半導体
    基板の主表面に第２のシリコン酸化膜を形成する工程を
    さらに備え、前記凹部を形成する工程は、前記第２のシ
    リコン酸化膜の一部分を除去して前記第１の開口に連な
    る第２の開口を前記第２のシリコン酸化膜に形成すると
    ともに、前記半導体基板の一部分を除去して前記第２の
    開口に連なる前記凹部を形成することを含む、請求項１
    に記載の半導体装置の製造方法。
  3. 【請求項３】 第１のシリコン酸化膜を形成する工程
    は、前記第２の開口を規定する前記第２のシリコン酸化
    膜の部分に連なるように前記第１のシリコン酸化膜を形
    成する工程を含む、請求項２に記載の半導体装置の製造
    方法。
  4. 【請求項４】 前記第２のシリコン酸化膜と前記マスク
    層との間にポリシリコン層を形成する工程をさらに備
    え、前記凹部を形成する工程は、前記ポリシリコン層の
    一部分を除去して前記第１の開口に連なる第３の開口を
    前記ポリシリコン層に形成するとともに、前記第３の開
    口に連なる前記第２の開口と前記凹部とを形成する工程
    を含み、前記第１のシリコン酸化膜を形成する工程は、
    前記第３の開口を規定する前記ポリシリコン層の部分を
    酸化して前記第１のシリコン酸化膜を形成する工程を含
    む、請求項２または３に記載の半導体装置の製造方法。
  5. 【請求項５】 前記ポリシリコン層を形成する工程は、
    フローティングゲート電極となる帯状導電層を形成する
    工程を含み、前記トレンチを形成した後に前記帯状導電
    層をパターニングしてフローティングゲート電極を形成
    する工程をさらに備えた、請求項４に記載の半導体装置
    の製造方法。
  6. 【請求項６】 前記トレンチを形成する工程は、前記第
    １のシリコン酸化膜の底部を除去するとともに、第１の
    シリコン酸化膜の側部を残存させる工程を含む、請求項
    １から５のいずれか１項に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記マスク層を形成する工程は、シリコ
    ン窒化膜を含む前記マスク層を形成することを含む、請
    求項１から６のいずれか１項に記載の半導体装置の製造
    方法。
  8. 【請求項８】 請求項１から７のいずれか１項に記載の
    方法で製造した半導体装置。
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