JP2006024605A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【課題】膜厚の異なる複数のゲート絶縁膜を備えた半導体集積回路装置において、ゲート絶縁膜の信頼性向上、MOSトランジスタの特性向上を図る。
【解決手段】第1の領域R1及び第3の領域R3のSiO2膜8上にホトレジスト層9を選択的に形成し、第2の領域R2のSiO2膜8をエッチングにより除去する。次に、ホトレジスト層9を除去した後に、シリコン基板1を熱酸化して第2の領域R2に第1のゲート絶縁膜8aよりも薄いSiO2膜8bを形成する。次に、第3の領域R3のSiO2膜8bをエッチング除去する。次に、ホトレジスト層10を除去した後に、シリコン基板1を熱酸化し第3の領域R3に第2のゲート絶縁膜8bよりも薄いSiO2膜8cを形成する。
【選択図】図1
【解決手段】第1の領域R1及び第3の領域R3のSiO2膜8上にホトレジスト層9を選択的に形成し、第2の領域R2のSiO2膜8をエッチングにより除去する。次に、ホトレジスト層9を除去した後に、シリコン基板1を熱酸化して第2の領域R2に第1のゲート絶縁膜8aよりも薄いSiO2膜8bを形成する。次に、第3の領域R3のSiO2膜8bをエッチング除去する。次に、ホトレジスト層10を除去した後に、シリコン基板1を熱酸化し第3の領域R3に第2のゲート絶縁膜8bよりも薄いSiO2膜8cを形成する。
【選択図】図1
Description
本発明は、半導体集積回路装置の製造方法に関し、特に膜厚の異なる複数のゲート絶縁膜を備えた半導体集積回路装置の製造方法に関する。
近年、半導体集積回路装置の高集積化と高機能化が図られ、例えば、フラッシュメモリ等のメモリや高耐圧MOSトランジスタを内蔵したシステムLSIが開発されている。
係る半導体集積回路装置において、低耐圧MOSトランジスタと高耐圧MOSトランジスタとを同一半導体基板上に集積化する場合に、低耐圧のMOSトランジスタではゲート絶縁膜が薄く形成されることで微細化が図られ、一方、高耐圧のMOSトランジスタでは高いゲート絶縁耐圧を確保するために、ゲート絶縁膜の膜厚が厚く形成されていた。
同一半導体基板上に、膜厚の異なる複数のゲート絶縁膜を形成する場合には、一般に、厚いゲート絶縁膜を形成し、その厚いゲート絶縁膜のある領域を選択的にエッチングして、再度、熱酸化をして薄いゲート絶縁膜を形成するという方法が知られている。
特開2003−60074号公報
同一半導体基板上に、膜厚の異なる複数のゲート絶縁膜を形成する場合には、一般に、厚いゲート絶縁膜を形成し、その厚いゲート絶縁膜のある領域を選択的にエッチングして、再度、熱酸化をして薄いゲート絶縁膜を形成するという方法が知られている。
しかしながら、上記のようなエッチングと熱酸化を何度も繰り返すと、ゲート絶縁膜の信頼性が悪化したり、フィールド酸化膜がエッチングされて薄くなり、トランジスタ特性に悪影響を及ぼすなどの問題が生じる。
そこで、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に、第1の膜厚を有する第1のゲート絶縁膜、第2の膜厚を有する第2のゲート絶縁膜、第3の膜厚を有する第3のゲート絶縁膜を備える半導体集積回路装置の製造方法において、前記半導体基板の第1、第2及び第3の各領域の一部にフィールド絶縁膜を形成する工程と、前記第1、第2及び第3の各領域に前記フィールド絶縁膜に隣接して、絶縁膜を形成し、前記第1の領域に形成された前記絶縁膜を第1のゲート絶縁膜とする工程と、前記第2の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第2の絶縁膜を形成する工程と、前記第3の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第3の絶縁膜を形成する工程と、を備えることを特徴とする
ものである。
ものである。
本発明によれば、第1のゲート絶縁膜については、最初に形成された絶縁膜をそのまま利用して形成され、第2及び第3のゲート絶縁膜を形成するためのエッチングは1回だけなので、エッチング回数は最小限で済み、膜厚の異なる第1,第2,第3のゲート絶縁膜の信頼性が向上するとともに、フィールド酸化膜のエッチング量も最小限にすることができるので、フィールド絶縁膜のプロセスマージンも増加する。
さらに、フィールド絶縁膜が過度に削られることにより生じるMOSトランジスタの特性悪化(例えば、逆狭チャネル効果やドレイン電流特性のキンク)を防止することができる。
次に、本発明の実施形態に係る半導体集積回路装置の製造方法について、図面を参照しながら説明する。まず、実施形態に係る半導体集積回路装置の製造方法と対比される参考例について説明する。
図1に示すように、図1(a)に示すように、P型のシリコン基板1の表面に約10nmのSiO2膜2(二酸化シリコン膜)を熱酸化により形成する。これに続いて、SiO2膜2上に、CVD法により約50nmの膜厚を有するポリシリコン膜3(Polysilicon film)、120nmの膜厚を有するSi3N4膜4(Silicon Nitride Film)を形成する。さらに、Si3N4膜4上に、複数の開口部5hを有するホトレジスト層5を形成する。
次に、図1(b)に示すように、複数の開口部5hを有するホトレジスト層5をマスクとして、開口部5hに露出されたSi3N4膜4、ポリシリコン膜3、SiO2膜2を順番にエッチングし、さらに、P型シリコン基板1の表面をエッチングして、トレンチ溝6a,6b,6cを形成する。いわゆるシャロウ・トレンチ・アイソレーション(Shallow Trench Isolation)において、トレンチ溝6の深さは1μm以下であることが好ましい。
次に、図1(c)に示すように、CVD法によりSiO2膜7(例えば、TEOS膜)を、トレンチ溝6a,6b,6c内を含めて全面に堆積する。そして、図1(d)に示すように、CMP法(Chemical Mechanical Polishing Method)を用いて、SiO2膜7の表面をポリッシングする。このとき、Si3N4膜4はCMPの終点検出膜として働き、Si3N4膜4が露出したことを光学的手法により検出した時点でCMPを停止する。このようにして、トレンチ溝6a、6b、6cにそれぞれ選択的に埋め込まれたトレンチ絶縁膜7a,7b,7cがフィールド絶縁膜として形成される。
その後、図2(a)に示すように、Si3N4膜4をホット燐酸などの薬品を用いて除去し、ポリシリコン膜3をドライエッチングにより除去し、さらにSiO2膜2を必要に応じてエッチング除去する。これにより、素子分離構造として微細化に適した、シャロウ・トレンチ・アイソレーション構造が形成される。
次に、図2(b)に示すように、トレンチ絶縁膜7a,7b,7cが形成されたシリコン基板1の表面に、各トレンチ絶縁膜7a,7b,7cに隣接してSiO2膜8(例えば熱酸化膜又は、CVD法によるTEOS膜)を例えば、20nmの膜厚に形成する。
次に、図2(c)に示すように、第1の領域R1のSiO2膜8上に露光及び現像処理によりホトレジスト層9を選択的に形成し、このホトレジスト層9をマスクとして、これと隣接する第2の領域R2及び第3の領域R3のSiO2膜8をエッチングにより除去して、シリコン基板1の表面を露出する。第1の領域R1に残存したSiO2膜8aが、第1のゲート絶縁膜8a(膜厚T1=20nm)となる。このエッチング時に、第2の領域R2のトレンチ絶縁膜7b及び第3の領域R3のトレンチ絶縁膜7cがエッチングされ、シリコン基板1の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられる。
次に、図2(d)に示すように、ホトレジスト層9を除去した後に、シリコン基板1を熱酸化して、第2の領域R2及び第3の領域R3に、第1のゲート絶縁膜8aよりも薄い、例えば7nmのSiO2膜8bを形成する。第2の領域R2に形成されたSiO2膜8bはそのまま第2のゲート絶縁膜8b(膜厚T2=7nm)となる。
次に、図3(a)に示すように、第1の領域R1及び第2の領域R2上をホトレジスト10で被覆して、第3の領域R3のSiO2膜8bをエッチング除去して、シリコン基板1を露出する。
次に、図3(b)に示すように、ホトレジスト層10を除去した後に、シリコン基板1を熱酸化し、第3の領域R3に第2のゲート絶縁膜8bよりも薄い、例えば3nmのSiO2膜8cを形成する。これが、第3のゲート絶縁膜8c(膜厚T3=3nm)となる。その後、第1のゲート絶縁膜8a上にゲート電極11a、第2のゲート絶縁膜8b上にゲート電極11b、第3のゲート絶縁膜8c上にゲート電極11cを形成する。その後、各ゲート電極11a,11b,11cに隣接してソース層及びドレイン層を形成する。これにより、第1の領域R1には高耐圧のMOSトランジスタが形成され、第2の領域R2には中耐圧のMOSトランジスタが形成され、第3の領域R3には低耐圧のMOSトランジスタが形成される。
しかしながら、上述した参考例の半導体集積回路装置の製造方法によれば、第3の領域R3は2回のエッチングを受けるため、特に第3のゲート絶縁膜8cの信頼性に問題がある。また、この第3の領域R3のトレンチ絶縁膜7cも2回のエッチング工程で削られ、シリコン基板1の表面から上の部分の高さが、第1の領域R1のトレンチ絶縁膜7aや第2の領域R2のトレンチ絶縁膜7bに比して、相当低くなり素子分離特性が劣化する。このため、その対策として予めトレンチ絶縁膜7a,7b,7cを厚く形成しておくことも考えられるが、そうすると、エッチングを受けない第1の領域R1のトレンチ絶縁膜7aが高くなりすぎ、ゲート電極形成時に、トレンチ絶縁膜7aの側壁にゲート電極材料(例えば、ポリシリコン)のストリンガーが生じてしまうという問題があった。
また、前記2回のエッチング時に、第3の領域R3のトレンチ絶縁膜7cのエッジも大きくえぐられ、凹部7dが形成されてしまう。図4は、第3の領域に形成された低耐圧のMOSトランジスタを示す図であり、図4(a)はその平面図、図4(b)は図4(a)のX−X線に沿った断面図である。
図4(a)(b)において、12cはソース層、13cはドレイン層、14cはチャネル領域である。図4(a)(b)から明らかなように、このMOSトランジスタはゲート電極11cの一部がトレンチ絶縁膜7cの凹部7dに入り込んだ構造となる。そうするとこのMOSトランジスタは図5(a)に示すように、チャネル幅GWが小さくなると、しきい値Vtが低下するという逆狭チャネル効果が生じてしまう。また、図5(b)に示すように、ドレイン電流(Id)特性にキンクが生じるという問題があった。
そこで、次に、本発明の実施形態に係る半導体集積回路装置の製造方法について、図面を参照しながら説明する。本実施形態では、参考例の問題を解決するために、複数のゲート絶縁膜を形成するためのエッチング回数を最小限に制限したものである。
図6(a)に示すように、参考例と同じ方法で、P型のシリコン基板1の表面にトレンチ絶縁膜7a,7b,7cを形成する。次に、図6(b)に示すように、トレンチ絶縁膜7a,7b,7cに隣接してSiO2膜8(例えば、熱酸化膜又は、CVD法によるTEOS膜)を例えば、20nmの膜厚に形成する。
次に、図6(c)に示すように、第1の領域R1及び第3の領域R3のSiO2膜8上に、露光及び現像処理によりホトレジスト層9を選択的に形成し、このホトレジスト層9をマスクとして、これと隣接する第2の領域R2のSiO2膜8をエッチングにより除去して、シリコン基板1の表面を露出する。第1の領域R1に残存したSiO2膜8aが、第1のゲート絶縁膜8a(膜厚T1=20nm)となる。このエッチング時に、第2の領域R2のトレンチ絶縁膜7bがエッチングされ、シリコン基板1の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられるが、第1の領域R1のトレンチ絶縁膜7a、第3の領域R3のトレンチ絶縁膜7cについてはホトレジスト層9で覆われているためにエッチングを受けない。
次に、図6(d)に示すように、ホトレジスト層9を除去した後に、シリコン基板1を熱酸化して、第2の領域R2に、第1のゲート絶縁膜8aよりも薄い、例えば7nmのSiO2膜8bを形成する。第2の領域R2に形成されたSiO2膜8bはそのまま第2のゲート絶縁膜8b(膜厚T2=7nm)となる。
次に、図7(a)に示すように、第1の領域R1及び第2の領域R2上をホトレジスト10で被覆して、第3の領域R3のSiO2膜8bをエッチング除去して、シリコン基板1を露出する。このエッチング時に、第3の領域R3のトレンチ絶縁膜7cがエッチングされ、シリコン基板1の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられるが、参考例とは異なり、1回のエッチングだけなので、えぐられる量も比較的小さい。
次に、図7(b)に示すように、ホトレジスト層10を除去した後に、シリコン基板1を熱酸化し、第3の領域R3に第2のゲート絶縁膜8bよりも薄い、例えば3nmのSiO2膜8cを形成する。これが、第3のゲート絶縁膜8c(膜厚T3=3nm)となる。その後は参考例と同様に、第1のゲート絶縁膜8a上にゲート電極11a、第2のゲート絶縁膜8b上にゲート電極11b、第3のゲート絶縁膜8c上にゲート電極11cを形成する。その後、各ゲート電極11a,11b,11cに隣接してソース層及びドレイン層を形成する。これにより、第1の領域R1には高耐圧のMOSトランジスタが形成され、第2の領域R2には中耐圧のMOSトランジスタが形成され、第3の領域R3には低耐圧のMOSトランジスタが形成される。
本実施形態によれば、第1の領域R1はエッチングされず、第2の領域R2及び第3の領域R3のエッチングは1回だけなので、参考例のような第3のゲート絶縁膜8cの信頼性の問題を解消できる。また、トレンチ絶縁膜7cのエッチング量も減少するため、素子分離特性が向上する。さらに、トレンチ絶縁膜7cが過度に削られることにより生じるMOSトランジスタの特性悪化例えば、参考例のMOSトランジスタで現れた、逆狭チャネル効果やドレイン電流特性のキンクの発生を防止することができる。
Claims (3)
- 半導体基板の表面に、少なくとも第1の膜厚を有する第1のゲート絶縁膜、第2の膜厚を有する第2のゲート絶縁膜、第3の膜厚を有する第3のゲート絶縁膜を備える半導体集積回路装置の製造方法において、
前記半導体基板の第1、第2及び第3の各領域の一部にフィールド絶縁膜を形成する工程と、
前記第1、第2及び第3の各領域に前記フィールド絶縁膜に隣接して、絶縁膜を形成し、前記第1の領域に形成された前記絶縁膜を第1のゲート絶縁膜とする工程と、
前記第2の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第2の絶縁膜を形成する工程と、
前記第3の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第3の絶縁膜を形成する工程と、を備えることを特徴とする半導体集積回路装置の製造方法。 - 前記第1の絶縁膜の第1の膜厚をT1、前記第2の絶縁膜の第2の膜厚をT2、前記第3の絶縁膜の第3の膜厚をT3とすると、
T1>T2>T3 なる関係を満たすことを特徴とする請求項1に記載の半導体集積回路装置の製造方法。 - フィールド絶縁膜はトレンチ絶縁膜であることを特徴とする請求項1に記載の半導体装置集積回路の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104091763A (zh) * | 2014-07-07 | 2014-10-08 | 电子科技大学 | 一种非均匀超结结构的制作方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100853796B1 (ko) * | 2007-06-07 | 2008-08-25 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
JP2010183003A (ja) * | 2009-02-09 | 2010-08-19 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
KR101883010B1 (ko) | 2012-08-06 | 2018-07-30 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 소자의 제조 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343879A (ja) * | 2001-05-15 | 2002-11-29 | Nec Corp | 半導体装置及びその製造方法 |
JP2004087960A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
JP4485754B2 (ja) * | 2003-04-08 | 2010-06-23 | パナソニック株式会社 | 半導体装置の製造方法 |
-
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Cited By (1)
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---|---|---|---|---|
CN104091763A (zh) * | 2014-07-07 | 2014-10-08 | 电子科技大学 | 一种非均匀超结结构的制作方法 |
Also Published As
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