CN104091763A - 一种非均匀超结结构的制作方法 - Google Patents
一种非均匀超结结构的制作方法 Download PDFInfo
- Publication number
- CN104091763A CN104091763A CN201410323375.1A CN201410323375A CN104091763A CN 104091763 A CN104091763 A CN 104091763A CN 201410323375 A CN201410323375 A CN 201410323375A CN 104091763 A CN104091763 A CN 104091763A
- Authority
- CN
- China
- Prior art keywords
- rectangular graph
- region
- mask plate
- district
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 238000001259 photo etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000007687 exposure technique Methods 0.000 claims description 2
- 238000003384 imaging method Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 238000005516 engineering process Methods 0.000 abstract description 5
- 230000001413 cellular effect Effects 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及半导体工艺制造技术领域，具体的说是涉及一种非均匀超结结构的制作方法。本发明的方法为通过对体硅刻蚀之前淀积的光刻胶进行处理，采用多张掩膜板多次叠加曝光，使得待刻蚀区域的光刻胶具有不同的厚度。在随后进行体硅刻蚀中，光刻胶越薄的区域，刻蚀深度越深，因而可以得到深度非均匀的超结结构。本发明的有益效果为，通过不同掩膜板和不同曝光量的结合，可以灵活地形成各种不同深度的超结结构，工艺步骤简单，成本较低。本发明尤其适用于非均匀超结结构的制作。
Description
技术领域
本发明属于半导体工艺制造技术领域，具体的说是涉及一种非均匀超结结构的制作方法。
背景技术
具有超结结构的功率MOSFET是当代重要的功率器件之一。通过在传统MOSFET的轻掺杂漂移区引入掺杂较高的交错排列的N型柱和P型柱，当器件工作在阻断情况下时，根据电荷平衡理论，N型柱和P型柱完全耗尽，漂移区就相当于一个本征层，则击穿电压就只和漂移区的深度有关而与掺杂浓度无关。即在相同的击穿电压下，可以增加超结MOSFET漂移层的掺杂浓度，降低其导通电阻，从而大大改善了击穿电压和导通电阻之间的矛盾关系，使得其在功率系统中获得了广泛的应用。
通常的超结结构中为了工艺制备的简便，元胞区和终端区的P型柱深度都是均匀的。但为了实现更高的终端耐压，更高的UIS能力等，一些具有非均匀P型柱深度的超结结构被提出来。例如：
申请号为20110101446A1的美国专利staggered columnsuperjunction中，公开的技术方案为元胞区超结结构由两种不同深度的P型半导体和N型半导体交错排列，终端区P型半导体与元胞区较深的P型半导体深度一样。这样的器件结构在降低元胞区耐压的同时，也降低了元胞区的导通电阻，并且由于终端区的耐压较元胞区高，使得雪崩击穿发生在器件的元胞区，提高了器件的UIS能力。
申请号为20120061721A1的美国专利power semiconductor device and methodofmanufacturing the same中，提出两层漂移区的超结结构，在第一层漂移区中，仅元胞区有超结结构，终端区则没有，在第二层漂移区中，元胞区和终端区均有超结结构，耐压由两层漂移区的厚度和浓度共同决定。由于第一层漂移区中，终端区仅为低掺杂的N-区，与第一层漂移区中元胞区超结结构相比，对工艺的变化有更好的稳定性，而元胞区超结结构会由于工艺的影响而不能完全满足电荷平衡，使得元胞区耐压低于终端区，从而雪崩击穿会发生在元胞区，提高了器件的可靠性。
申请号为20120061721A1的美国专利method of manufacturing a superjunction device中，提出终端区超结结深比元胞区超结结深更深的超结结构，使得终端区的耐压高于元胞区，从而雪崩击穿发生在元胞区，提高了器件的可靠性。
目前制备非均匀超结结构的方法总结起来大致有两种。第一种，多次外延生长和离子注入交替进行的方法，如申请号为20110101446A1的美国专利，staggered column superjunction中提出的方法，第一步，在N+衬底上生长一层N-外延层，然后对需要形成较深P型半导体超结结构的位置进行离子注入，第二步，生长一层外延层，对所有要形成P型半导体超结结构的位置进行离子注入，重复第二步，直至达到所需的外延厚度，例如3-5次，然后进行热过程，得到非均匀的超结结构。第二种，多次刻蚀形成不同的结深，再外延生长填充P型半导体，如申请号为20120061721A1的美国专利method of manufacturing a superjunction device中，在N+衬底上生长一层N-外延层，然后进行两次刻蚀工艺，即终端区和元胞区的超结刻蚀分开，从而可以得到终端区的超结深度大于元胞区的超结深度。
以上两种方法均有比较明显的缺点，第一种方法需要较多的工艺步骤；第二种方法对不同深度的超结结构需要分别进行刻蚀，当要形成的P柱深度在两种以上时，刻蚀次数多，增加了工艺复杂性，也提高了成本。
发明内容
本发明的目的，就是针对上述问题，提出工艺步骤简单的一种非均匀超结结构的制作方法。
本发明的技术方案是，一种非均匀超结结构的制作方法，其特征在于，包括以下步骤：
第一步：制备N+衬底1，在N+衬底1上层生成N-外延层2，在N-外延层2上表面淀积硬掩膜层3；
第二步：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉硬掩膜层3；具体方法为：在硅片表面淀积正性光刻胶，采用第一掩膜板01进行光刻显影后再刻蚀硬掩膜层3；其中，第一掩膜板01上有多个透光的矩形图形区域，将硬掩膜层3对应刻蚀掉多个矩形区；
第三步：在N-外延层2上表面淀积正性光刻胶4；
第四步：采用多次曝光工艺，对需要制作P型柱的区域进行曝光；具体方法为：采用第二掩膜板02进行第一次曝光，曝光剂量为J1；采用第三掩膜板进行第二次曝光，曝光剂量为J2；其中第二掩膜板02上有多个透光的矩形图形区域，第三掩膜板03上有多个透光的矩形图形区域，第二掩膜板02与第三掩膜板03上的矩形图形区域数量之和等于第一掩膜板01上矩形图形区域数量，且第二掩膜板02与第三掩膜板03上的矩形图形区域位置与第一掩膜板01上矩形图形区域位置一一重叠对应，J1不等于J2；
第五步：进行显影处理，去除部分光刻胶；
第六步：采用刻蚀工艺，依次刻蚀正性光刻胶4和N-外延层2，在N-外延层2中形成多个深度不同的深槽；
第六步：外延生长P型硅5，对形成的多个深槽进行填充，形成多个P型柱区。
具体的，所述第一掩膜板01中有4个的透光的矩形图形区域，分别为第一矩形图形区A、第二矩形图形区B、第三矩形图形区C和第四矩形图形区D，将硬掩膜层3对应刻蚀出第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H；所述第二掩膜板02中有2个透光的矩形图形区域，分别为第五矩形图形区B1、第六矩形图形区D1，其中第五矩形图形区B1、第六矩形图形区D1分别与第二矩形图形区B和第四矩形图形区D的位置重叠对应；所述第三掩膜板03中有2个的透光的矩形图形区域，分别为第七矩形图形区C2、第八矩形图形区D2，其中第七矩形图形区C2、第八矩形图形区D2分别与第三矩形图形区C和第四矩形图形区D的位置重叠对应；在经过曝光显影处理后，在第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H中残留的正性光刻胶4厚度分别为T、T1、T2和T3；刻蚀后第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H中形成的沟槽深度分别为d1、d2、d3、d4；假设显影去除的光刻胶厚度与曝光剂量的比值为s：1，体硅刻蚀时Si与光刻胶的刻蚀选择比为a：1，则正性光刻胶厚度、第一次曝光剂量J1、第二次曝光剂量J2及形成的P型柱的深度d1、d2、d3、d4有以下关系：
T-T1＝sJ1＝(d1-d2)/a，T-T2＝sJ2＝(d1-d3)/a，T-T3＝s(J1+J2)＝(d1-d4)/a。
本发明的有益效果为，通过不同掩膜板和不同曝光量的结合，可以灵活地形成各种不同深度的超结结构，工艺步骤简单，成本较低。
附图说明
图1是实施例中经过了工艺步骤1后器件的剖面结构示意图；
图2是实施例中工艺步骤2中所采用的掩膜板01的俯视图；
图3是实施例中经过了工艺步骤2后器件的剖面结构示意图；
图4是实施例中经过了工艺步骤3后器件的剖面结构示意图；
图5是实施例中工艺步骤4中所采用的掩膜板02的俯视图；
图6是实施例中工艺步骤4中所采用的掩膜板03的俯视图；
图7是实施例中经过了工艺步骤4、5后器件的剖面结构示意图；
图8是实施例中经过了工艺步骤6后器件的剖面结构示意图；
图9是实施例中经过了工艺步骤7后器件的剖面结构示意图；
图10是实施例中经过了工艺步骤8后器件的剖面结构示意图。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式进行描述
本发明通过对体硅刻蚀之前淀积的光刻胶进行处理，采用多张掩膜板多次叠加曝光，使得待刻蚀区域的光刻胶具有不同的厚度。在随后进行体硅刻蚀中，光刻胶越薄的区域，刻蚀深度越深，因而可以得到深度非均匀的超结结构。而光刻胶之下的Si3N4或SiO2硬掩膜保证了光刻胶被刻蚀完后，N柱区不会受到体硅刻蚀的影响。
实施例：
以N沟道超结MOSFET为例，说明本发明的实施方案，本例中制备四种不同P柱深度的超结结构(5a、5b、5c、5d)，其深度依次为d1、d2、d3、d4，且满足d1<d2<d3<d4，具体工艺步骤如下，
步骤1：在位于N+衬底1之上的N-外延层2顶部淀积一层Si3N4或SiO2作为体硅刻蚀的硬掩膜层3，如图1所示；
步骤2：先光刻显影再刻蚀硬掩膜层3，在所有需要制作P型柱的区域刻蚀掉硬掩膜层3，光刻采用正性光刻胶，所采用的掩膜版01示意图如图2所示，其中图形A、B、C、D分别对应P柱区5a、5b、5c、5d，刻蚀后的结构如图3所示，在硬掩膜层3中形成E、F、G、H区域；
步骤3：在硅片表面淀积厚度为T的正性光刻胶4，如图4所示；
步骤4：采用图5所示的掩膜板02进行曝光剂量为J1的第一次曝光，再采用图6所示的掩膜板03进行曝光剂量为J2的第二次曝光，曝光剂量J2大于曝光剂量J1，且掩膜版02上的图形区B1、D1应分别与掩膜版01上的图形区B、D对准且重叠，掩膜版03上的图形区C2、D2应分别与掩膜版01上的图形区C、D对准且重叠；
步骤5：显影，由于曝光剂量越大的区域光刻胶被溶解越多，因此在不同的区域残留的光刻胶厚度不同，F区、G区和H区的残余光刻胶厚度分别为T1、T2、T3，如图7所示；
步骤6：进行体硅刻蚀，刻蚀气体首先腐蚀光刻胶4，再刻蚀体硅2；由于光刻胶4在不同区域的厚度不同，将刻蚀形成深度不同的深槽结构，其深度分别为d1、d2、d3、d4，如图8所示；
步骤7：外延生长P型硅5，对刻蚀形成的深槽进行填充，填充完成之后对硅片表面进行化学机械抛光处理，去除多余的P型硅及硬掩膜层，最后生成的结构如图9所示；
步骤8：在表面淀积一层氧化层11，采用有源区掩模板，刻蚀出有源区，生长栅氧化层，然后进行多晶硅8淀积，采用多晶硅掩模板，刻蚀多晶硅8；
步骤9：Pbody区6注入、推结，源区N+9注入，Pbody区P+10注入；
步骤10：完成包括接触孔刻蚀、金属化源极7和漏极12在内的后续工艺，如图10所示。
假设显影去除的光刻胶厚度与曝光剂量的比值为s：1，体硅刻蚀时Si与光刻胶的刻蚀选择比为a：1，则正性光刻胶厚度、第一次曝光剂量J1、第二次曝光剂量J2及P柱的深度d1、d2、d3、d4应满足以下关系：
T-T1＝sJ1＝(d1-d2)/a，T-T2＝sJ2＝(d1-d3)/a，T-T3＝s(J1+J2)＝(d1-d4)/a。
本发明也可以应用于P沟道超结器件的制造。
本发明同样适用于超结DIODE和超结IGBT的制造。
需要进行说明的是，步骤3中正性光刻胶的厚度，步骤4中掩膜板的数量，掩膜板的图形以及步骤4中每张掩膜板光刻的曝光量，应根据实际情况进行调整。通过不同掩膜板和不同曝光量的结合，可以灵活地形成各种不同结深的超结结构。以本发明中以3张不同的掩膜板01，02，03为例，其中掩膜板01用于所有需要制作超结结构的区域，掩膜板02，03用于形成非均匀的超结结构，假设掩膜板02光刻的曝光量为J1，掩膜板光刻03的曝光量为J2，并且J1≠J2，则采用掩膜板02和03叠加曝光后有四种不同的曝光剂量，分别是J1+J2，J1，J2，0，即最多可以制备22＝4种不同P柱深度的超结结构；同理，如果在本发明中采用4张不同图形的掩膜板，并且每张掩膜板光刻的曝光量都不同，则最多可以制备23＝8种不同P柱深度的超结结构。继而可以推广到n(n≥2)张不同图形的掩膜板的情形，假设每张掩膜板光刻的曝光量都不同，则最多可以制备2n-1种不同P柱深度的超结结构；而如果采用多次分别挖槽的方法，则需要采用2n-1张掩膜版，并进行2n-1次光刻和深槽刻蚀。
Claims (2)
1.一种非均匀超结结构的制作方法，其特征在于，包括以下步骤：
第一步：制备N+衬底(1)，在N+衬底(1)上层生成N-外延层(2)，在N-外延层(2)上表面淀积硬掩膜层(3)；
第二步：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉硬掩膜层(3)；具体方法为：在硅片表面淀积正性光刻胶，采用第一掩膜板(01)进行光刻显影后再刻蚀硬掩膜层(3)；其中，第一掩膜板(01)上有多个透光的矩形图形区域，将硬掩膜层(3)对应刻蚀掉多个矩形区；
第三步：在N-外延层(2)上表面淀积正性光刻胶(4)；
第四步：采用多次曝光工艺，对需要制作P型柱的区域进行曝光；具体方法为：采用第二掩膜板(02)进行第一次曝光，曝光剂量为J1；采用第三掩膜板进行第二次曝光，曝光剂量为J2；其中第二掩膜板(02)上有多个透光的矩形图形区域，第三掩膜板(03)上有多个透光的矩形图形区域，第二掩膜板(02)与第三掩膜板(03)上的矩形图形区域数量之和等于第一掩膜板(01)上矩形图形区域数量，且第二掩膜板(02)和第三掩膜板(03)上的矩形图形区域位置与第一掩膜板(01)上矩形图形区域位置一一重叠对应；J1不等于J2；
第五步：进行显影处理，去除部分正性光刻胶(4)；
第六步：采用刻蚀工艺，依次刻蚀正性光刻胶(4)和N-外延层(2)，在N-外延层(2)中形成多个深度不同的深槽；
第六步：外延生长P型硅(5)，对形成的多个深槽进行填充，形成多个P型柱区。
2.根据权利要求1所述的一种非均匀超结结构的制作方法，其特征在于，所述第一掩膜板(01)中有4个的透光的矩形图形区域，分别为第一矩形图形区A、第二矩形图形区B、第三矩形图形区C和第四矩形图形区D，将硬掩膜层(3)对应刻蚀出第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H；所述第二掩膜板(02)中有2个透光的矩形图形区域，分别为第五矩形图形区B1、第六矩形图形区D1，其中第五矩形图形区B1、第六矩形图形区D1分别与第二矩形图形区B和第四矩形图形区D的位置重叠对应；所述第三掩膜板(03)中有2个的透光的矩形图形区域，分别为第七矩形图形区C2、第八矩形图形区D2，其中第七矩形图形区C2、第八矩形图形区D2分别与第三矩形图形区C和第四矩形图形区D的位置重叠对应；在经过曝光显影处理后，在第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H中残留的正性光刻胶(4)厚度分别为T、T1、T2和T3；刻蚀后第一矩形区E、第二矩形区F、第三矩形区G和第四矩形区H中形成的沟槽深度分别为d1、d2、d3、d4；假设显影去除的光刻胶厚度与曝光剂量的比值为s：1，体硅刻蚀时Si与光刻胶的刻蚀选择比为a：1，则正性光刻胶厚度、第一次曝光剂量J1、第二次曝光剂量J2及形成的P型柱的深度d1、d2、d3、d4有以下关系：
T-T1＝sJ1＝(d1-d2)/a，T-T2＝sJ2＝(d1-d3)/a，T-T3＝s(J1+J2)＝(d1-d4)/a。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410323375.1A CN104091763B (zh) | 2014-07-07 | 2014-07-07 | 一种非均匀超结结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410323375.1A CN104091763B (zh) | 2014-07-07 | 2014-07-07 | 一种非均匀超结结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104091763A true CN104091763A (zh) | 2014-10-08 |
| CN104091763B CN104091763B (zh) | 2017-02-15 |
Family
ID=51639469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410323375.1A Expired - Fee Related CN104091763B (zh) | 2014-07-07 | 2014-07-07 | 一种非均匀超结结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104091763B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810564A (zh) * | 2014-12-30 | 2016-07-27 | 展讯通信（上海）有限公司 | 用于制备mos管的组合掩膜版 |
| CN110223957A (zh) * | 2019-06-06 | 2019-09-10 | 西安增材制造国家研究院有限公司 | 一种基于半导体多台阶深度刻蚀的表面金薄膜图形化方法 |
| CN111244030A (zh) * | 2020-01-17 | 2020-06-05 | 长江存储科技有限责任公司 | 半导体结构及其制备方法 |
| CN111757813A (zh) * | 2018-02-23 | 2020-10-09 | 动力专家有限公司 | 对固态材料打标的方法、从该方法形成的标记和根据该方法打标的固态材料 |
| CN115793414A (zh) * | 2022-12-26 | 2023-03-14 | 有研国晶辉新材料有限公司 | 一种可调控高度比例的高深宽比微结构的制备方法 |
| CN116626987A (zh) * | 2023-07-17 | 2023-08-22 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010034118A1 (en) * | 2000-04-25 | 2001-10-25 | Gow-Zin Yiu | Method for defining windows with defferent etching depths simultaneously |
| JP2006024605A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体集積回路装置の製造方法 |
| KR100827514B1 (ko) * | 2007-03-15 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 반도체 소자의 형성 방법 |
| CN103824759A (zh) * | 2014-03-17 | 2014-05-28 | 北京大学 | 一种制备多层超细硅线条的方法 |
-
2014
- 2014-07-07 CN CN201410323375.1A patent/CN104091763B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010034118A1 (en) * | 2000-04-25 | 2001-10-25 | Gow-Zin Yiu | Method for defining windows with defferent etching depths simultaneously |
| JP2006024605A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体集積回路装置の製造方法 |
| KR100827514B1 (ko) * | 2007-03-15 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 반도체 소자의 형성 방법 |
| CN103824759A (zh) * | 2014-03-17 | 2014-05-28 | 北京大学 | 一种制备多层超细硅线条的方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810564A (zh) * | 2014-12-30 | 2016-07-27 | 展讯通信（上海）有限公司 | 用于制备mos管的组合掩膜版 |
| CN111757813A (zh) * | 2018-02-23 | 2020-10-09 | 动力专家有限公司 | 对固态材料打标的方法、从该方法形成的标记和根据该方法打标的固态材料 |
| CN110223957A (zh) * | 2019-06-06 | 2019-09-10 | 西安增材制造国家研究院有限公司 | 一种基于半导体多台阶深度刻蚀的表面金薄膜图形化方法 |
| CN110223957B (zh) * | 2019-06-06 | 2021-04-27 | 西安增材制造国家研究院有限公司 | 一种基于半导体多台阶深度刻蚀的表面金薄膜图形化方法 |
| CN111244030A (zh) * | 2020-01-17 | 2020-06-05 | 长江存储科技有限责任公司 | 半导体结构及其制备方法 |
| CN115793414A (zh) * | 2022-12-26 | 2023-03-14 | 有研国晶辉新材料有限公司 | 一种可调控高度比例的高深宽比微结构的制备方法 |
| CN116626987A (zh) * | 2023-07-17 | 2023-08-22 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
| CN116626987B (zh) * | 2023-07-17 | 2023-10-10 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104091763B (zh) | 2017-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104091763A (zh) | 一种非均匀超结结构的制作方法 | |
| CN108364870B (zh) | 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 | |
| CN109686781B (zh) | 一种多次外延的超结器件制作方法 | |
| JP5991383B2 (ja) | 半導体装置の製造方法 | |
| CN104810408A (zh) | 一种超势垒整流器件及其制造方法 | |
| KR20130099195A (ko) | 반도체 장치의 제조 방법 | |
| CN104617133B (zh) | 沟槽型超级结器件的版图结构及其制造方法 | |
| CN107464837B (zh) | 一种超结功率器件 | |
| CN104934465A (zh) | 一种超结结构的制备方法 | |
| CN102543738A (zh) | 高压ldmos器件及其制造方法 | |
| CN108807506A (zh) | 带沟槽栅结构的深槽超结mosfet器件及其加工工艺 | |
| CN106129105B (zh) | 沟槽栅功率mosfet及制造方法 | |
| CN107170688B (zh) | 一种沟槽型功率器件及其制作方法 | |
| CN109713029B (zh) | 一种改善反向恢复特性的多次外延超结器件制作方法 | |
| CN104779295B (zh) | 一种半超结mosfet结构及其制作方法 | |
| CN109065612A (zh) | 一种超级结mosfet结构及其制造方法 | |
| US20140167205A1 (en) | Super junction for semiconductor device and method for manufacturing the same | |
| CN103779415A (zh) | 平面型功率mos器件及其制造方法 | |
| CN103000533A (zh) | 自对准超结功率晶体管的制作方法 | |
| CN106876439B (zh) | 超结器件及其制造方法 | |
| CN105206675A (zh) | Nldmos器件及其制造方法 | |
| CN109755292A (zh) | 超结器件及其制造方法 | |
| CN103560149A (zh) | 绝缘栅双极型晶体管及其制造方法 | |
| CN110323138A (zh) | 一种ldmos器件的制造方法 | |
| CN108428732A (zh) | 超结器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170215 Termination date: 20190707 |