JP5991383B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、６００Ｖ以上の高耐圧パワーモジュールを形成するための半導体装置の製造方法に関する。
電力用半導体装置では、トランジスタが形成された活性領域の周囲に終端領域が配置されている。耐圧を向上させるため、互いに離れた複数のＰ型リング層や、互いに繋がった１つ又は複数のＰ型層を終端領域に設けることが提案されている（例えば、特許文献１参照）。
特表２００１−５２２１４５号公報
しかし、耐圧を高くするにはＰ型リング層の数を増やす必要があるため、チップ面積が大きくなる。また、最外周のＰ型リング層の曲率が高いところで高電界が発生して耐圧の上限を制限し、ターンオフ遮断能力が低下する。
終端領域にＰ型層を設ける場合、Ｐ型層のドーズ量の許容範囲が狭いため、プロセスコントロールが難しく、不良率が高い。許容範囲から外れると、Ｐ型層の活性領域側又は外側の端部に高電界が発生して耐圧の上限を制限する。また、複数のＰ型層を形成する場合、複数の写真製版とイオン注入工程が必要であり、製造プロセスが複雑になり、製品コストが上がる。
本発明は、上述のような課題を解決するためになされたもので、その目的は電気特性を損なうことなくチップ面積を縮小させ、ターンオフ遮断能力を向上させ、Ｐ型ドーズ量の許容範囲を広くし、簡単な製造プロセスにより製造することができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、トランジスタが形成された活性領域と、前記活性領域の周囲に配置された終端領域とがシリコン基板に設けられ、前記トランジスタのＯＮ時に前記活性領域には主電流が流れるが前記終端領域には主電流が流れず、前記トランジスタのＯＦＦ時にバイアス印加により前記終端領域で空乏層がデバイス横方向に伸びて耐圧を保持するような目標耐圧以上の耐圧を持つ半導体装置の製造方法であって、前記活性領域に前記トランジスタを形成する工程と、前記終端領域にリング領域を形成する工程とを備え、前記リング領域には、Ｎ型ドリフト層上にリング状の複数のＰ型リング層を周期的に並んで形成し、前記Ｎ型ドリフト層の不純物濃度は前記複数のＰ型リング層の不純物濃度よりも低く、前記リング領域は、前記複数のＰ型リング層をそれぞれ含む複数のユニットに分けられ、各ユニットの幅は一定であり、前記リング領域内のＰ型不純物総数をＮ、前記目標耐圧をＢＶ［Ｖ］、各ユニットの幅をＳａｎｄＬ［μｍ］、前記複数のユニットの数をｎｕｍとして以下の関係を満たし、Ｎ≧（Ｍ×ＢＶ）γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５、ＳａｎｄＬ×ｎｕｍ×Ｅｃｒｉ≧２×α×ＢＶ、Ｅｃｒｉ＝２．０〜３．０×１０５［Ｖ／ｃｍ］、α＝１００〜１０１、前記複数のユニットの前記Ｐ型リング層の幅は前記終端領域の外側に向かって線形的に小さくなることを特徴とする。
本発明により、電気特性を損なうことなくチップ面積を縮小させ、ターンオフ遮断能力を向上させ、Ｐ型ドーズ量の許容範囲を広くし、簡単な製造プロセスにより製造することができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 図１のＩ−ＩＩに沿った断面図である。 修正係数γ，Ｍの二次元シミュレーションに用いるモデルを示す図である。 二次元シミュレーションにより計算された不純物総数と耐圧の関係を示す図である。 条件２，３を満たす場合の耐圧ＢＶＣＥＳとＰ型不純物総数Ｎの関係を示す図である。 修正係数αの二次元シミュレーションに用いるモデルを示す図である。 修正係数αの二次元シミュレーションに用いるモデルを示す図である。 条件１，３を満たす場合の耐圧ＢＶＣＥＳとＳａｎｄＬ×ｎｕｍの関係を示す図である。 条件１，２を満たす場合の耐圧ＢＶＣＥＳと変化量βの関係を示す図である。 ４５００ＶクラスのＩＧＢＴの終端領域の表面（図２のＩ−ＩＩ）の電界分布を示す図である。 比較例１に係る半導体装置を示す断面図である。 比較例２に係る半導体装置を示す断面図である。 比較例３に係る半導体装置を示す断面図である。 耐圧特性の評価実験に用いた評価回路図を示す図である。 耐圧リーク電流特性の評価結果を示す図である。 シミュレーション内部解析にて同電圧を印加した場合（＠ＶＣＥ＝４５００Ｖ）の終端領域の表面（図２のＩ−ＩＩ）での電界分布を示す図である。 耐圧とＰ型ドーズ量ずれの関係を示す図である。 ターンオフ特性の評価実験に用いた評価回路を示す図である。 ターンオフ特性の評価結果を示す図である。 ターンオフ遮断能力（ＪＣ（ｂｒｅａｋ））とＶＣＣの関係を示す図である。 本発明の実施の形態２に係る半導体装置を示す上面図及び断面図である。 本発明の実施の形態３に係る半導体装置を示す上面図及び断面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態５に係る半導体装置を示す上面図及び断面図である。 本発明の実施の形態６に係る半導体装置を示す上面図及び断面図である。 本発明の実施の形態７に係る半導体装置を示す断面図である。 本発明の実施の形態７に係る半導体装置の変形例を示す断面図である。 本発明の実施の形態８に係る半導体装置を示す断面図である。 本発明の実施の形態９に係る半導体装置を示す断面図である。 本発明の実施の形態１０に係る半導体装置を示す断面図である。 本発明の実施の形態１１に係る半導体装置を示す上面図及び断面図である。 本発明の実施の形態１２に係る半導体装置を示す上面図及び断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。シリコン基板に、トランジスタが形成された活性領域と、活性領域の周囲に配置された終端領域と、両者の間に配置された主ＰＮ接合領域とが設けられている。トランジスタのＯＮ時に活性領域には主電流が流れるが、終端領域には主電流が流れない。トランジスタのＯＦＦ時にバイアス印加により終端領域で空乏層がデバイス横方向に伸び、耐圧を保持する。これにより、半導体装置は目標耐圧以上の耐圧を持つ。
図２は、図１のＩ−ＩＩに沿った断面図である。活性領域においてＮ−型ドリフト層１上にＮ型層２とＰ型エミッタ層３が順に設けられている。Ｎ型層２及び型Ｐ型エミッタ層３を貫通するように複数のトレンチゲート４が設けられている。複数のトレンチゲート４の間においてＰ型エミッタ層３の一部にＰ＋型コンタクト層５が設けられている。シリコン基板上のエミッタ電極６がＰ＋型コンタクト層５に接続されている。エミッタ電極６とトレンチゲート４は層間絶縁膜７により絶縁されている。Ｎ−型ドリフト層１の下側にＮ型層８とＰ型コレクタ層９が順に設けられている。Ｐ型コレクタ層９にコレクタ電極１０が接続されている。これらの構成がトランジスタであるＩＧＢＴを構成する。
主ＰＮ接合領域においてＮ−型ドリフト層１上にＰ型層１１が設けられている。終端領域は、リング領域ＬＮＦＬＲ（Linearly-Narrowed Field Limit Ring）を有する。リング領域ＬＮＦＬＲには、Ｎ−型ドリフト層１上にリング状の複数のＰ型リング層１２ａ〜１２ｆが周期的に並んで設けられている。その外周側にチャネルストッパ領域が設けられている。チャネルストッパ領域には、Ｎ−型ドリフト層１上にＮ型層１３が設けられている。Ｎ型層１３には電極１４が接続されている。主ＰＮ接合領域と終端領域の上面側は絶縁膜１５，１６で覆われている。
なお、主ＰＮ接合領域と活性領域との境界部は、活性領域の最外周のＰ＋型コンタクト層５の主ＰＮ接合領域側の端部である。主ＰＮ接合領域と終端領域との境界部は、Ｐ型層１１の終端領域側の端部である。
リング領域ＬＮＦＬＲは、複数のＰ型リング層１２ａ〜１２ｆの１つをそれぞれ含む複数のユニットに分けられ、各ユニットの幅ＳａｎｄＬは一定である。リング領域ＬＮＦＬＲ内のイオン化したＰ型不純物総数をＮ、目標耐圧をＢＶ［Ｖ］、各ユニットの幅をＳａｎｄＬ［μｍ］、複数のユニットの数をｎｕｍとして以下の条件を満たす。
Ｎ≧（Ｍ×ＢＶ）γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５ （条件１）
ＳａｎｄＬ×ｎｕｍ×Ｅｃｒｉ≧２×α×ＢＶ、Ｅｃｒｉ＝２．０〜３．０×１０５［Ｖ／ｃｍ］、α＝１００〜１０１ （条件２）
複数のユニットのＰ型リング層１２ａ〜１２ｆの幅は終端領域の外側に向かって線形的に小さくなる（条件３）。その変化量βは、０＜β≦１．５である。
条件１は、目標耐圧ＢＶを満たすために必要なＰ型不純物総数Ｎの条件である。耐圧モードの半導体デバイスはキャパシタとみなされるため、Ｃ＝Ｑ／Ｖ＝ｑＮ／Ｖの関係から、容量Ｃが一定の場合（デバイス構造が一定の場合）、耐圧ＢＶＣＥＳとＰ型不純物総数Ｎにはリニアの関係がある。修正係数γ，Ｍは、材料、２，３次元効果、及びデバイス設計（デバイス形状、拡散層の形成など）による影響を修正するものであり、デバイスシミュレーションソフトウェアを用いて抽出する。ここでは二次元シミュレーションの場合について説明する。
図３は修正係数γ，Ｍの二次元シミュレーションに用いるモデルを示す図である。まず、図３のモデルを作成する。Ｐ型リング層１２以外の各部分の寸法、不純物分布は、実物チップと一致させる。Ｐ型リング層１２の幅やそれが含まれるユニットの幅は任意である。このモデルを用いてＰ型リング層１２の不純物総数Ｎ（＝ドーズ量×Ｐ型リング層１２の幅）を振り分ける。各不純物総数Ｎの条件での耐圧をシミュレーションにより計算する。図４は、二次元シミュレーションにより計算された不純物総数と耐圧の関係を示す図である。耐圧ＢＶと不純物総数Ｎが正の関係になるデータからＮ＝（Ｍ×ＢＶ）γに従って修正係数γ，Ｍを抽出する。
図５は、条件２，３を満たす場合の耐圧ＢＶＣＥＳとＰ型不純物総数Ｎの関係を示す図である。縦軸は各耐圧クラスでの目標耐圧ＢＶを基準として耐圧ＢＶＣＥＳを規格化した値である。横軸はＰ型不純物総数Ｎを規格化した値であり、規格化の基準値Ｎ０はＮ０＝（Ｍ×ＢＶ）γにより計算する。計算の結果、規格化されたＰ型不純物総数Ｎが１以上の場合に規格化された耐圧ＢＶＣＥＳが１以上になる。従って、条件２，３を満たす場合に更に条件１を満たせば目標耐圧ＢＶを実現できることが確認された。
条件２は、各ユニットが耐圧を均一に分担するために必要なユニット幅ＳａｎｄＬとユニット数ｎｕｍの条件である。一次元で考えてＥ（ｘ）＝ｄＶ／ｄｘの関係により、ｄＥ／ｄｘ＝０の場合、即ち、Ｅ（ｘ）と幅が一定の場合、耐圧が最大となる。その結果、１次元の階段型ＰＮ接合（abrupt PN junction）の場合、１／２・Ｅｃｒｉｃ・ＳａｎｄＬ＝ＢＶ／ｎｕｍが成り立つ。
条件２の修正係数αは２，３次元効果及びデバイス設計（形状など）による影響を修正するものであり、デバイスシミュレーションソフトウェアを用いて抽出する。ここでは二次元シミュレーションの場合について説明する。
図６及び図７は修正係数αの二次元シミュレーションに用いるモデルを示す図である。まず、図６及び図７のモデルを作成する。図６は一次元の階段型ＰＮ接合のモデルである。図７はcylindrical junction with Gaussian distributionのモデルであり、この不純物分布を実物チップと一致させる。図６及び図７のモデルを用いて耐圧を計算する。このデータをα＝（図７のＢＶ）／（図６のＢＶ）に入れて修正係数αを抽出する。
図８は、条件１，３を満たす場合の耐圧ＢＶＣＥＳとＳａｎｄＬ×ｎｕｍの関係を示す図である。縦軸は、各耐圧クラスの目標耐圧ＢＶを基準として耐圧ＢＶＣＥＳを規格化した値である。横軸は、ＳａｎｄＬ×ｎｕｍを規格化した値であり、規格化の基準値（ＳａｎｄＬ×ｎｕｍ）０は（ＳａｎｄＬ×ｎｕｍ）０×Ｅｃｒｉ＝２×α×ＢＶにより計算する。計算の結果、規格化されたＳａｎｄＬ×ｎｕｍが１以上の場合に規格化された耐圧ＢＶＣＥＳが１以上になる。従って、条件１，３を満たす場合に更に条件２を満たせば目標耐圧ＢＶを実現できることが確認された。
条件３は、目標耐圧ＢＶを満たすために必要なユニット内のＰ型領域の幅の条件である。図９は、条件１，２を満たす場合の耐圧ＢＶＣＥＳと変化量βの関係を示す図である。縦軸は、各耐圧クラスの目標耐圧ＢＶを基準として耐圧ＢＶＣＥＳを規格化した値である。図１０は、４５００ＶクラスのＩＧＢＴの終端領域の表面（図２のＩ−ＩＩ）の電界分布を示す図である。β０はβの最適値、β１は最適値より小さい値、β２は最適値より大きい値である。横軸は終端領域の幅を基準として距離を規格化した値である。β＝β１の場合に電界が終端側に集中し、β＝β２の場合に電界が活性領域側に集中する。従って、目標耐圧ＢＶを上回るためにはβを０〜１．５に設定して電界を終端領域の中央に集中させる必要がある。βの許容範囲を表１に示す。
Figure 0005991383
続いて、本実施の形態の効果を比較例と比較しながら説明する。図１１は、比較例１に係る半導体装置を示す断面図である。終端領域に複数のＰ型リング層１７ａ〜１７ｎが設けられている。そのＰ型リング層１７ａ〜１７ｎの濃度、深さ、数などは、保持する耐圧により異なる設計パラメータである。横方向の電界は複数のＰ型リング層１７ａ〜１７ｎの間のＮ型ドリフト層１に間隔的に分担される。しかし、耐圧を高くするには複数のＰ型リング層１７ａ〜１７ｎの数を増やす必要があるため、チップ面積が大きくなる。また、最外周のＰ型リング層１７ｎの曲率が高いところで高電界が発生して耐圧の上限を制限し、ターンオフ遮断能力が低下する。
図１２は、比較例２に係る半導体装置を示す断面図である。終端領域に１つのＰ型層１８が設けられている。Ｐ型層１８の濃度，深さなどは、保持する耐圧により異なる設計パラメータである。Ｐ型層１８の表面濃度は終端領域の外側に向かって小さくなる。しかし、Ｐ型層１８のドーズ量の許容範囲が狭いため、プロセスコントロールが難しく、不良率が高い。許容範囲から外れると、Ｐ型層１８の活性領域側又は外側の端部に高電界が発生して耐圧の上限を制限する。
図１３は、比較例３に係る半導体装置を示す断面図である。終端領域に複数のＰ型層１８ａ，１８ｂが設けられている。Ｐ型層１８ａ，１８ｂの濃度，深さなどは、保持する耐圧により異なる設計パラメータである。Ｐ型層１８ａ，１８ｂの表面濃度は終端領域の外側に向かって小さくなり、深さは終端領域の外側に向かって浅くなる。このＰ型層１８ａ，１８ｂを形成するために、複数の写真製版とイオン注入工程が必要であり、製造プロセスが複雑になり、製品コストが上がる。
図１４は、耐圧特性の評価実験に用いた評価回路図を示す図である。耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。評価条件はＶｃｃが４５００Ｖ、ＶＧＥが０Ｖ、温度が３９８Ｋ、ＤＣモードである。この評価条件で耐圧リーク電流特性を評価する。図１５は、耐圧リーク電流特性の評価結果を示す図である。実施の形態１のリーク電流ＪＣＥＳ（＠４５００Ｖ）は比較例１より９０％減少した。
図１６は、シミュレーション内部解析にて同電圧を印加した場合（＠ＶＣＥ＝４５００Ｖ）の終端領域の表面（図２のＩ−ＩＩ）での電界分布を示す図である。実施の形態１の終端領域の幅は比較例１より５０％減少できる。また、終端領域の表面電界を抑えることができるため、高電界によるドリフト電流の減少させ、かつ局所的なインパクトイオン化を抑制することができる。
図１７は、耐圧とＰ型ドーズ量ずれの関係を示す図である。耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。縦軸は、目標耐圧ＢＶを基準として耐圧ＢＶＣＥＳを規格化した値である。横軸は、ドーズ量のずれ比率値である。ドーズ量の許容範囲は、実施の形態２〜６，８〜１２＞実施の形態７＞実施の形態１＞比較例２である。従って、本実施の形態により比較例２に比べてＰ型ドーズ量の許容範囲を広くすることができる。
図１８に、ターンオフ特性の評価実験に用いた評価回路を示す図である。耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。評価条件はＶｃｃが２８００Ｖ、Ｌｓ＝２．４７μＨ、温度が３９８Ｋ、ＪＣが５６Ａ／ｃｍ２である。この評価条件でターンオフ特性を評価する。図１９は、ターンオフ特性の評価結果を示す図である。温度は３９８Ｋである。実施の形態１は、比較例１に比べてターンオフロスがほぼ一定となり、終端領域の幅が減少し、ターンオフ動作時の終端領域からのホールの量が減少する。このため、テール電流を減少させることができる。
図２０は、ターンオフ遮断能力（ＪＣ（ｂｒｅａｋ））とＶＣＣの関係を示す図である。耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。終端領域での電界分布の分散化／均一化により実施の形態１は比較例１に比べてＶＣＣ＝３６００ＶでのＪＣ（ｂｒｅａｋ）が増加し、ターンオフ遮断能力が向上する。また、Ｐ型リング層でのＰＮ接合の曲率が緩和するため、実施の形態４〜６，１０〜１２はターンオフ遮断能力が更に向上する。
よって、本実施の形態は、電気特性（ＯＮ電圧，耐圧，ターンオフロス，短絡耐量など）を損なうことなくチップ面積を縮小させ、ターンオフ遮断能力を向上させ、Ｐ型ドーズ量の許容範囲を広くすることができる。また、複数のＰ型リング層１２ａ〜１２ｆは一括形成できるため、簡単な製造プロセスにより製造することができる。
実施の形態２．
図２１は、本発明の実施の形態２に係る半導体装置を示す上面図及び断面図である。実施の形態１とはＰ型リング層１２ａ〜１２ｆの構造が異なり、Ｐ型リング層１２ａ〜１２ｆは、平面視で周期的に配置された複数のストライプ構造１９を有する。Ｐ型リング層１２ａ〜１２ｆ内の各ストライプ構造１９の境界に電界集中が発生する。field limiting ring効果を生かして電界分布を分担することで、局所的な高電界を抑えることができる。また、ストライプ構造１９の境界部に耐圧を分担するため、ストライプ構造１９の内部まで空乏層が伸ばない。これにより、ストライプ構造１９内の不純物の完全な空乏化を防止し、リング領域ＬＮＦＬＲ内のＰ型不純物のドーズ量に対する耐圧の依存性を緩和することができる。
実施の形態３．
図２２は、本発明の実施の形態３に係る半導体装置を示す上面図及び断面図である。実施の形態１とはＰ型リング層１２ａ〜１２ｆの構造が異なり、Ｐ型リング層１２ａ〜１２ｆは、平面視で周期的に配置された複数のドット構造２０を有する。Ｐ型リング層１２ａ〜１２ｆ内の各ドット構造２０の境界に電界集中が発生する。field limiting ring効果を生かして電界分布を分担することで、局所的な高電界を抑えることができる。また、ドット構造２０の境界部に耐圧を分担するため、ドット構造２０の内部まで空乏層が伸ばない。これにより、ドット構造２０内の不純物の完全な空乏化を防止し、リング領域ＬＮＦＬＲ内のＰ型不純物のドーズ量に対する耐圧の依存性を緩和することができる。なお、本実施の形態ではドット構造２０は正方形であるが、これに限らない。
実施の形態４．
図２３は、本発明の実施の形態４に係る半導体装置を示す断面図である。実施の形態１の構成に加えて、終端領域において、リング領域ＬＮＦＬＲの少なくとも一部と重なるＰ型層２１が設けられている。Ｐ型層２１の表面濃度はＰ型リング層１２ａ〜１２ｆの表面濃度より小さい。Ｐ型層２１の深さｄ２はＰ型リング層１２ａ〜１２ｆの深さｄ１より深い。
リング領域ＬＮＦＬＲ内のＰ型リング層１２ａ〜１２ｆのＰ型不純物数をＮ１、Ｐ型層２１のＰ型不純物数をＮ２として以下の条件を満たす。
Ｎ１＋Ｎ２≧（Ｍ×ＢＶ）γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５
本実施の形態では、電圧を持つ部分が、低ＰＮ曲率のＰ型層２１の最外周、又は、リング領域ＬＮＦＬＲ内のＰ型リング層１２ａ〜１２ｆの境界となる。このため、電界の集中を緩和・分散することができる。その結果、ターンオフ遮断能力を更に向上し、表面電界を緩和することができる。
実施の形態５．
図２４は、本発明の実施の形態５に係る半導体装置を示す上面図及び断面図である。本実施の形態は実施の形態２，４の両方の特徴を備えており、その両方の効果を得ることができる。
実施の形態６．
図２５は、本発明の実施の形態６に係る半導体装置を示す上面図及び断面図である。本実施の形態は実施の形態３，４の両方の特徴を備えており、その両方の効果を得ることができる。
実施の形態７．
図２６は、本発明の実施の形態７に係る半導体装置を示す断面図である。実施の形態１とは異なり終端領域は複数のリング領域ＬＮＦＬＲ１，ＬＮＦＬＲ２を有する。それらのリング領域には、リング状の複数のＰ型リング層１２ａ〜１２ｆが周期的に並んで設けられている。各リング領域は、複数のＰ型リング層１２ａ〜１２ｆをそれぞれ含む複数のユニットに分けられている。同じリング領域内では各ユニットの幅は一定である。ただし、リング領域ＬＮＦＬＲ１，ＬＮＦＬＲ２は互いに異なるユニットの幅Ｓａｎｄ１，Ｓａｎｄ２を持つ。
複数のリング領域のうち活性領域から外側に向かってｉ番目のリング領域内のイオン化したＰ型不純物総数をＮ（ｉ）、前記目標耐圧をＢＶ［Ｖ］、ｉ番目のリング領域ＬＮＦＬＲが分担する耐圧をＢＶ（ｉ）［Ｖ］、ｉ番目のリング領域ＬＮＦＬＲの各ユニットの幅をＳａｎｄＬ（ｉ）［μｍ］、ｉ番目のリング領域ＬＮＦＬＲ内の複数のユニットの数をｎｕｍ（ｉ）として以下の関係を満たす。
Ｎ（ｉ）≧（Ｍ×ＢＶ（ｉ））γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５
Σ［ＳａｎｄＬ（ｉ）×ｎｕｍ（ｉ）×Ｅｍａｘ（ｉ）］≧２×α×ＢＶ
ＢＶ＝ΣＢＶ（ｉ）、Ｅｍａｘ（ｉ）≦Ｅｃｒｉ、Ｅｃｒｉ＝２．０〜３．０×１０５［Ｖ／ｃｍ］、α＝１００〜１０１、β（ｉ＋１）＞β（ｉ）
リング領域ＬＮＦＬＲ１，ＬＮＦＬＲ２において、複数のユニットのＰ型リング層１２ａ〜１２ｆの幅ＳａｎｄＬ１，ＳａｎｄＬ２は終端領域の外側に向かって線形的に小さくなる。リング領域ＬＮＦＬＲ１での変化率β１、リング領域ＬＮＦＬＲ２での変化率β２はβ２＞β１＞０を満たす。
上記の条件の意義は実施の形態１の条件１〜３と同様である。そして、本実施の形態では終端領域を段階的に設計し、各部分で上記ルールに従ってＬＮＦＬＲ構造を形成する。これにより実施の形態１よりも電界分布を更に均一化できるため、プロセス許容範囲を更に拡大することができる。
図２７は、本発明の実施の形態７に係る半導体装置の変形例を示す断面図である。この変形例では変化率がβ２＞β１＝０となる。この場合でも同様の効果を得ることができる。
実施の形態８．
図２８は、本発明の実施の形態８に係る半導体装置を示す断面図である。実施の形態７とはＰ型リング層１２ａ〜１２ｆの構造が異なり、Ｐ型リング層１２ａ〜１２ｆは、平面視で周期的に配置された複数のストライプ構造１９を有する。これにより、実施の形態２と同様にリング領域ＬＮＦＬＲ内のＰ型不純物のドーズ量に対する耐圧の依存性を緩和することができる。
実施の形態９．
図２９は、本発明の実施の形態９に係る半導体装置を示す断面図である。実施の形態７とはＰ型リング層１２ａ〜１２ｆの構造が異なり、Ｐ型リング層１２ａ〜１２ｆは、平面視で周期的に配置された複数のドット構造２０を有する。これにより、実施の形態３と同様にリング領域ＬＮＦＬＲ内のＰ型不純物のドーズ量に対する耐圧の依存性を緩和することができる。
実施の形態１０．
図３０は、本発明の実施の形態１０に係る半導体装置を示す断面図である。実施の形態７の構成に加えて、終端領域において、リング領域ＬＮＦＬＲの少なくとも一部と重なるＰ型層２１が設けられている。Ｐ型層２１の表面濃度はＰ型リング層１２ａ〜１２ｆの表面濃度より小さい。Ｐ型層２１の深さはＰ型リング層１２ａ〜１２ｆの深さより深い。
リング領域ＬＮＦＬＲ内のＰ型リング層１２ａ〜１２ｆのＰ型不純物数をＮ１、Ｐ型層２１のＰ型不純物数をＮ２として以下の条件を満たす。
Ｎ１＋Ｎ２≧（Ｍ×ＢＶ）γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５
本実施の形態では、電圧を持つ部分が、低ＰＮ曲率のＰ型層２１の最外周、又は、リング領域ＬＮＦＬＲ内のＰ型リング層１２ａ〜１２ｆの境界となる。このため、電界の集中を緩和・分散することができる。その結果、ターンオフ遮断能力を更に向上し、表面電界を緩和することができる。
実施の形態１１．
図３１は、本発明の実施の形態１１に係る半導体装置を示す上面図及び断面図である。本実施の形態は実施の形態８，１０の両方の特徴を備えており、その両方の効果を得ることができる。
実施の形態１２．
図３２は、本発明の実施の形態１２に係る半導体装置を示す上面図及び断面図である。本実施の形態は実施の形態９，１０の両方の特徴を備えており、その両方の効果を得ることができる。
上記の実施の形態１〜１２では４５００Ｖの高耐圧クラスの半導体装置について説明したが、耐圧クラスに関わらず本願発明を適用することができる。また、上記の実施の形態では活性領域のトランジスタがトレンチゲート構造のＩＧＢＴの場合について説明したが、平面ゲート構造を有するＩＧＢＴやダイオードにも本願発明を適用することができる。
１２ａ〜１２ｆ Ｐ型リング層、１９ ストライプ構造、２０ ドット構造、２１ Ｐ型層

Claims (5)

  1. トランジスタが形成された活性領域と、前記活性領域の周囲に配置された終端領域とがシリコン基板に設けられ、前記トランジスタのＯＮ時に前記活性領域には主電流が流れるが前記終端領域には主電流が流れず、前記トランジスタのＯＦＦ時にバイアス印加により前記終端領域で空乏層がデバイス横方向に伸びて耐圧を保持するような目標耐圧以上の耐圧を持つ半導体装置の製造方法であって、
    前記活性領域に前記トランジスタを形成する工程と、
    前記終端領域にリング領域を形成する工程とを備え、
    前記リング領域には、Ｎ型ドリフト層上にリング状の複数のＰ型リング層を周期的に並んで形成し、
    前記Ｎ型ドリフト層の不純物濃度は前記複数のＰ型リング層の不純物濃度よりも低く、
    前記リング領域は、前記複数のＰ型リング層をそれぞれ含む複数のユニットに分けられ、
    各ユニットの幅は一定であり、
    前記リング領域内のＰ型不純物総数をＮ、前記目標耐圧をＢＶ［Ｖ］、各ユニットの幅をＳａｎｄＬ［μｍ］、前記複数のユニットの数をｎｕｍとして以下の関係を満たし、
    Ｎ≧（Ｍ×ＢＶ）γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５
    ＳａｎｄＬ×ｎｕｍ×Ｅｃｒｉ≧２×α×ＢＶ
    Ｅｃｒｉ＝２．０〜３．０×１０５［Ｖ／ｃｍ］、α＝１００〜１０１
    前記複数のユニットの前記Ｐ型リング層の幅は前記終端領域の外側に向かって線形的に小さくなることを特徴とする半導体装置の製造方法。
  2. トランジスタが形成された活性領域と、前記活性領域の周囲に配置された終端領域とがシリコン基板に設けられ、前記トランジスタのＯＮ時に前記活性領域には主電流が流れるが前記終端領域には主電流が流れず、前記トランジスタのＯＦＦ時にバイアス印加により前記終端領域で空乏層がデバイス横方向に伸びて耐圧を保持するような目標耐圧以上の耐圧を持つ半導体装置の製造方法であって、
    前記活性領域に前記トランジスタを形成する工程と、
    前記終端領域に複数のリング領域を形成する工程とを備え、
    各リング領域には、Ｎ型ドリフト層上にリング状の複数のＰ型リング層を周期的に並んで形成し、
    前記Ｎ型ドリフト層の不純物濃度は前記複数のＰ型リング層の不純物濃度よりも低く、
    各リング領域は、前記複数のＰ型リング層をそれぞれ含む複数のユニットに分けられ、
    同じリング領域内では各ユニットの幅は一定であり、
    前記複数のリング領域のうちｉ番目のリング領域内のＰ型不純物総数をＮ（ｉ）、前記目標耐圧をＢＶ［Ｖ］、前記ｉ番目のリング領域が分担する耐圧をＢＶ（ｉ）［Ｖ］、前記ｉ番目のリング領域の各ユニットの幅をＳａｎｄＬ（ｉ）［μｍ］、前記ｉ番目のリング領域内の前記複数のユニットの数をｎｕｍ（ｉ）として以下の関係を満たし、
    Ｎ（ｉ）≧（Ｍ×ＢＶ（ｉ））γ、Ｍ＝１０４〜１０５、γ＝０．５５〜１．９５
    Σ［ＳａｎｄＬ（ｉ）×ｎｕｍ（ｉ）×Ｅｍａｘ（ｉ）］≧２×α×ＢＶ
    ＢＶ＝ΣＢＶ（ｉ）、Ｅｍａｘ（ｉ）≦Ｅｃｒｉ、Ｅｃｒｉ＝２．０〜３．０×１０５［Ｖ／ｃｍ］、α＝１００〜１０１
    前記複数のユニットの前記Ｐ型リング層の幅は前記終端領域の外側に向かって線形的に小さくなることを特徴とする半導体装置の製造方法。
  3. 前記Ｐ型リング層は、平面視で周期的に配置された複数のストライプ構造を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記Ｐ型リング層は、平面視で周期的に配置された複数のドット構造を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記終端領域に、前記リング領域の少なくとも一部と重なるＰ型層を形成する工程を更に備え、
    前記Ｐ型層の表面濃度は前記Ｐ型リング層の表面濃度より小さく、
    前記Ｐ型層の深さは前記Ｐ型リング層の深さより深いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
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