DE112012007207T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112012007207T5
DE112012007207T5 DE112012007207.3T DE112012007207T DE112012007207T5 DE 112012007207 T5 DE112012007207 T5 DE 112012007207T5 DE 112012007207 T DE112012007207 T DE 112012007207T DE 112012007207 T5 DE112012007207 T5 DE 112012007207T5
Authority
DE
Germany
Prior art keywords
ring
region
withstand voltage
semiconductor device
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112012007207.3T
Other languages
English (en)
Other versions
DE112012007207B4 (de
Inventor
Ze Chen
Tsuyoshi Kawakami
Katsumi Nakamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112012007207T5 publication Critical patent/DE112012007207T5/de
Application granted granted Critical
Publication of DE112012007207B4 publication Critical patent/DE112012007207B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)

Abstract

Das Abschlussgebiet enthält ein Ringgebiet (LNFLR). In dem Ringgebiet (LNFLR) sind mehrere ringförmige P-Ringschichten (12a–12f) regelmäßig angeordnet. Das Ringgebiet (LNFLR) ist in mehrere Einheiten aufgeteilt, die jeweils die mehreren P-Ringschichten (12a–12f) enthalten. Eine Breite jeder Einheit ist konstant. N ist eine Gesamtzahl der P-Störstellen in dem Ringgebiet (LNFLR), BV [V] ist die Soll-Spannungsfestigkeit, SandL [μm] ist eine Breite jeder Einheit und num ist die Anzahl der mehreren Einheiten, wobei sind die folgenden Beziehungen erfüllt sind: N ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95, SandL·num·Ecri ≥ 2·α·BV, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101. Die Breiten der P-Ringschichten (12a–12f) der mehreren Einheiten nehmen in Richtung einer Außenseite des Abschlussgebiets linear ab.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung zum Ausbilden eines Hochspannungsleistungsmoduls, das 600 V oder mehr aushält.
  • Stand der Technik
  • In Leistungshalbleitervorrichtungen ist um ein aktives Gebiet, in dem ein Transistor gebildet ist, ein Abschlussgebiet gelegen. Um eine Spannungsfestigkeit zu erhöhen, gibt es einen Vorschlag, in einem Abschlussgebiet mehrere P-Ringschichten, die voneinander beabstandet sind, und eine oder mehrere P-Schichten, die miteinander verbunden sind, bereitzustellen (siehe Patentliteratur 1).
  • Liste der Literaturhinweise
  • Patentliteratur
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Um eine Spannungsfestigkeit zu erhöhen, muss allerdings die Anzahl der P-Ringschichten erhöht werden, was eine Zunahme der Chipfläche verursacht. Darüber hinaus wird in einem stark gekrümmten Teil einer äußersten P-Ringschicht ein hohes elektrisches Feld erzeugt, das einen oberen Grenzwert der Spannungsfestigkeit begrenzt und dazu führt, dass die Ausschalt-Durchbruchfestigkeit beeinträchtigt wird.
  • Wenn in dem Abschlussgebiet eine P-Schicht vorgesehen ist, ist die Prozesssteuerung schwierig, was zu einem hohen Fehleranteil führt, da ein zulässiger Strahlungsdosisbereich der P-Schicht schmal ist. Wenn die Strahlungsdosis der P-Schicht außerhalb des zulässigen Bereichs liegt, wird auf der Seite des aktiven Gebiets der P-Schicht oder an einem Ende auf der Außenseite ein hohes elektrisches Feld erzeugt, was einen oberen Grenzwert der Spannungsfestigkeit begrenzt. Darüber hinaus erfordert die Ausbildung mehrerer P-Schichten mehrere Photolithographieprozesse und einen Ionenimplantationsschritt, was den Herstellungsprozess verkompliziert und die Produktionskosten erhöht.
  • Eine Aufgabe der vorliegenden Erfindung, die gemacht wurde, um die oben beschriebenen Probleme zu lösen, ist die Schaffung einer Halbleitervorrichtung, die eine verringerte Chipfläche aufweist, ohne dass ihre elektrischen Eigenschaften beeinträchtigt sind, deren Ausschalt-Durchbruchfestigkeit verbessert ist, deren zulässiger Bereich der P-Strahlungsdosis verbreitert ist und die durch einfache Herstellungsprozesse hergestellt werden kann.
  • Mittel zur Lösung der Probleme
  • Eine Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung erhält eine Spannungsfestigkeit gleich oder größer einer Soll-Spannungsfestigkeit aufrecht, wobei ein Siliciumsubstrat mit einem aktiven Gebiet, in dem ein Transistor gebildet ist, und mit einem Abschlussgebiet, das um das aktive Gebiet gelegen ist, versehen ist, wobei das Abschlussgebiet ein Ringgebiet enthält, wobei in dem Ringgebiet mehrere ringförmige P-Ringschichten regelmäßig angeordnet sind, wobei das Ringgebiet in mehrere Einheiten aufgeteilt ist, die jeweils die mehreren P-Ringschichten enthalten, wobei eine Breite jeder Einheit konstant ist und wobei N eine Gesamtzahl der P-Störstellen in dem Ringgebiet ist, BV [V] die Soll-Spannungsfestigkeit ist, SandL [μm] eine Breite jeder Einheit ist und num die Anzahl der mehreren Einheiten ist, wobei die folgenden Beziehungen erfüllt sind: N ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95, SandL·num·Ecri ≥ 2·α·BV, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101, und wobei die Breiten der P-Ringschichten der mehreren Einheiten in Richtung einer Außenseite des Abschlussgebiets linear abnehmen.
  • Vorteilhafte Wirkungen der Erfindung
  • Die vorliegende Erfindung ermöglicht es, eine Halbleitervorrichtung zu schaffen, die eine verringerte Chipfläche, ohne die elektrischen Eigenschaften zu beeinträchtigen, eine verbesserte Ausschalt-Durchbruchfestigkeit, einen verbreiterten zulässigen Bereich der P-Strahlungsdosis aufweist und die durch einfache Herstellungsprozesse hergestellt werden kann.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 1 der vorliegenden Erfindung.
  • 2 ist eine Querschnittsansicht entlang I-II in 1.
  • 3 ist eine Darstellung, die ein für eine zweidimensionale Simulation der Korrekturkoeffizienten γ und M verwendetes Modell zeigt.
  • 4 ist eine Darstellung, die eine durch zweidimensionale Simulation berechnete Beziehung zwischen der Gesamtanzahl der Störstellen und einer Spannungsfestigkeit zeigt.
  • 5 ist eine Darstellung, die eine Beziehung zwischen den Spannungsfestigkeiten BVCES und der Gesamtzahl der P-Störstellen N, wenn die Bedingungen 2 und 3 erfüllt sind, zeigt.
  • 6 ist eine Darstellung, die für die zweidimensionale Simulation des Korrekturkoeffizienten α verwendete Modelle zeigt.
  • 7 ist eine Darstellung, die für die zweidimensionale Simulation des Korrekturkoeffizienten α verwendete Modelle zeigt.
  • 8 ist eine Darstellung, die eine Beziehung zwischen der Spannungsfestigkeit BVCES und SandL·num, wenn die Bedingungen 1 und 3 erfüllt sind, zeigt.
  • 9 ist eine Darstellung, die eine Beziehung zwischen der Spannungsfestigkeit BVCES und einem Betrag der Änderung β, wenn die Bedingungen 1 und 2 erfüllt sind, zeigt.
  • 10 ist eine Darstellung, die eine Verteilung des elektrischen Felds an einer Oberfläche des Abschlussgebiets (I-II in 2) eines IGBT einer 4500-V-Klasse zeigt.
  • 11 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 1 zeigt.
  • 12 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 2 zeigt.
  • 13 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 3 zeigt.
  • 14 ist eine Darstellung, die einen Auswertungsstromlaufplan zeigt, der für ein Auswertungselement der Spannungsfestigkeitseigenschaften verwendet wurde.
  • 15 ist eine Darstellung, die Auswertungsergebnisse der Spannungsfestigkeits-Leckstromeigenschaften zeigt.
  • 16 ist eine Darstellung, die eine Verteilung des elektrischen Felds an einer Oberfläche des Abschlussgebiets (I-II in 2) zeigt, wenn in einer internen Simulationsanalyse (bei VCE = 4500 V) dieselbe Spannung angelegt wird.
  • 17 ist eine Darstellung, die eine Beziehung zwischen einer Spannungsfestigkeit und einer Abweichung der P-Strahlungsdosis zeigt.
  • 18 ist eine Darstellung, die eine Auswertungsschaltung zeigt, die für ein Auswertungsexperiment der Ausschalteigenschaften verwendet wurde.
  • 19 ist eine Darstellung, die Auswertungsergebnisse der Ausschalteigenschaften zeigt.
  • 20 ist eine Darstellung, die eine Beziehung zwischen der Ausschalt-Durchbruchfestigkeit (Jc(Durchbruch)) und VCC zeigt.
  • 21 zeigt eine Draufsicht und eine Querschnittansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 2 der vorliegenden Erfindung.
  • 22 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 3 der vorliegenden Erfindung.
  • 23 zeigt eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 4 der vorliegenden Erfindung.
  • 24 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 5 der vorliegenden Erfindung.
  • 25 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 6 der vorliegenden Erfindung.
  • 26 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 7 der vorliegenden Erfindung zeigt.
  • 27 ist eine Querschnittsansicht, die eine Änderung der Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 7 der vorliegenden Erfindung zeigt.
  • 28 ist eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 8 der vorliegenden Erfindung.
  • 29 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 9 der vorliegenden Erfindung zeigt.
  • 30 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 10 der vorliegenden Erfindung zeigt.
  • 31 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 11 der vorliegenden Erfindung.
  • 32 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 12 der vorliegenden Erfindung.
  • Beschreibung von Ausführungsformen
  • Anhand der beigefügten Zeichnungen wird eine Halbleitervorrichtung in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung beschrieben. Gleiche oder einander entsprechende Komponenten tragen dieselben Bezugszeichen und eine doppelte Beschreibung kann weggelassen sein.
  • Ausführungsform 1
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 1 der vorliegenden Erfindung zeigt. Ein Siliciumsubstrat ist mit einem aktiven Gebiet, in dem ein Transistor ausgebildet ist, mit einem Abschlussgebiet, das um das aktive Gebiet gelegen ist, und mit einem Gebiet des Haupt-PN-Übergangs, das sich zwischen beiden Gebieten befindet, versehen. Wenn ein Transistor eingeschaltet ist, fließt ein Hauptstrom durch das aktive Gebiet, während durch das Abschlussgebiet kein Hauptstrom fließt. Wenn eine Vorspannung angelegt ist, während der Transistor ausgeschaltet ist, verläuft in einer Querrichtung der Vorrichtung in dem Abschlussgebiet eine Verarmungsschicht, die eine Spannungsfestigkeit aufrechterhält. Auf diese Weise erhält die Halbleitervorrichtung eine Spannungsfestigkeit gleich oder höher einer Soll-Spannungsfestigkeit aufrecht.
  • 2 ist eine Querschnittsansicht entlang I-II in 1. Auf einer N–-Driftschicht 1 sind in dem aktiven Gebiet in dieser Reihenfolge eine N-Schicht 2 und eine P-Emitterschicht 3 vorgesehen. Es sind mehrere Graben-Gates 4 vorgesehen, die die N-Schicht 2 und die P-Emitterschicht 3 durchdringen. In einem Teil der P-Emitterschicht 3 zwischen den mehreren Gräben 4 ist eine P+-Kontaktschicht 5 vorgesehen. Eine Emitterelektrode 6 auf dem Siliciumsubstrat ist mit der P+-Kontaktschicht 5 verbunden. Die Emitterelektrode 6 ist über einen Zwischenschichtisolierfilm 7 von dem Graben-Gate 4 isoliert. Unter der N–-Driftschicht 1 sind in dieser Reihenfolge eine N-Schicht 8 und eine P-Kollektorschicht 9 vorgesehen. Mit der P-Kollektorschicht 9 ist eine Kollektorelektrode 10 verbunden. Diese Komponenten bilden einen IGBT, der ein Transistor ist.
  • In dem Gebiet des Haupt-PN-Übergangs ist auf der N–-Driftschicht 1 eine P-Schicht 11 vorgesehen. Das Abschlussgebiet enthält ein Ringgebiet LNFLR (linear eingeengter Feldbegrenzungsring). In dem Ringgebiet LNFLR sind nacheinander auf der N–-Driftschicht 1 mehrere ringförmige P-Ringschichten 12a bis 12f regelmäßig angeordnet. Auf ihrer Außenumfangsseite ist ein Kanalsperrengebiet vorgesehen. In dem Kanalsperrengebiet ist auf der N–-Driftschicht 1 eine N-Schicht 13 vorgesehen. Mit der N-Schicht 13 ist eine Elektrode 14 verbunden. Die Oberseiten des Gebiets des Haupt-PN-Übergangs und des Abschlussgebiets sind mit Isolierfilmen 15 und 16 bedeckt.
  • Eine Begrenzung zwischen dem Gebiet des Haupt-PN-Übergangs und dem aktiven Gebiet ist ein Ende der äußersten P+-Kontaktschicht 5 in dem aktiven Gebiet auf der Seite des Gebiets des Haupt-PN-Übergangs. Eine Begrenzung zwischen dem Gebiet des Haupt-PN-Übergangs und dem Abschlussgebiet ist ein Ende der P-Schicht 11 auf der Seite des Abschlussgebiets.
  • Das Ringgebiet LNFLR ist in mehrere Einheiten aufgeteilt, die mehrere ringförmige P-Ringschichten 12a bis 12f enthalten, wobei eine Breite SandL jeder Einheit konstant ist. Unter der Annahme, dass N die Gesamtzahl ionisierter P-Störstellen in dem Ringgebiet LNFLR ist, BV [V] eine Soll-Spannungsfestigkeit ist, SandL [μm] eine Breite jeder Einheit ist und num die Anzahl der mehreren Einheiten ist, sind die folgenden Bedingungen erfüllt: N ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95 (Bedingung 1) SandL·num·Ecri ≥ 2·α·BV, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101 (Bedingung 2)
  • Die Breiten der P-Ringschichten 12a bis 12f der mehreren Einheiten nehmen in Richtung der Außenseite des Abschlussgebiets linear ab (Bedingung 3). Der Betrag ihrer Änderung β ist 0 < β ≤ 1,5.
  • Die Bedingung 1 ist eine Bedingung der Gesamtzahl der P-Störstellen N, die notwendig sind, um die Soll-Spannungsfestigkeit BV zu erfüllen. Da eine Halbleitervorrichtung in einer Spannungsfestigkeitsbetriebsart als ein Kondensator anzusehen ist, ist die Kapazität C wegen der Beziehung C = Q/V = qN/V konstant (falls die Vorrichtungsstruktur konstant ist), sodass zwischen einer Spannungsfestigkeit BVCES und der Gesamtzahl der P-Störstellen N eine lineare Abhängigkeit besteht. Die Korrekturkoeffizienten γ und M sollen Einflüsse des Materials und zwei- oder dreidimensionaler Effekte und des Vorrichtungsentwurfs (Vorrichtungsform, Ausbildung einer Diffusionsschicht oder dergleichen) korrigieren und werden unter Verwendung von Vorrichtungssimulationssoftware gewonnen. Es wird hier ein Fall einer zweidimensionalen Simulation beschrieben.
  • 3 ist eine Darstellung, die ein für eine zweidimensionale Simulation der Korrekturkoeffizienten γ und M verwendetes Modell zeigt. Zunächst wird das Modell in 3 aufgestellt. Die Größen und eine Störstellenverteilung von Teilen abgesehen von der P-Ringschicht 12 sind an einen realen Chip angepasst. Die P-Ringschicht 12 und die Einheit, in der die P-Ringschicht 12 enthalten ist, können irgendeine Breite aufweisen. N als die Gesamtzahl der Störstellen der P-Ringschicht 12 (= Strahlungsdosis·Breite der P-Ringschicht 12) ist unter Verwendung dieses Modells aufgeteilt. Durch eine Simulation wird eine Spannungsfestigkeit unter einer Bedingung jeder Gesamtzahl von Störstellen N berechnet. 4 veranschaulicht eine durch zweidimensionale Simulation berechnete Beziehung zwischen der Gesamtzahl der Störstellen und einer Spannungsfestigkeit. Die Korrekturkoeffizienten γ und M werden aus Daten gewonnen, in denen die Spannungsfestigkeit BV und die Gesamtzahl der Störstellen N in Übereinstimmung mit N = (M·BV)γ eine positive Beziehung aufweisen.
  • 5 ist eine Darstellung, die eine Beziehung zwischen der Spannungsfestigkeit BVCES und der Gesamtzahl der P-Störstellen N zeigt, wenn die Bedingungen 2 und 3 erfüllt sind. Die vertikale Achse zeigt einen durch Normieren der Spannungsfestigkeit BVCES unter Verwendung einer Soll-Spannungsfestigkeit BV in jeder Spannungsfestigkeitsklasse als eine Referenz erhaltenen Wert. Die horizontale Achse zeigt einen durch Normieren der Gesamtzahl der P-Störstellen N erhaltenen Wert, wobei ein Referenzwert N0 der Normierung als N0 = (M·BV)γ berechnet wird. Falls die normierte Gesamtzahl der P-Störstellen N im Ergebnis der Berechnung 1 oder größer wird, wird die normierte Spannungsfestigkeit BVCES 1 oder größer. Somit ist bestätigt worden, dass die Soll-Spannungsfestigkeit BV erzielt werden kann, wenn die Bedingungen 2 und 3 erfüllt sind und wenn ferner die Bedingung 1 erfüllt ist.
  • Die Bedingung 2 ist eine Bedingung für die Breite SandL einer Einheit und die Anzahl der Einheiten num, die für jede Einheit notwendig sind, um die Spannungsfestigkeit gleichmäßig aufzuteilen. Eindimensional betrachtet wird die Spannungsfestigkeit wegen einer Beziehung E(x) = dV/dx maximal, wenn dE/dx = 0 ist, d. h., wenn E(x) und die Breite konstant sind. Im Ergebnis gilt im Fall eines eindimensionalen PN-Stufenübergangs (plötzlichen PN-Übergangs) 1/2·Ecric·SandL = BV/num.
  • Der Korrekturkoeffizient α in der Bedingung 2 soll Einflüsse zwei- oder dreidimensionaler Effekte und des Vorrichtungsentwurfs (der Form oder dergleichen) korrigieren und wird unter Verwendung von Vorrichtungssimulationssoftware gewonnen. Es wird hier ein Fall einer zweidimensionalen Simulation beschrieben.
  • 6 und 7 sind Darstellungen, die Modelle zeigen, die für die zweidimensionale Simulation des Korrekturkoeffizienten α verwendet werden. Zunächst werden die Modelle in 6 und 7 aufgestellt. 6 zeigt ein eindimensionales PN-Stufenübergangsmodell. 7 zeigt ein Modell eines zylindrischen Übergangs mit einer Gaußschen Verteilung, wobei diese Störstellenverteilung an die eines realen Chips angepasst ist.
  • Unter Verwendung der Modelle in 6 und 7 wird eine Spannungsfestigkeit berechnet. Diese Daten werden in α = (BV in 7)/(BV in 6) eingegeben, um den Korrekturkoeffizienten α zu gewinnen.
  • 8 zeigt eine Darst5ellung einer Beziehung zwischen der Spannungsfestigkeit BVCES und SandL·num, wenn die Bedingungen 1 und 3 erfüllt sind. Die vertikale Achse zeigt einen durch Normieren der Spannungsfestigkeit BVCES unter Verwendung der Soll-Spannungsfestigkeit BV jeder Spannungsfestigkeitsklasse als eine Referenz erhaltenen Wert. Die horizontale Achse zeigt einen durch Normieren von SandL·num erhaltenen Wert, wobei ein Referenzwert der Normierung (SandL·num)0 durch (SandL·num)0·Ecri = 2·α·BV berechnet wird. Falls das normierte SandL·num im Ergebnis der Berechnung 1 oder größer ist, wird die normierte Spannungsfestigkeit BVCES 1 oder größer. Somit ist bestätigt worden, dass die Soll-Spannungsfestigkeit BV erreicht werden kann, wenn die Bedingungen 1 und 3 erfüllt sind und wenn ferner die Bedingung 2 erfüllt ist.
  • Die Bedingung 3 betrifft eine Breite des P-Gebiets innerhalb der Einheit, die notwendig ist, um die Soll-Spannungsfestigkeit BV zu erfüllen. 9 ist die Darstellung, die eine Beziehung zwischen der Spannungsfestigkeit BVCES und einem Betrag der Änderung β zeigt, wenn die Bedingungen 1 und 2 erfüllt sind. Die vertikale Achse zeigt einen durch Normieren der Spannungsfestigkeit BVCES unter Verwendung der Soll-Spannungsfestigkeit BV jeder Spannungsfestigkeitsklasse als eine Referenz erhaltenen Wert. 10 ist eine Darstellung, die eine Verteilung des elektrischen Felds an einer Oberfläche des Abschlussgebiets (I-II in 2) eines IGBT einer 4500-V-Klasse zeigt. β0 ist ein Optimalwert von β, β1 ist ein kleinerer Wert als der Optimalwert und β2 ist ein größerer Wert als der Optimalwert. Die horizontale Achse zeigt einen durch Normieren einer Entfernung unter Verwendung einer Breite des Abschlussgebiets als eine Referenz erhaltenen Wert. Wenn β = β1 ist, ist ein elektrisches Feld an der Abschlussseite konzentriert, und wenn β = β2 ist, ist das elektrische Feld auf der Seite des aktiven Gebiets konzentriert. Somit muss β auf 0 bis 1,5 eingestellt werden, um das elektrische Feld in der Mitte des Abschlussgebiets zu konzentrieren, damit die Soll-Spannungsfestigkeit BV überstiegen wird. Tabelle 1 zeigt einen zulässigen Bereich von β. [Tabelle 1]
    Spannungsfestigkeitsklasse zulässiger Bereich von β
    600 V 0,0 bis 0,6
    1200 V 0,1 bis 0,9
    1700 V 0,1 bis 1,1
    2500 V 0,1 bis 1,3
    3300 V 0,1 bis 1,4
    4500 V 0,1 bis 1,5
    6500 V 0,2 bis 1,5
  • Nachfolgend werden Wirkungen der vorliegenden Ausführungsform im Vergleich mit Vergleichsbeispielen beschrieben. 11 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit einem Vergleichsbeispiel 1 zeigt. In dem Abschlussgebiet sind mehrere P-Ringschichten 17a bis 17n vorgesehen. Eine Konzentration, eine Tiefe, die Anzahl oder dergleichen der P-Ringschichten 17a bis 17n sind Entwurfsparameter, die in Abhängigkeit von einer aufrechtzuerhaltenden Spannungsfestigkeit variieren. Das elektrische Feld in der horizontalen Richtung ist durch Abschnitte der N-Driftschicht 1 zwischen den mehreren P-Ringschichten 17a bis 17n in Intervalle geteilt. Allerdings nimmt die Chipfläche zu, da die Anzahl der mehreren P-Ringschichten 17a bis 17n erhöht werden muss, um die Spannungsfestigkeit zu erhöhen. Darüber hinaus wird in der äußersten P-Ringschicht 17n mit einer hohen Krümmung ein hohes elektrisches Feld erzeugt, das einen oberen Grenzwert der Spannungsfestigkeit begrenzt, was dazu führt, dass die Ausschalt-Durchbruchfestigkeit beeinträchtigt wird.
  • 12 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 2 zeigt. In dem Abschlussgebiet ist eine P-Schicht 18 vorgesehen. Eine Konzentration, eine Tiefe oder dergleichen der P-Schicht 18 sind Entwurfsparameter, die in Abhängigkeit von einer aufrechtzuerhaltenden Spannungsfestigkeit variieren. Eine Oberflächenkonzentration der P-Schicht 18 nimmt in Richtung der Außenseite des Abschlussgebiets ab. Da der zulässige Strahlungsdosisbereich der P-Schicht 18 schmal ist, ist die Prozesssteuerung allerdings schwierig, was zu einer hohen Fehlerrate führt. Wenn die Strahlungsdosis der P-Schicht 18 außerhalb des zulässigen Bereichs liegt, wird auf der Seite des aktiven Gebiets der P-Schicht 18 oder an einem Ende der Außenseite ein hohes elektrisches Feld erzeugt, was einen oberen Grenzwert der Spannungsfestigkeit begrenzt.
  • 13 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 3 zeigt. In dem Abschlussgebiet sind mehrere P-Schichten 18a und 18b vorgesehen. Eine Konzentration, eine Tiefe oder dergleichen der P-Schichten 18a und 18b sind Entwurfsparameter, die in Abhängigkeit von einer aufrechtzuerhaltenden Spannungsfestigkeit variieren. Die Oberflächenkonzentrationen der P-Schichten 18a und 18b nehmen in Richtung der Außenseite des Abschlussgebiets ab und die Tiefen nehmen in Richtung der Außenseite des Abschlussgebiets ebenfalls ab. Um diese P-Schichten 18a und 18b auszubilden, sind mehrere Photolithographieprozesse und ein Ionenimplantationsschritt notwendig, was den Herstellungsprozess verkompliziert und die Produktkosten erhöht.
  • 14 ist ein Stromlaufplan, der einen Auswertungsstromlaufplan zeigt, der für ein Auswertungsexperiment der Spannungsfestigkeitseigenschaften verwendet wird. Es wird eine Vorrichtung mit einer IGBT-Struktur mit einer Spannungsfestigkeit von 4500 V verwendet. Als Auswertungsbedingungen ist Vcc 4500 V, ist VGE 0 V, ist eine Temperatur 398 K und ist eine Gleichstrombetriebsart verwendet. Unter diesen Auswertungsbedingungen wurden die Spannungsfestigkeits-Leckstromeigenschaften ausgewertet. 15 zeigt Auswertungsergebnisse der Spannungsfestigkeits-Leckstromeigenschaften. Der Leckstrom JCES (bei 4500 V) in der Ausführungsform 1 hat im Vergleich zum Vergleichsbeispiel 1 um 90% abgenommen.
  • 16 ist eine Darstellung, die eine Verteilung des elektrischen Felds an einer Oberfläche des Abschlussgebiets (I-II in 2) zeigt, wenn in einer internen Simulationsanalyse (bei VCE = 4500 V) dieselbe Spannung angelegt wird. Die Breite des Abschlussgebiets in der Ausführungsform 1 kann im Vergleich zum Vergleichsbeispiel 1 um 50% verringert sein. Das elektrische Feld an der Oberfläche in dem Abschlussgebiet kann unterdrückt werden, wodurch ein durch ein hohes elektrisches Feld verursachter Driftstrom verringert wird und eine lokale Stoßionisation unterdrückt wird.
  • 17 ist eine Darstellung, die eine Beziehung zwischen einer Spannungsfestigkeit und einer Abweichung der P-Strahlungsdosis zeigt. Es ist eine Vorrichtung mit einer IGBT-Struktur mit einer Spannungsfestigkeit von 4500 V verwendet. Die vertikale Achse zeigt einen durch Normieren der Spannungsfestigkeit BVCES unter Verwendung einer Soll-Spannungsfestigkeit BV als eine Referenz erhaltenen Wert. Die horizontale Achse zeigt einen Abweichungsverhältniswert der Strahlungsdosis. Der zulässige Strahlungsdosisbereich ist in den Ausführungsformen 2 bis 6, 8 bis 12 > Ausführungsform 7 > Ausführungsform 1 > Vergleichsbeispiel 2. Somit kann der zulässige Bereich der P-Strahlungsdosis in der vorliegenden Ausführungsform im Vergleich zum Vergleichsbeispiel 2 erweitert sein.
  • 18 ist eine Darstellung, die eine für ein Auswertungsexperiment der Ausschalteigenschaften verwendete Auswertungsschaltung zeigt. Es ist eine Vorrichtung mit einer IGBT-Struktur mit einer Spannungsfestigkeit von 4500 V verwendet. Als Auswertungsbedingungen ist Vcc 2800 V, ist Ls = 2,47 μH, ist die Temperatur 398 K und ist JC 56 A/cm2. Die Ausschalteigenschaften werden unter diesen Auswertungsbedingungen ausgewertet. 19 zeigt Auswertungsergebnisse der Ausschalteigenschaften. Die Temperatur beträgt 398 K. Ein Ausschaltverlust ist im Wesentlichen konstant, die Breite des Abschlussgebiets nimmt ab und die Anzahl der Löcher von dem Abschlussgebiet während der Ausschaltoperation nimmt in der Ausführungsform 1 im Vergleich zum Vergleichsbeispiel 1 ab. Aus diesem Grund kann ein Schwanzstrom verringert werden.
  • 20 ist eine Darstellung, die eine Beziehung zwischen der Ausschalt-Durchbruchfestigkeit (Jc(Durchbruch)) und Vcc zeigt.
  • Es ist eine Vorrichtung mit einer IGBT-Struktur mit einer Spannungsfestigkeit von 4500 V verwendet. Mit einer Streuung/Vereinheitlichung einer Verteilung des elektrischen Felds in dem Abschlussgebiet nimmt Jc(Durchbruch) bei Vcc = 3600 V zu und verbessert sich die Ausschalt-Durchbruchfestigkeit in der Ausführungsform 1 im Vergleich zum Vergleichsbeispiel 1. Darüber hinaus ist eine Krümmung des PN-Übergangs in der P-Ringschicht verringert, sodass sich die Ausschalt-Durchbruchfestigkeit in den Ausführungsformen 4 bis 6, 10 und 12 weiter verbessert.
  • Somit kann in der vorliegenden Ausführungsform die Chipfläche verringert werden, die Ausschalt-Durchbruchfestigkeit verbessert werden und der zulässige Bereich der P-Strahlungsdosis verbreitert werden, ohne die elektrischen Charakteristiken (Durchlassspannung, Sperrspannung, Ausschaltverlust, Kurzschlusswiderstand oder dergleichen) zu beeinträchtigen. Da mehrere P-Ringschichten 12a bis 12f zusammen ausgebildet werden können, können diese darüber hinaus in einfachen Herstellungsprozessen hergestellt werden.
  • Ausführungsform 2
  • 21 zeigt eine Draufsicht und eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 2 der vorliegenden Erfindung zeigen. Die Ausführungsform 2 unterscheidet sich von der Ausführungsform 1 in Bezug auf die Struktur der P-Ringschichten 12a bis 12f, wobei die P-Ringschichten 12a bis 12f mehrere Streifenstrukturen 19 enthalten, die in einer Draufsicht regelmäßig angeordnet sind. Ein elektrisches Feld ist an einer Begrenzung jeder Streifenstruktur 19 in den P-Ringschichten 12a bis 12f konzentriert. Da die Verteilung des elektrischen Felds aufgeteilt wird, indem umfassend von der Wirkung des Feldbegrenzungsrings Gebrauch gemacht wird, können hohe lokale elektrische Felder unterdrückt werden. Da eine Spannungsfestigkeit auf die Begrenzung der Streifenstruktur 19 aufgeteilt ist, verläuft die Verarmungsschicht darüber hinaus nicht bis ins Innere der Streifenstruktur 19. Dadurch kann die vollständige Verarmung von Störstellen in der Streifenstruktur 19 verhindert werden und die Abhängigkeit der Spannungsfestigkeit von der Strahlungsdosis der P-Störstellen in dem Ringgebiet LNFLR verringert werden.
  • Ausführungsform 3
  • 22 zeigt eine Draufsicht und eine Querschnittansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 3 der vorliegenden Erfindung zeigen. Die Ausführungsform 3 unterscheidet sich von der Ausführungsform 1 in Bezug auf die Strukturen der P-Ringschichten 12a bis 12f, wobei die P-Ringschichten 12a bis 12f mehrere punktierte Strukturen 20 enthalten, die in einer Draufsicht regelmäßig angeordnet sind. Ein elektrisches Feld ist an einer Begrenzung jeder punktierten Struktur 20 in den P-Ringschichten 12a bis 12f konzentriert. Da die Verteilung des elektrischen Felds aufgeteilt ist, indem umfassend von der Wirkung des Feldbegrenzungsrings Gebrauch gemacht wird, können hohe lokale elektrische Felder unterdrückt werden. Da eine Spannungsfestigkeit auf die Begrenzung der punktierten Struktur 20 aufgeteilt ist, verläuft die Verarmungsschicht darüber hinaus nicht ins Innere der punktierten Struktur 20. Dadurch kann die vollständige Verarmung von Störstellen in der punktierten Struktur 20 verhindert werden und die Abhängigkeit der Spannungsfestigkeit von der Strahlungsdosis der P-Störstellen in dem Ringgebiet LNFLR verringert werden. Es wird angemerkt, dass die punktierte Struktur 20 in der vorliegenden Ausführungsform quadratisch ist, wobei ihre Form aber darauf nicht beschränkt ist.
  • Ausführungsform 4
  • 23 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 4 der vorliegenden Erfindung zeigt. Zusätzlich zu der Konfiguration der Ausführungsform 1 ist eine P-Schicht 21 vorgesehen, die sich wenigstens mit einem Teil des Ringgebiets LNFLR in dem Abschlussgebiet überlappt. Eine Oberflächenkonzentration der P-Schicht 21 ist kleiner als eine Oberflächenkonzentration der P-Ringschichten 12a bis 12f. Eine Tiefe d2 der P-Schicht 21 ist größer als eine Tiefe d1 der P-Ringschichten 12a bis 12f.
  • Unter der Annahme, dass die Anzahl der P-Störstellen in den P-Ringschichten 12a bis 12f in dem Ringgebiet LNFLR N1 ist und die Anzahl der P-Störstellen in der P-Schicht 21 N2 ist, ist die folgende Bedingung erfüllt: N1 + N2 ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95.
  • In der vorliegenden Ausführungsform ist ein spannungsführender Teil ein äußerster Umfang der P-Schicht 21 mit einer niedrigen PN-Krümmung oder eine Begrenzung der P-Ringschichten 12a bis 12f in dem Ringgebiet LNFLR. Aus diesem Grund kann die Konzentration des elektrischen Felds verringert/verteilt werden. Im Ergebnis kann die Ausschalt-Durchbruchfestigkeit weiter verbessert werden und das elektrische Oberflächenfeld verringert werden.
  • Ausführungsform 5
  • 24 zeigt eine Draufsicht und eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 5 der vorliegenden Erfindung zeigen. Die vorliegende Ausführungsform ist mit Merkmalen beider Ausführungsformen 2 und 4 versehen und kann die Wirkungen beider Ausführungsformen erzielen.
  • Ausführungsform 6
  • 25 zeigt eine Draufsicht und eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 6 der vorliegenden Erfindung zeigen. Die vorliegende Ausführungsform ist mit Merkmalen beider Ausführungsformen 3 und 4 versehen und kann die Wirkungen beider Ausführungsformen erzielen.
  • Ausführungsform 7
  • 26 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 7 der vorliegenden Erfindung zeigt. Anders als die Ausführungsform 1 enthält das Abschlussgebiet mehrere Ringgebiete LNFLR1 und LNFLR2. In diesen Ringgebieten sind mehrere ringförmige P-Ringschichten 12a bis 12f nacheinander regelmäßig angeordnet. Jedes Ringgebiet ist in mehrere Einheiten aufgeteilt, die die mehreren ringförmigen P-Ringschichten 12a bis 12f enthalten. Die Breite jeder Einheit ist innerhalb desselben Ringgebiets konstant. Allerdings weisen die Ringgebiete LNFLR1 und LNFLR2 voneinander verschiedene Breiten Sand1 und Sand2 der Einheit auf.
  • Wenn angenommen wird, dass N(i) die Gesamtzahl der P-Störstellen in einem i-ten Ringgebiet von dem aktiven Gebiet nach außen unter den mehreren Ringgebieten ist, BV [V] die Soll-Spannungsfestigkeit ist, BV(i) [V] die durch das i-te Ringgebiet LNFLR unterstützte Spannungsfestigkeit ist, LNFLR SandL(i) [μm] die Breite jeder Einheit des i-ten Ringgebiets ist und LNFLR num(i) die Anzahl der Einheiten in dem i-ten Ringgebiet ist, sind die folgenden Beziehungen erfüllt: N(i) ≥ (M·BV(i))γ, M = 104 bis 105, γ = 0,55 bis 1,95 Σ[SandL(i)·num(i)·Emax(i)] ≥ 2·α·BV BV = ΣBV(i), Emax(i) ≤ Ecri, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101, β(i + 1) > β(i).
  • In den Ringgebieten LNFLR1 und LNFLR2 nehmen die Breiten SandLl und SandL2 der P-Ringschichten 12a bis 12f der mehreren Einheiten in Richtung der Außenseite des Abschlussgebiets linear ab. Eine Änderungsrate β1 in dem Ringgebiet LNLFR1 und eine Änderungsrate β2 in dem Ringgebiet LNFLR2 erfüllen β2 > β1 > 0.
  • Die Bedeutungen der obigen Bedingungen sind ähnlich jenen der Bedingungen 1 bis 3 in der Ausführungsform 1. In der vorliegenden Ausführungsform wird das Abschlussgebiet schrittweise entworfen und eine LNFLR-Struktur in jedem Teil in Übereinstimmung mit der oben beschriebenen Regel gebildet. Dadurch kann eine Verteilung des elektrischen Felds gleichförmiger als in der Ausführungsform 1 gebildet werden und dadurch der zulässige Prozessbereich weiter erweitert werden.
  • 27 ist eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 7 der vorliegenden Erfindung zeigte. In dieser Abwandlung ist die Änderungsrate β2 > β1 = 0. Auch in diesem Fall können ähnliche Wirkungen erzielt werden.
  • Ausführungsform 8
  • 28 ist eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 8 der vorliegenden Erfindung. Die Ausführungsform 8 unterscheidet sich von der Ausführungsform 7 in Bezug auf die Struktur der P-Ringschichten 12a bis 12f, wobei die P-Ringschichten 12a bis 12f mehrere Streifenstrukturen 19 aufweisen, die in einer Draufsicht regelmäßig angeordnet sind. Dadurch kann die Abhängigkeit der Spannungsfestigkeit von der Strahlungsdosis der P-Störstellen innerhalb des Ringgebiets LNFLR wie im Fall der Ausführungsform 2 verringert werden.
  • Ausführungsform 9
  • 29 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 9 der vorliegenden Erfindung zeigt. Die Ausführungsform 9 unterscheidet sich von der Ausführungsform 7 in Bezug auf die Struktur der P-Ringschichten 12a bis 12f, wobei die P-Ringschichten 12a bis 12f mehrere punktierte Strukturen 20 aufweisen, die in eine Draufsicht regelmäßig angeordnet sind. Dadurch kann die Abhängigkeit der Spannungsfestigkeit von der Strahlungsdosis der P-Störstellen innerhalb des Ringgebiets LNFLR wie im Fall der Ausführungsform 3 verringert werden.
  • Ausführungsform 10
  • 30 ist eine Querschnittsansicht, die eine Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 10 der vorliegenden Erfindung zeigt. Außer der Konfiguration aus Ausführungsform 7 ist in dem Abschlussgebiet eine P-Schicht 21 vorgesehen, die sich mit dem Ringgebiet LNFLR wenigstens teilweise überlappt. Die Oberflächenkonzentration der P-Schicht 21 ist kleiner als die Oberflächenkonzentration der P-Ringschichten 12a bis 12f. Die Tiefe der P-Schicht 21 ist größer als die Tiefe der P-Ringschichten 12a bis 12f.
  • Wenn angenommen wird, dass die Anzahl der P-Störstellen in den P-Ringschichten 12a bis 12f in dem Ringgebiet LNFLR N1 ist und die Anzahl der P-Störstellen in der P-Schicht 21 N2 ist, ist die folgende Bedingung erfüllt: N1 + N2 ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95.
  • In der vorliegenden Ausführungsform bildet ein spannungsführender Abschnitt den äußersten Umfang der P-Schicht 21 mit einer niedrigen PN-Krümmung oder eine Begrenzung der P-Ringschichten 12a bis 12f in dem Ringgebiet LNFLR. Aus diesem Grund kann die Konzentration eines elektrischen Felds verringert/verteilt werden. Im Ergebnis kann die Ausschalt-Durchbruchfestigkeit weiter verbessert werden und das elektrische Oberflächenfeld verringert werden.
  • Ausführungsform 11
  • 31 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 11 der vorliegenden Erfindung. Die vorliegende Ausführungsform ist mit Merkmalen beider Ausführungsformen 8 und 10 versehen und kann die Wirkungen beider Ausführungsformen erzielen.
  • Ausführungsform 12
  • 32 zeigt eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit der Ausführungsform 12 der vorliegenden Erfindung. Die vorliegende Ausführungsform ist mit den Merkmalen beider Ausführungsformen 9 und 10 versehen und kann die Wirkungen beider Ausführungsformen erzielen.
  • In den oben beschriebenen Ausführungsformen 1 bis 12 ist die Halbleitervorrichtungen einer hohen Spannungsfestigkeitsklasse von 4500 V beschrieben, wobei die vorliegende Erfindung aber unabhängig von der Spannungsfestigkeitsklasse anwendbar ist. Außerdem ist in den obigen Ausführungsformen ein Fall beschrieben worden, dass der Transistor in dem aktiven Gebiet ein IGBT mit einer Graben-Gate-Struktur ist, wobei die vorliegende Erfindung aber ebenfalls auf einen IGBT oder auf eine Diode mit einer planaren Gate-Struktur anwendbar ist.
  • Beschreibung der Bezugszeichen
    • 12a–12f P-Ringschicht, 19 Streifenstruktur, 20 punktierte Struktur, 21 P-Schicht.

Claims (5)

  1. Halbleitervorrichtung, die eine Spannungsfestigkeit gleich oder größer einer Soll-Spannungsfestigkeit aufrechterhält, wobei ein Siliciumsubstrat mit einem aktiven Gebiet, in dem ein Transistor gebildet ist, und mit einem Abschlussgebiet, das um das aktive Gebiet gelegen ist, versehen ist, wobei das Abschlussgebiet ein Ringgebiet enthält, in dem Ringgebiet mehrere ringförmige P-Ringschichten regelmäßig angeordnet sind, das Ringgebiet in mehrere Einheiten aufgeteilt ist, die jeweils die mehreren P-Ringschichten enthalten, eine Breite jeder Einheit konstant ist, N eine Gesamtzahl der P-Störstellen in dem Ringgebiet ist, BV [V] die Soll-Spannungsfestigkeit ist, SandL [μm] eine Breite jeder Einheit ist und num die Anzahl der mehreren Einheiten ist, wobei die folgenden Beziehungen erfüllt sind: N ≥ (M·BV)γ, M = 104 bis 105, γ = 0,55 bis 1,95 SandL·num·Ecri ≥ 2·α·BV, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101, und die Breiten der P-Ringschichten der mehreren Einheiten in Richtung einer Außenseite des Abschlussgebiets linear abnehmen.
  2. Halbleitervorrichtung, die eine Spannungsfestigkeit gleich oder größer einer Soll-Spannungsfestigkeit aufrechterhält, wobei ein Siliciumsubstrat mit einem aktiven Gebiet, in dem ein Transistor gebildet ist, und mit einem Abschlussgebiet, das um das aktive Gebiet gelegen ist, versehen ist, wobei das Abschlussgebiet mehrere Ringgebiete enthält, in jedem Ringgebiet mehrere ringförmige P-Ringschichten regelmäßig angeordnet sind, jedes Ringgebiet in mehrere Einheiten aufgeteilt ist, die jeweils die mehreren P-Ringschichten enthalten, eine Breite jeder Einheit innerhalb desselben Ringgebiets konstant ist, N(i) eine Gesamtzahl der P-Störstellen in einem i-ten Ringgebiet unter den mehreren Ringgebieten ist, BV [V] die Soll-Spannungsfestigkeit ist, BV(i) [V] eine durch das i-te Ringgebiet unterstützte Spannungsfestigkeit ist, SandL(i) [μm] die Breite jeder Einheit des i-ten Ringgebiets ist und num(i) die Anzahl der mehreren Einheiten in dem i-ten Ringgebiet ist, wobei die folgenden Beziehungen erfüllt sind: N(i) ≥ (M·BV(i))γ, M = 104 bis 105, γ = 0,55 bis 1,95 Σ[SandL(i)·num(i)·Emax(i)] ≥ 2·α·BV BV = ΣBV(i), Emax(i) ≤ Ecri, Ecri = 2,0 bis 3,0·105 [V/cm], α = 100 bis 101, und die Breiten der P-Ringschichten der mehreren Einheiten in Richtung einer Außenseite des Abschlussgebiets linear abnehmen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die P-Ringschichten mehrere Streifenstrukturen enthalten, die in einer Draufsicht regelmäßig angeordnet sind.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die P-Ringschichten mehrere punktierte Strukturen enthalten, die in einer Draufsicht regelmäßig angeordnet sind.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Abschlussgebiet ferner eine P-Schicht enthält, die sich wenigstens mit einem Teil des Ringgebiets überlappt, wobei eine Oberflächenkonzentration der P-Schicht kleiner als eine Oberflächenkonzentration der P-Ringschichten ist, und eine Tiefe der P-Schicht größer als eine Tiefe der P-Ringschichten ist.
DE112012007207.3T 2012-12-06 2012-12-06 Halbleitervorrichtung Active DE112012007207B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/081661 WO2014087522A1 (ja) 2012-12-06 2012-12-06 半導体装置

Publications (2)

Publication Number Publication Date
DE112012007207T5 true DE112012007207T5 (de) 2015-09-10
DE112012007207B4 DE112012007207B4 (de) 2023-11-09

Family

ID=50882967

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012007207.3T Active DE112012007207B4 (de) 2012-12-06 2012-12-06 Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US9385183B2 (de)
JP (1) JP5991383B2 (de)
CN (1) CN104854701B (de)
DE (1) DE112012007207B4 (de)
WO (1) WO2014087522A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109641B4 (de) 2015-05-27 2021-11-11 Denso Corporation Halbleitergerät

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104221156B (zh) * 2012-04-13 2017-03-01 三菱电机株式会社 二极管
DE112014006296T5 (de) * 2014-01-29 2017-03-16 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
JP6261494B2 (ja) 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
EP3238260B1 (de) * 2014-12-23 2020-03-25 ABB Power Grids Switzerland AG Rückwärtsleitende halbleitervorrichtung
WO2016114138A1 (ja) * 2015-01-14 2016-07-21 富士電機株式会社 半導体装置
JP6397804B2 (ja) * 2015-08-06 2018-09-26 株式会社日立製作所 半導体装置、半導体装置の製造方法、および電力変換装置
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP7039937B2 (ja) * 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2024060452A (ja) * 2022-10-19 2024-05-02 株式会社デンソー 半導体装置とその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2131603B (en) 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
DE3581348D1 (de) 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
JP3628613B2 (ja) 1997-11-03 2005-03-16 インフィネオン テクノロジース アクチエンゲゼルシャフト 半導体構成素子のための耐高圧縁部構造
JP2002231965A (ja) 2001-02-01 2002-08-16 Hitachi Ltd 半導体装置
JP2003078138A (ja) 2001-08-31 2003-03-14 Nec Kansai Ltd 半導体装置
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
DE102005063332B4 (de) 2005-05-24 2009-04-02 Infineon Technologies Ag Hochschwindigkeitsdiode und Verfahren zu ihrer Herstellung
JP2008010506A (ja) 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
DE102006046853B4 (de) * 2006-10-02 2010-01-07 Infineon Technologies Austria Ag Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
JP5654818B2 (ja) * 2010-09-27 2015-01-14 ルネサスエレクトロニクス株式会社 パワー系半導体装置の製造方法
US8563988B2 (en) * 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
JP5664142B2 (ja) 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
JP5691550B2 (ja) 2011-01-21 2015-04-01 サンケン電気株式会社 半導体装置
US9006748B2 (en) * 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109641B4 (de) 2015-05-27 2021-11-11 Denso Corporation Halbleitergerät

Also Published As

Publication number Publication date
CN104854701B (zh) 2017-11-21
JPWO2014087522A1 (ja) 2017-01-05
US9385183B2 (en) 2016-07-05
WO2014087522A1 (ja) 2014-06-12
JP5991383B2 (ja) 2016-09-14
DE112012007207B4 (de) 2023-11-09
US20150279931A1 (en) 2015-10-01
CN104854701A (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
DE112012007207B4 (de) Halbleitervorrichtung
DE112014000679B4 (de) Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
DE102005059534B4 (de) Halbleitervorrichtung und Herstellungsverfahren der gleichen
DE102008047998B4 (de) Halbleitervorrichtung mit strukturiertem Stromausbreitungsbereich und Verfahren zu deren Herstellung
DE112012005981T5 (de) Halbleitervorrichtung
DE102010016371B4 (de) Halbleitervorrichtung
DE3047738C2 (de) Halbleiteranordnung
DE112016001988T5 (de) Halbleiter - Super - Junction - Leistungsvorrichtung und Verfahren zum Herstellen derselben
DE102014109859B4 (de) Halbleitervorrichtungen mit einer feldelektrode, synchron-gleichrichtungsvorrichtung und energieversorgung
DE112014006296T5 (de) Leistungshalbleitervorrichtung
DE112014006289T5 (de) Leistungshalbleitervorrichtung
EP0037105A2 (de) Feldeffekttransistor
DE102015107103B4 (de) Bipolar-Transistor mit isolierter Gate-Elektrode
DE112016005558B4 (de) Siliciumcarbid-Halbleitereinheit
DE112015001353T5 (de) Halbleitervorrichtung
DE112014001296T5 (de) Leistungshalbleitervorrichtung und entsprechendes Modul
DE69504215T2 (de) Halbleiterbauelement vom MOS-Typ
DE112012005039B4 (de) Halbleitervorrichtung
EP3095136A1 (de) Sic-trench-transistor und verfahren zu dessen herstellung
DE112015002120B4 (de) Halbleitervorrichtung und Halbleitervorrichtungsherstellungsverfahren
DE102015118616B3 (de) Latchup-fester Transistor
DE112011105029T5 (de) Halbleitervorrichtung
EP3740971A1 (de) Leistungshalbleiterbauelement
DE112018002359T5 (de) Halbleiterbauteil
DE10100802C1 (de) Halbleiterbauelement mit hoher Avalanchefestigkeit und dessen Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final