DE112012005039B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes aufweist:- ein Halbleitersubstrat (10) von einem ersten Leitfähigkeitstyp oder zweiten Leitfähigkeitstyp;- eine auf dem Halbleitersubstrat (10) gebildete Driftschicht (20) vom ersten Leitfähigkeitstyp;- eine Vielzahl von in einer Oberflächenschicht der Driftschicht (20) in regelmäßigen Abständen angeordneten viereckförmigen Muldenbereichen (30) vom zweiten Leitfähigkeitstyp, wobei die Länge einer ersten Seite in der Draufsicht a ist und die Länge einer dazu orthogonalen zweiten Seite in der Draufsicht b ist;- einen in einer Oberflächenschicht jedes der Muldenbereiche (30) gebildeten Source-Bereich (40) vom ersten Leitfähigkeitstyp;- eine über eine Gate-Isolierschicht (50) von jedem Source-Bereich (40) bis zur Driftschicht (20) gebildete Gate-Elektrode (60); und- einen in den Muldenbereichen (30) gegenüber jeder Gate-Elektrode (60) vorgegebenen Kanalbereich, wobei,- wenn eine Richtung der ersten Seite eine x-Achsen-Richtung ist und eine Richtung der zweiten Seite eine y-Achsen-Richtung ist, und- wenn der Abstand zwischen jedem der Muldenbereiche (30) in der x-Achsen-Richtung Ljx ist und der Abstand zwischen jedem der Muldenbereiche (30) in der y-Achsen-Richtung Ljy ist,- ein in der x-Achsen-Richtung an einen ersten Muldenbereich angrenzender zweiter Muldenbereich von den Muldenbereichen (30) gegenüber dem ersten Muldenbereich in der y-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als b + Ljy ist, und- ein in der y-Achsen-Richtung an den ersten Muldenbereich angrenzender dritter Muldenbereich von den Muldenbereichen (30) gegenüber dem ersten Muldenbereich in der x-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als a + Ljx ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Siliciumcarbid verwendende Leistungshalbleitervorrichtung.
  • Stand der Technik
  • In einer einen Kanal aufweisenden vertikalen Halbleitervorrichtung, wie z.B. einem vertikalen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einem Isolierschicht-Bipolartransistor (IGBT) sowie in einer gewöhnlich als planar bezeichneten Struktur, in welcher der Kanal in einer zu einer Hauptoberfläche parallelen Richtung gebildet ist, um den Kanalwiderstand zu verringern, ist eine flächige Anordnung mit einer hohen Kanalbreiten-Dichte erwünscht.
  • Als ein Verfahren zum Herstellen der Anordnung, wie zum Beispiel im Patentdokument 1 und Patentdokument 2 offenbart, ist das Ausbilden von Kanälen in Richtungen längs zwei zueinander orthogonaler geraden Linien (im folgenden Gitteranordnung oder Rasteranordnung) allgemein bekannt, indem ein Muldenbereich in der Draufsicht eine viereckige Zellenform erhält und der Muldenbereich in einem Raster angeordnet wird.
  • Das Patentdokument 3 offenbart eine Halbleitervorrichtung mit einer Rückkopplungs-kapazität und befasst sich mit einem Leistungsverlust im Einschaltzustand sowie einem Schaltverlust einer Siliciumcarbid-Halbleitervorrichtung.
  • Dokumente zum Stand der Technik
  • Patentdokumente
    • Patentdokument 1: JP H01 - 211 978 A .
    • Patentdokument 2: JP H05 - 235 362 A .
    • Patentdokument 3: DE 11 2011 101 442 T5
  • Kurzbeschreibung der Erfindung
  • Mit der Erfindung zu lösende Probleme
  • Das im Patentdokument 1 beschriebene Verfahren weist ein Problem auf, dass ein zwischen den Muldenbereichen gebildeter JFET-Bereich in einer Netzform gebildet wird, dass zur Zeit des Anlegens einer Sperrspannung an einer einem Schnittpunkt des Netzes entsprechenden Position ein hohes elektrisches Feld an eine Gate-Isolierschicht angelegt wird und dass die Gate-Isolierschicht leicht Schaden nimmt.
  • Andererseits ist es erforderlich, da die Kanalbreiten-Dichte durch einen Wert bestimmt wird, welchen man durch Dividieren der Kanalbreite in einer Elementarzelle durch die Zellenfläche (ein Produkt von Zellenrasterabständen in zwei Richtungen) erhält, für eine weitere Erhöhung der Kanalbreiten-Dichte den Zellenrasterabstand zu verringern, aber dies ist aufgrund des Problems der Verarbeitungsgenauigkeit usw. nicht unbedingt einfach.
  • Zu den Verfahren zum weiteren Erhöhen der Kanalbreiten-Dichte in der Rasteranordnung zählt, wie im Patentdokument 2 offenbart, das fortlaufende Ausbilden der Zellen, wobei diese auf einer diagonalen Linie angeordnet werden.
  • Wenn das Verfahren in einem Kanal verwendet wird, der in einer Mulde eines Bereichs gebildet ist, welcher Zellen verbindet, ist jedoch eine Zunahme eines Leitungsverlusts und eines Schaltverlusts infolge einer Zunahme eines Parasitärwiderstands oder einer Verzögerung zur Zeit des Schaltens ein Problem, da der Abstand von einem Kontaktbereich einer Source-Elektrode und einer Halbleiterschicht bezüglich eines in anderen Bereichen gebildeten Kanals größer wird.
  • Die vorliegende Erfindung wurde konzipiert, um die obigen Probleme zu lösen, und die Aufgabe der Erfindung ist das Vorsehen einer Halbleitervorrichtung, bei welcher bei gleichzeitiger Unterdrückung der Zunahme des Leitungsverlusts und des Schaltverlusts die Zuverlässigkeit der Vorrichtung verbessert werden kann.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist Folgendes auf: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp oder zweiten Leitfähigkeitstyp; eine auf dem Halbleitersubstrat gebildete Driftschicht vom ersten Leitfähigkeitstyp; eine Vielzahl von in einer Oberflächenschicht der Driftschicht in regelmäßigen Abständen angeordneten viereckförmigen Muldenbereichen vom zweiten Leitfähigkeitstyp, wobei die Länge einer ersten Seite in der Draufsicht a ist und die Länge einer dazu orthogonalen zweiten Seite in der Draufsicht b ist; einen in einer Oberflächenschicht jedes der Muldenbereiche gebildeten Source-Bereich vom ersten Leitfähigkeitstyp; eine über einer Gate-Isolierschicht von jedem Source-Bereich bis zur Driftschicht gebildete Gate-Elektrode; und einen in den Muldenbereichen gegenüber jeder Gate-Elektrode vorgegebenen Kanalbereich; wobei, wenn eine Richtung der ersten Seite eine x-Achsen-Richtung ist und eine Richtung der zweiten Seite eine y-Achsen-Richtung ist, und wenn der Abstand zwischen jedem der Muldenbereiche in der x Achsen-Richtung Ljx ist und der Abstand zwischen jedem der Muldenbereiche in der y-Achsen-Richtung Ljy ist, ein in der x-Achsen-Richtung an einen ersten Muldenbereich angrenzender zweiter Muldenbereich von den Muldenbereichen gegenüber dem ersten Muldenbereich in der y-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als b + Ljy ist, und ein in der y-Achsen-Richtung an den ersten Muldenbereich angrenzender dritter Muldenbereich von den Muldenbereichen gegenüber dem ersten Muldenbereich in der x-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als a + A Ljx ist.
  • Auswirkungen der Erfindung
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ermöglicht eine Verbesserung der Zuverlässigkeit der Vorrichtung bei gleichzeitiger Unterdrückung der Zunahme von Leitungsverlusten und von Schaltverlusten.
  • Die Zielsetzungen, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden durch die folgende ausführliche Beschreibung und die beigefügten Zeichnungen noch besser verständlich.
  • Figurenliste
    • 1 ist eine Darstellung, die eine Querschnittstruktur einer Halbleitervorrichtung schematisch darstellt.
    • 2 ist eine Darstellung, die eine planare Struktur einer Halbleitervorrichtung schematisch darstellt, welche eine zugrundeliegende Technologie der vorliegenden Erfindung ist.
    • 3 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 4 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 5 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 6 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 7 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 8 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt.
    • 9 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt, welche die zugrundeliegende Technologie der vorliegenden Erfindung ist.
    • 10 ist eine Darstellung, die eine planare Struktur der Halbleitervorrichtung schematisch darstellt, welche die zugrundeliegende Technologie der vorliegenden Erfindung ist.
    • 11 ist eine Darstellung, welche die jeweiligen Längen in einer planaren Struktur der Halbleitervorrichtung darstellt.
    • 12 ist eine Darstellung, welche die Versatzlängenabhängigkeit eines Punkts Y und eines Abstands a schematisch darstellt.
    • 13 ist eine Darstellung, welche die Versatzlängenabhängigkeit einer Elementarzellenfläche und einer Länge, welche einer Kanalbreite in der Zelle entspricht, schematisch darstellt.
    • 14 ist ein Schaubild, welches die Versatzlängenabhängigkeit der Kanalbreiten-Dichte darstellt.
  • Beschreibung einer Ausführungsform
  • Erste Ausführungsform
  • Konfiguration
  • 1 ist eine schematische Querschnittzeichnung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In der vorliegenden Ausführungsform wird eine Beschreibung von einem Vertikal-MOSFET angegeben, der ein Siliciumcarbid von einem ersten Leitfähigkeitstyp, welcher ein n-Typ ist, und einem zweiten Leitfähigkeitstyp, welcher ein p-Typ ist, verwendet, aber der Leitfähigkeitstyp kann auch umgekehrt sein und die Halbleitervorrichtung ist nicht auf den MOSFET beschränkt.
  • In 1 ist eine n-Siliciumcarbid enthaltende Driftschicht 20 auf einer ersten Hauptoberfläche (Oberseite in der Figur) eines niederohmigen n-Halbleitersubstrats 10 mit geringem Widerstand aus Siliciumcarbid gebildet, wobei das Halbleitersubstrat 10 von einem 4H-Polytyp ist. Die Ebenenrichtung der ersten Hauptoberfläche des Halbleitersubstrats 10 ist bezüglich einer c-Achsen-Richtung in der (0001)-Ebene um 4° geneigt.
  • Auf einer Oberfläche der Driftschicht 20 ist eine Vielzahl von Aluminium (Al), welches erste Störstellen als p-Störstellen bildet, enthaltenden p-Muldenbereichen 30 in regelmäßigen Abständen gebildet, das heißt, in einem Abstand mit einer bestimmten Breite zueinander und in periodischer Weise.
  • Außerdem ist innerhalb eines Oberflächenschichtbereichs jedes Querschnitts eines Muldenbereichs 30 ein Stickstoff (N), welcher zweite Störstellen als n-Störstellen bildet, enthaltender n-Source-Bereich 40 flacher als im Muldenbereich 30 gebildet.
  • Außerdem ist innerhalb des Muldenbereichs 30 und wünschenswerterweise innerhalb des Source-Bereichs 40 ein Aluminium (A1), welches die ersten Störstellen als p-Störstellen bildet, enthaltender Muldenkontaktbereich 35 gebildet. Der Muldenbereich 30 und der darin gebildete Muldenkontaktbereich 35 sind elektrisch kurzgeschlossen.
  • Außerdem ist auf der den Muldenbereich 30, den Source-Bereich 40 und den Muldenkontaktbereich 35 enthaltenden Oberfläche der Driftschicht 20, abgesehen von einem Teil einer Oberfläche des Source-Bereichs 40, eine Gate-Isolierschicht 50 aus Siliciumoxid gebildet.
  • Überdies ist auf der Gate-Isolierschicht 50, entsprechend einem zwischen einem Paar von Source-Bereichen 40 liegenden Bereich, eine Gate-Elektrode 60 gebildet.
  • Außerdem ist auf einer Oberfläche des Source-Bereichs 40 und des Muldenkontaktbereichs 35, auf welcher die Gate-Isolierschicht 50 nicht gebildet ist, eine Source-Elektrode 70 gebildet. Die Source-Elektrode 70 ist so gebildet, dass sie über eine Zwischen-Isolierschicht 90 die Gate-Elektrode 60 bedeckt.
  • Außerdem ist auf einer zweiten Hauptoberfläche, welche eine gegenüberliegende Seite der ersten Hauptoberfläche des Halbleitersubstrats 10 ist, das heißt, auf der Rückseite, jeweils eine Drain-Elektrode 80 gebildet.
  • Hier, in 1, wird aus den Muldenbereichen 30 ein der Gate-Elektrode 60 über die Gate-Isolierschicht 50 gegenüberliegender Bereich, in welchem zur Zeit eines Durchlassbetriebs der Halbleitervorrichtung eine Inversionsschicht gebildet wird, als Kanalbereich (P in 1) bezeichnet. Außerdem wird ein zwischen den beiden benachbarten Muldenbereichen 30 liegender n-Bereich als JFET-Bereich (Q in 1) bezeichnet, und er wird zu einem Pfad, durch welchen zur Zeit eines Durchlassbetriebs (Durchlasszustands) ein Durchlassstrom fließt. Umgekehrt dehnt sich in einem Sperrzustand der Halbleitervorrichtung eine Verarmungsschicht vom Muldenbereich 30 zum JFET-Bereich hin aus, und sie verhindert, dass eine hohe elektrische Feldstärke an die auf dem JFET-Bereich gebildete Gate-Isolierschicht 50 angelegt wird.
  • Hier wird die Breite des JFET-Bereichs, das heißt, der Zwischenraum zwischen zwei benachbarten Muldenbereichen 30, als JFET-Länge bezeichnet, und es wird ein Zwischenraum zwischen dem Muldenbereich 30 und dem Source-Bereich 40 innerhalb des Muldenbereichs 30 in einer Oberflächenschicht des Muldenbereichs 30 als Kanallänge bezeichnet. Außerdem wird die Periode, mit welcher der Muldenbereich 30 und der Source-Bereich 40 gebildet sind, das heißt, eine durch Addieren der Breite eines Muldenbereichs 30 und der JFET-Länge, als Zellenrasterabstand bezeichnet.
  • Obwohl in der vorliegenden Ausführungsform nicht eigens veranschaulicht, ist auf einer Peripherieseite eines Elements bezüglich eines Bereichs, in welchem die Muldenbereiche 30 in periodischen Abständen in einer Linie angeordnet sind, zwecks Verdrahtung oder zwecks eines Abschlusses mit hoher Stehspannung ein Bereich (Peripheriebereich) gebildet, welchen der Durchlassstrom im Durchlasszustand nicht durchläuft. Zur Unterscheidung von diesem Bereich wird ein Bereich, in welchem die Muldenbereiche 30 in periodischen Abständen in einer Linie angeordnet sind, als aktiver Bereich bezeichnet.
  • Arbeitsweise
  • Nachstehend wird die Arbeitsweise der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben.
  • Wenn eine positive Spannung, welche höher als eine oder gleich einer Schwellenspannung ist, an die Gate-Elektrode 60 des in 1 veranschaulichten Vertikal-MOSFET angelegt wird, so wird die Inversionsschicht im Kanalbereich gebildet, und es wird ein Pfad, über welchen Elektronen als Träger zwischen dem n-Source-Bereich 40 und der n-Driftschicht 20 fließen, gebildet.
  • Die aus dem Source-Bereich 40 in die Driftschicht 20 fließenden Elektronen folgen einem durch eine an die Drain-Elektrode 80 angelegte positive Spannung gebildeten elektrischen Feld, durchlaufen die Driftschicht 20 und das Halbleitersubstrat 10 und erreichen die Drain-Elektrode 80. Durch Anlegen der positiven Spannung an die Gate-Elektrode 60 fließt demgemäß ein Durchlassstrom von der Drain-Elektrode 80 zur Source-Elektrode 70. Dieser Zustand wird als ein Durchlasszustand bezeichnet.
  • Umgekehrt wird die Inversionsschicht im Kanalbereich nicht gebildet, wenn eine Spannung, welche niedriger als die oder gleich der Schwellenspannung ist, an die Gate-Elektrode 60 angelegt wird; deshalb fließt kein Strom von der Drain-Elektrode 80 zur Source-Elektrode 70. Dieser Zustand wird als Sperrzustand bezeichnet. Zu dieser Zeit breitet sich infolge der an die Drain-Elektrode 80 angelegten positiven Spannung eine Verarmungsschicht von einem pn-Übergang zwischen der Driftschicht 20 und dem Muldenbereich 30 aus.
  • Herstellungsverfahren
  • Anschließend wird ein Herstellungsverfahren des Vertikal-MOSFET, welcher eine Siliciumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform ist, beschrieben.
  • Zuerst wird auf einer Oberfläche des niederohmigen n-Halbleitersubstrats 10 von einem 4H-Polytyp, wobei die Ebenenrichtung der ersten Hauptoberfläche die (0001)-Ebene ist, die Driftschicht 20 mit einer n-Störstellendichte von 1×1015 bis 1×1017 cm-3 und einer Dicke von 5 bis 50 µm mittels eines chemischen Aufdampf-(CVD-) Verfahrens epitaktisch aufgewachsen.
  • Dann wird mit einem Fotolack oder dergleichen eine Implantationsmaske auf der Oberfläche der Driftschicht 20 gebildet, und es wird Aluminium (A1) für die ersten Störstellen vom p-Typ ionenimplantiert. Dabei soll die Tiefe der Ionenimplantation von Aluminium (Al) etwa 0,5 bis 3 µm betragen, was die Dicke der Driftschicht 20 nicht überschreitet. Außerdem soll die Störstellendichte des ionenimplantierten Aluminium (Al) in einem Bereich von 1 × 1017 bis 1 × 1019 cm-3 größer als die n-Störstellendichte der Driftschicht 20 sein.
  • Anschließend wird die Implantationsmaske entfernt. Der Bereich, in welchen Aluminium (Al) gemäß dem vorliegenden Prozess ionenimplantiert ist, wird der Muldenbereich 30 sein.
  • Dann wird mit einem Fotolack oder dergleichen eine Implantationsmaske auf der Oberfläche der Driftschicht 20 gebildet, und es wird Stickstoff (N) für die zweiten Störstellen vom n-Typ ionenimplantiert. Eine Ionenimplantationstiefe von Stickstoff (N) soll flacher als die Dicke des Muldenbereichs 30 sein. Außerdem soll die Störstellendichte des ionenimplantierten Stickstoff (N) die p-Störstellendichte des Muldenbereichs 30 in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3 überschreiten.
  • Der Bereich aus dem Stickstoff (N)-implantierten Bereich in der Driftschicht 20, welcher den n-Typ aufweist, wird der Source-Bereich 40 sein.
  • Dann wird mit einem Fotolack oder dergleichen eine Implantationsmaske auf der Oberfläche der Driftschicht 20 gebildet, und es wird Aluminium (A1) für die ersten Störstellen vom p-Typ ionenimplantiert, und es wird die Implantationsmaske entfernt. Der Bereich in der Driftschicht 20, in welchen gemäß dem vorliegenden Prozess Aluminium (A1) implantiert wird, wird der Muldenkontaktbereich 35 sein.
  • Der Muldenkontaktbereich 35 ist vorgesehen, um einen guten elektrischen Kontakt zwischen dem Muldenbereich 30 und der Source-Elektrode 70 zu erzielen, und er ist wünschenswerterweise auf eine Störstellendichte eingestellt, welche eine höhere Dichte als die p-Störstellendichte des Muldenbereichs 30 ist. Wenn die Störstellen ionenimplantiert werden, ist es wünschenswert, das Halbleitersubstrat 10 auf 150 °C oder höher zu erwärmen, um zwecks einer Verringerung des Widerstands des Muldenkontaktbereichs 35 Ionen zu implantieren.
  • Dann wird mittels einer Wärmebehandlungsanlage für eine Dauer von 30 Sekunden bis eine Stunde ein Tempern bei 1300 °C bis 1900 °C in einer Schutzgasatmosphäre, wie z.B. Argon- (Ar) Gas durchgeführt. Das Tempern aktiviert den ionenimplantierten Stickstoff (N) und das ionenimplantierte Aluminium (A1).
  • Anschließend wird die den Muldenbereich 30, den Source-Bereich 40 und den Muldenkontaktbereich 35 enthaltende Oberfläche der Driftschicht 20 thermisch oxidiert, um die Gate-Isolierschicht 50 mit einer gewünschten Dicke zu bilden.
  • Dann wird mittels eines Niederdruck-CVD-Verfahrens eine leitende polykristalline Siliciumschicht auf der Gate-Isolierschicht 50 gebildet, und es wird durch Flächenstrukturierung der polykristallinen Siliciumschicht die Gate-Elektrode 60 gebildet. Anschließend wird eine Öffnung in der Gate-Isolierschicht 50 vorgesehen.
  • Schließlich wird die mit dem Source-Bereich 40 und dem Muldenkontaktbereich 35 elektrisch verbundene Source-Elektrode 70 gebildet, und es wird die Drain-Elektrode 80 auf der Rückseite des Halbleitersubstrats 10 gebildet, um den in 1 veranschaulichten Vertikal-MOSFET fertigzustellen. Hier enthalten Werkstoffe, welche die Source-Elektrode 70 und die Drain-Elektrode 80 werden sollen, eine Aluminium (Al)-Legierung.
  • Planare Struktur 1
  • 2 ist eine schematische Draufsicht eines aktiven Bereichs des Vertikal-MOSFET, welcher eine zugrundeliegende Technologie der vorliegenden Erfindung ist, von der Seite der Hauptoberfläche her gesehen. Zur Vereinfachung wird der Schwerpunkt auf den Muldenbereich 30 und den Source-Bereich 40 gelegt, und es wird eine Darstellung einer umgebenden Konfiguration weggelassen. Hier brauchen der Muldenbereich 30 und der Source-Bereich 40 keine genauen Quadrate (viereckige Form) wie in 2 veranschaulicht zu sein, und sie können eine Form, welche in einem Teil einer Seite eine Krümmung aufweist, oder eine Form mit einem weggelassenen Teil, ein Parallelogramm usw. besitzen.
  • Wenn eine x-Achsen-Richtung und eine y-Achsen-Richtung, welche parallel zu Richtungen der Kanäle und orthogonal zueinander sind, gemäß 2 definiert sind, ist, bezüglich eines (in 2 mit A bezeichneten) Muldenbereichs A, welcher einer der Muldenbereiche 30 ist, ein (in 2 mit B bezeichneter) Muldenbereich B, welcher in Richtung einer waagerechten Linie angrenzt, nicht in der y-Achsen-Richtung versetzt, und es ist ebenso ein (in 2 als C bezeichneter) Muldenbereich C, welcher in Richtung einer senkrechten Linie angrenzt, nicht in der x-Achsen-Richtung versetzt. Das heißt, jeder Muldenbereich 30 ist längs der x-Achse in Richtung der waagerechten Linie und längs der y-Achse in Richtung der senkrechten Linie in einer Rasteranordnung angeordnet.
  • Wenn dabei im JFET-Bereich eine aus einer Reihe von Punkten bestehende Linie, wobei ein Abstand von einem beliebigen angrenzenden Muldenbereich 30 ein gleicher Abstand ist, als eine Mittellinie definiert ist, dann ist eine Elementarzelle, welche eine Elementarstruktur einer Anordnung sein wird, ein von der Mittellinie (R in 2) umgebener Bereich.
  • Die Kanalbreiten-Dichte ist ein durch Dividieren einer Peripherielänge (S in 2) des Source-Bereichs 40 in der Draufsicht durch eine Fläche der Elementarzelle (R in 2) erhaltener Wert.
  • 3 ist eine schematische Draufsicht des aktiven Bereichs des Vertikal-MOSFET gemäß der vorliegenden Erfindung, von der Seite der Hauptoberfläche her gesehen. Zur Vereinfachung wird der Schwerpunkt auf den Muldenbereich 30 und den Source-Bereich 40 gelegt, und es wird eine Darstellung einer umgebenden Konfiguration weggelassen.
  • In der vorliegenden Ausführungsform ist der Muldenbereich B, welcher in Richtung der waagerechten Linie an den Muldenbereich A angrenzt, um eine Länge Loy in der y-Achsen-Richtung versetzt angeordnet, und es ist der Muldenbereich C, welcher in Richtung der senkrechten Linie an den Muldenbereich A angrenzt, um eine Länge Lox in der x-Achsen-Richtung versetzt angeordnet. Überdies stehen die Richtung der waagerechten Linie und die Richtung der senkrechten Linie in einer Beziehung zueinander, welche nicht orthogonal ist.
  • In dieser Anordnung ist der Zwischenraum, obwohl der Muldenbereich B und der Muldenbereich C in regelmäßigen Abständen angeordnet sind, gegenüber dem Fall der Rasteranordnung kürzer. Die Anordnung wird als die vorliegende Anordnung bezeichnet. Die Elementarzelle in der vorliegenden Anordnung ist ein von der Mittellinie R umgebener Bereich, wie in 3 veranschaulicht.
  • Die in 2 veranschaulichte Rasteranordnung und die in 3 veranschaulichte vorliegende Anordnung werden nun hinsichtlich der Kanalbreiten-Dichte verglichen.
  • 4 veranschaulicht eine vereinfachte Form der in 3 gezeigten Elementarzelle. Wie in 4 veranschaulicht, hat eine Fläche der Elementarzelle in der vorliegenden Anordnung eine sechseckige Form (die obere linke und die untere rechte Ecke sind in 4 subtrahiert), welche man durch Subtrahieren zweier rechtwinkliger Dreiecke mit orthogonalen Seiten mit einer Länge Lox und einer Länge Loy von der Form (viereckigen Form) der Elementarzelle der Rasteranordnung erhält, und sie ist im Verhältnis zur Fläche (viereckigen Form) der Elementarzelle der Rasteranordnung kleiner.
  • Andererseits ist die Kanalbreite (Peripherielänge des in 3 und 4 mit S bezeichneten Source-Bereichs 40) in der Elementarzelle in der vorliegenden Anordnung im Fall der Rasteranordnung identisch mit der Elementarzelle (siehe 2); deshalb ist die Kanalbreiten-Dichte im Fall der vorliegenden Anordnung gegenüber dem Fall der Rasteranordnung um die kleinere Fläche der Elementarzelle größer.
  • Nun werden die Rasteranordnung und die vorliegende Anordnung hinsichtlich der Zuverlässigkeit der Gate-Isolierschicht 50 auf dem JFET-Bereich verglichen.
  • In der Rasteranordnung ist ein Schnittpunkt (Punkt Y in 2) der orthogonalen Mittellinien ein Punkt auf dem JFET-Bereich, wo ein Abstand vom angrenzenden Muldenbereich 30 in jeder Elementarzelle am größten wird. Demgemäß wird an diesem Punkt eine im Sperrzustand an die Gate-Isolierschicht 50 angelegte elektrische Feldstärke am höchsten.
  • Andererseits ist in der vorliegenden Anordnung der Punkt Y auf der in 3 veranschaulichten Mittellinie ein Punkt auf dem JFET-Bereich, wo der Abstand vom angrenzenden Muldenbereich 30 am größten wird. Demgemäß wird an diesem Punkt die im Sperrzustand an die Gate-Isolierschicht 50 angelegte elektrische Feldstärke am höchsten, es wird aber der Abstand zum nächstgelegenen Muldenbereich 30 kleiner als am Punkt Y in der Rasteranordnung (eine genauere Beschreibung folgt später).
  • An einem Punkt im JFET-Bereich, wo der Abstand zum angrenzenden Muldenbereich 30 groß ist, kann eine hohe elektrische Feldstärke leicht an die Gate-Isolierschicht 50 unmittelbar darüber angelegt werden, da die Verarmungsschicht im Sperrzustand kaum vom Muldenbereich 30 auszudehnen ist. Das heißt, ein maximaler Wert der im Sperrzustand an die Gate-Isolierschicht 50 angelegten elektrischen Feldstärke ist in der vorliegenden Anordnung kleiner, und eine hohe Zuverlässigkeit kann erzielt werden.
  • In Anbetracht des Vorhergehenden können durch Verwenden der in der vorliegenden Ausführungsform beschriebenen Zellenanordnung gleichzeitig eine Erhöhung der Kanalbreiten-Dichte und eine Verbesserung der Zuverlässigkeit erzielt werden.
  • Planare Struktur 2
  • 5 ist eine schematische Draufsicht des aktiven Bereichs des Vertikal-MOSFET gemäß der vorliegenden Erfindung, von der Seite der Hauptoberfläche her gesehen. Zur Vereinfachung wird der Fokus auf den Muldenbereich 30 und den Source-Bereich 40 gelegt, und es wird eine Darstellung einer umgebenden Konfiguration weggelassen.
  • In der in 5 veranschaulichten Struktur ist, wie in dem in 3 veranschaulichten Fall, der Muldenbereich B, welcher in Richtung der waagerechten Linie an den Muldenbereich A angrenzt, in der y-Achsen-Richtung um die Länge Loy versetzt angeordnet, und es ist der Muldenbereich C, welcher in Richtung der senkrechten Linie an den Muldenbereich A angrenzt, in der x-Achsen-Richtung um die Länge Lox versetzt angeordnet.
  • Der Unterschied zu 3 ist der, dass der Muldenbereich B und der Muldenbereich C einander überlappen und dass die Form jedes Muldenbereichs keine viereckige Form mehr ist, weil die Länge Lox oder die Länge Loy oder beide Längen größer als diejenigen im Fall von 3 sind. Dies wird dadurch erreicht, dass der Muldenbereich B und der Muldenbereich C einander überlappen und einen Muldenbereich schaffen, welcher Bereiche einer logischen Addition derselben verbindet. Eine Grenze der Elementarzelle ist wie veranschaulicht (R in 5) vorgesehen.
  • 6 veranschaulicht eine vereinfachte Form der in 5 gezeigten Elementarzelle. Im Fall von 6 kann die Elementarzelle kleiner gemacht werden, da die Fläche des zu subtrahierenden rechtwinkligen Dreiecks gegenüber dem Fall von 4 größer wird. Da die Kanalbreite unverändert bleibt, nimmt die Kanalbreiten-Dichte zu.
  • Überdies wird, wie in 5 veranschaulicht, am Punkt Y auf dem JFET-Bereich, wo der Abstand vom angrenzenden Muldenbereich 30 am größten ist, der Abstand zum nächstgelegenen Muldenbereich 30 kleiner als derjenige am Punkt Y in der Rasteranordnung (eine genauere Beschreibung folgt später). Demgemäß wird der maximale Wert der im Sperrzustand an die Gate-Isolierschicht 50 angelegten elektrischen Feldstärke kleiner, und es kann eine hohe Zuverlässigkeit erzielt werden.
  • In Anbetracht der obigen Beschreibung können durch Verwenden der in der vorliegenden Ausführungsform beschriebenen Zellenanordnung gleichzeitig eine Erhöhung der Kanalbreiten-Dichte und eine Verbesserung der Zuverlässigkeit erzielt werden.
  • Planare Struktur 3
  • 7 ist eine schematische Draufsicht des aktiven Bereichs des Vertikal-MOSFET gemäß der vorliegenden Erfindung, von der Seite der Hauptoberfläche her gesehen. Zur Vereinfachung wird der Schwerpunkt oder Fokus auf den Muldenbereich 30 und den Source-Bereich 40 gelegt, und es wird eine Darstellung einer umgebenden Konfiguration weggelassen.
  • In der in 7 veranschaulichten Struktur ist, wie in dem in 3 veranschaulichten Fall, der Muldenbereich B, welcher in Richtung der waagerechten Linie an den Muldenbereich A angrenzt, in der y-Achsen-Richtung um die Länge Loy versetzt angeordnet, und es ist der Muldenbereich C, welcher in Richtung der senkrechten Linie an den Muldenbereich A angrenzt, in der x-Achsen-Richtung um die Länge Lox versetzt angeordnet.
  • Der Unterschied zu 3 und 5 ist der, dass der Muldenbereich B und der Muldenbereich C einander überlappen und dass der Source-Bereich im Muldenbereich B und der Source-Bereich im Muldenbereich C einander überlappen, weil die Länge Lox oder die Länge Loy oder beide Längen größer als diejenigen im Fall von 3 und 5 sind.
  • Dies wird dadurch erreicht, dass der Source-Bereich im Muldenbereich B und der Source-Bereich im Muldenbereich C einander überlappen und einen Source-Bereich schaffen, welcher Bereiche einer logischen Addition derselben verbindet. Eine Grenze der Elementarzelle ist wie veranschaulicht (R in 7) vorgesehen.
  • 8 veranschaulicht eine vereinfachte Form der in 7 veranschaulichten Elementarzelle. Im Fall von 8 kann die Elementarzelle kleiner gemacht werden, da die Fläche des zu subtrahierenden rechtwinkligen Dreiecks gegenüber den Fällen von 4 und 6 größer wird. Demgemäß nimmt die Kanalbreiten-Dichte zu, wenn die Kanalbreite vergleichbar ist.
  • Überdies wird, wie in 7 veranschaulicht, am Punkt Y auf dem JFET-Bereich, wo der Abstand vom angrenzenden Muldenbereich 30 am größten ist, der Abstand zum nächstgelegenen Muldenbereich 30 kleiner als derjenige am Punkt Y in der Rasteranordnung (eine genauere Beschreibung folgt später). Demgemäß wird der maximale Wert der im Sperrzustand an die Gate-Isolierschicht 50 angelegten elektrischen Feldstärke kleiner, und es kann eine hohe Zuverlässigkeit erzielt werden.
  • In Anbetracht der vorhergehenden Beschreibung können durch Verwenden der in der vorliegenden Ausführungsform beschriebenen Zellenanordnung gleichzeitig eine Erhöhung der Kanalbreiten-Dichte und eine Verbesserung der Zuverlässigkeit erzielt werden.
  • Ausführliche Beschreibung
  • Ein Leitungsverlust, der bei einem im EIN-Zustand befindlichen MOSFET erzeugt wird, wird durch Verringern des Widerstands zwischen Source und Drain, das heißt, des Durchlasswiderstands, verringert. Der Kanalwiderstand ist eine der Widerstandskomponenten, welche den Durchlasswiderstand bilden, und eine Verringerung ist erwünscht.
  • Insbesondere ist bei einem Siliciumcarbid verwendenden MOSFET allgemein bekannt, dass, da das Grenzflächenverhalten einer Oxidschicht und des Siliciumcarbids nicht bevorzugt ist, keine hohe Kanalbeweglichkeit erzielt wird, was leicht zu einem hohen Kanalwiderstand führt, und dass es erwünscht ist, dies zu verbessern.
  • Zu den Verfahren zum Verringern des Kanalwiderstands zählt das Erhöhen der Kanalbreiten-Dichte. Die Kanalbreiten-Dichte bezieht sich auf einen durch Dividieren der Breite aller Kanäle, welche im aktiven Bereich vorhanden sind, durch die Fläche des aktiven Bereichs erhaltenen Wert. Gewöhnlich kann bei einem Leistungshalbleiterelement, da identisch geformte Elementarzellen in regelmäßigen Abständen in einer Linie angeordnet sind, die Kanalbreiten-Dichte durch Dividieren der Kanalbreite in der Elementarzelle durch die Fläche der Elementarzelle berechnet werden.
  • Verfahren zum Erhöhen der Kanalbreiten-Dichte lassen sich grob in zwei Klassen einteilen, d.h., Verkleinern und Einrichtung der Zellenanordnung.
  • Verkleinern ist ein Verfahren zum Verringern des Zellenrasterabstands durch Verkleinern der Größe, wie z.B. der JFET-Länge und der Kanallänge, aber die Beschränkungen sind hinsichtlich der Grenze der Feinverarbeitungstechnologie, der Verschlechterung von Vorrichtungseigenschaften usw. eingeschränkt.
  • Nachfolgend wird ein Verfahren zum Erhöhen der Kanalbreiten-Dichte durch die Einrichtung der Zellenanordnung ausführlich beschrieben. Zuerst wird eine Verbesserung der Kanalbreiten-Dichte durch die Einrichtung der Zellenanordnung beschrieben, wobei eine kammartige Anordnung (welche den Muldenbereich in einer rechteckigen Form bildet und den Kanal nur in Richtung einer einzigen geraden Linie bildet) und die Rasteranordnung als Beispiele genommen werden.
  • 9 und 10 veranschaulichen eine planare Anordnung des Muldenbereichs 30 und des Source-Bereichs 40 in der kammartigen Anordnung (9) und der Rasteranordnung (10). Hier wird bei beiden Anordnungen angenommen, dass der Zellenrasterabstand 16 µm beträgt, die Kanallänge 1 µm beträgt und die JFET-Länge 4 µm beträgt.
  • Im Fall der kammartigen Anordnung wird die Kanalbreiten-Dichte, da in einer Periode des Zellenrasterabstands 16 µm zwei Kanäle vorliegen, mit 0,125 µm-1 berechnet, indem 2 durch 16 µm dividiert wird (siehe 9).
  • Andererseits erhält man im Fall der Rasteranordnung, da in der Elementarzelle mit einer Fläche von 16 µm2 vier Kanäle von 10 µm pro eine Seite vorliegen, die Kanalbreiten-Dichte 0,156 µm-1, indem man 40 µm durch das Quadrat von 16 µm dividiert (siehe 10).
  • Das heißt, dies bedeutet, dass auch bei Verwendung eines identischen Zellenrasterabstands die Verwendung der Rasteranordnung die Kanalbreiten-Dichte erhöhen kann.
  • In einem Zustand, in welchem der MOSFET AUS ist (sperrt), wird in der Drain-Elektrode 80 eine hohe Spannung von Hunderten bis Tausenden von Volt erzeugt. Zu dieser Zeit wird die Verarmungsschicht erzeugt, die sich von dem mit der an Masse gelegten Source-Elektrode 70 elektrisch kurzgeschlossenen Muldenbereich 30 zur Driftschicht 20 hin ausdehnt, welche eine zwischen der Drain-Elektrode 80 und der Source-Elektrode 70 angelegte Spannung abtrennt.
  • Besonders erwähnenswert ist, dass diese Verarmungsschicht dazu dient, die Drain-Spannung auszusieben, indem sie sich auch vom Muldenbereich 30 zum JFET-Bereich hin ausdehnt, und die an der Gate-Isolierschicht 50, welche in einem zwischen der Gate-Elektrode 60, die gewöhnlich Null Volt hat, und dem JFET-Bereich liegenden Bereich vorliegt, erzeugte elektrische Feldstärke zu verringern.
  • Da diese Aussiebwirkung bei großer JFET-Länge kaum eintritt, wird ein hohes elektrisches Feld in der Gate-Isolierschicht 50 genau über dem JFET-Bereich erzeugt, und es kommt leicht zu einem Durchbruch der Gate-Isolierschicht 50.
  • Dies kann in einem Siliciumcarbid enthaltenden Halbleiterelement mit großem Bandabstand, welches so ausgelegt ist, dass die dielektrische Durchschlagsfestigkeit hoch sein kann, leicht ein besonderes Problem aufwerfen, und die elektrische Feldstärke im Halbleiter kann hoch sein, weil auch die an die Gate-Isolierschicht 50 angelegte elektrische Feldstärke leicht hoch wird.
  • Schenkt man der oben beschriebenen Rasteranordnung Beachtung, so hat der Schnittpunkt der Mittellinie, welche eine durch eine Reihe von Punkten gebildete Linie ist, wobei der Abstand von einem beliebigen angrenzenden Muldenbereich 30 ein identischer Abstand ist, gegenüber anderen Punkten im JFET-Bereich einen größeren Abstand zum Muldenbereich 30, da der JFET-Bereich in einer Netzform gebildet ist.
  • Speziell ist der Abstand vom Schnittpunkt der Mittellinie zum nächstgelegenen Muldenbereich 30 gegenüber anderen Punkten auf der Mittellinie bis zu √2-mal größer. Demgemäß wird im Sperrzustand leicht ein hohes elektrisches Feld an die Gate-Isolierschicht 50 genau über dem Schnittpunkt der Mittellinie angelegt.
  • Nun wird die vorliegende Anordnung gemäß der vorliegenden Erfindung näher beschrieben.
  • Wie in 11 veranschaulicht, sind eine x-Achsen-Richtung und eine y-Achsen-Richtung, welche parallel zu den Kanälen und orthogonal zueinander sind, definiert, es ist ein Zellenrasterabstand der x-Achsen-Richtung als Zellenrasterabstand Px definiert, und es ist ein Zellenrasterabstand der y-Achsen-Richtung als Zellenrasterabstand Py definiert.
  • Außerdem sind Kanallängen der x-Achsen-Richtung und der y-Achsen-Richtung als eine Kanallänge Lchx beziehungsweise eine Kanallänge Lchy definiert, und es sind JFET-Längen der x-Achsen-Richtung und der y-Achsen-Richtung als JFET-Länge Ljx beziehungsweise als JFET-Länge Ljy definiert. Im folgenden können die Kanallänge Lchx und die Kanallänge Lchy als eine Kanallänge Lch beschrieben sein, und es können die JFET-Länge Ljx und die JFET-Länge Ljy als eine JFET-Länge Lj beschrieben sein.
  • Von einem bestimmten Muldenbereich A, welcher einer der Muldenbereiche 30 ist, her gesehen, ist ein in Richtung einer waagerechten Linie (+ x- (> 0) -Seite in 11) angrenzender Muldenbereich B in der y-Achsen-Richtung um + Loy (> 0) versetzt, und es ist ein in Richtung einer senkrechten Linie (+ y (> 0) -Seite in 11) angrenzender Muldenbereich C in der x-Achsen-Richtung um + Lox (> 0) versetzt. Diese Länge Lox und diese Länge Loy werden als Versatzlänge bezeichnet.
  • In der in 11 gezeigten Draufsicht ist ein jeder Länge entsprechender Ort durch einen Pfeil veranschaulicht. Hier bezieht sich „ein in Richtung einer waagerechten Linie angrenzender Muldenbereich“, welcher in 11 ein in der x-Achsen-Richtung angrenzender Muldenbereich ist, auf einen Muldenbereich mit einem direkten Abstand von dem Muldenbereich, welcher der nächstgelegene von den Muldenbereichen ist, wobei in 11 eine x-Koordinate sich um eine Länge, welche dem Zellenrasterabstand der x-Achsen-Richtung entspricht, unterscheidet und eine y-Koordinate sich um die Länge Loy unterscheidet. Auch „ein in Richtung einer senkrechten Linie angrenzender Muldenbereich“, „eine in Richtung einer waagerechten Linie angrenzende Elementarzelle“ und dergleichen sind entsprechend definiert.
  • 12 veranschaulicht einen Zustand, in welchem die Lage vom Punkt Y mit dem größten Abstand vom angrenzenden Muldenbereich 30 sich ändert, wenn die JFET-Länge Lj 4 µm beträgt und die Länge Lox und die Länge Loy gleichzeitig von 0 µm jeweils um 1 µm erhöht werden. In diesem Fall bedeutet Lox = Loy = 0 µm, dass die Zellenanordnung eine Rasteranordnung ist.
  • Man wird erkennen, dass, wenn die Versatzlängen vergrößert werden, bis die Länge Lox und die Länge Loy etwa 2 µm werden, ein Abstand vom Punkt Y zum angrenzenden Muldenbereich 30 allmählich kürzer wird (siehe 12A bis 12F).
  • Speziell ist in 12A Δx = Δy = 0 µm, und es beträgt der Abstand a = 2,8 µm; in 12B ist Δx = Δy = 1 µm, und es beträgt der Abstand a = 2,5 µm; in 12C ist Δx = Δy = 2 µm, und es beträgt der Abstand a = 2,3 µm; in 12D gilt Δx = Δy = 3 µm, und es beträgt der Abstand a = 2,3 µm; in 12E gilt Δx = Δy = 4 µm, und es beträgt der Abstand a = 2,3 µm; und in 12F gilt Δx = Δy = 5 µm, und es beträgt der Abstand a = 2,3 µm.
  • In diesem Fall wurde zur Vereinfachung der Fall beschrieben, in welchem die Länge Lox und die Länge Loy gleich sind, aber entsprechend wird in dem Fall, in welchem die Länge Lox und die Länge Loy nicht gleich sind, leicht angenommen, dass eine Richtung einer waagerechten Linie und eine Richtung einer senkrechten Linie nicht orthogonal zueinander sind, wenn Lox > 0 und Loy > 0, und dass der Abstand vom Punkt Y zum angrenzenden Muldenbereich 30 mit zunehmender Versatzlänge abnimmt, bis der Muldenbereich B und der Muldenbereich C miteinander in Kontakt kommen.
  • Das heißt, indem die Länge Lox und die Länge Loy größer als Null gemacht werden, wird der Abstand vom Punkt Y zum angrenzenden Muldenbereich 30 gegenüber der Rasteranordnung kleiner, und es wird der maximale Wert des im Sperrzustand an die Gate-Isolierschicht 50 angelegten elektrischen Felds verringert. Infolgedessen wird ein hochzuverlässiger MOSFET realisiert, dessen Gate-Isolierschicht 50 kaum zerstörbar ist.
  • 13 veranschaulicht eine Form der Elementarzelle und Veränderungen der Kanalbereiche in der Elementarzelle, wenn die JFET-Länge Lj einen Wert von 4 µm besitzt, die Kanallänge Lch einen Wert von 1 µm besitzt und die Länge Lox und die Länge Loy gleichzeitig von 0 µm jeweils um 2,5 µm erhöht werden. Die Fläche der Elementarzelle entspricht Px × Py - Lox × Loy; deshalb nimmt die Fläche der Elementarzelle mit zunehmender Versatzlänge ab (siehe 13A bis 13D).
  • Speziell ist in 13A Δx = Δy = 0 µm, es beträgt die der Kanalbreite entsprechende Länge 40 µm, und es beträgt die Fläche der Elementarzelle 256 µm2; in 13B gilt Δx = Δy = 2,5 µm, es beträgt die der Kanalbreite entsprechende Länge 40 µm, und es beträgt die Fläche der Elementarzelle 250 µm2; in 13C gilt x = Δy = 5 µm, es beträgt die der Kanalbreite entsprechende Länge 40 µm, und es beträgt die Fläche der Elementarzelle 231 µm2; und in 13D gilt Δx = Δy = 7,5 µm, es beträgt die der Kanalbreite entsprechende Länge 30 µm, und es beträgt die Fläche der Elementarzelle 200 µm2.
  • Wenn die Länge Lox und die Länge Loy kleiner als oder gleich 5 µm sind, ändert sich die Form des Kanalbereichs in der Elementarzelle nicht, und es ist auch die Kanalbreite in der Elementarzelle konstant; deshalb nimmt die Kanalbreiten-Dichte mit zunehmendem Versatzbetrag zu.
  • Andererseits, wenn die Länge Lox und die Länge Loy in irgendeinem Bereich des Rands des Source-Bereichs 40 einen Wert von 5 µm, welcher der Kanallänge Lch + JFET-Länge Lj entspricht, überschreiten, nimmt die Kanalbreite in der Elementarzelle ab (S in 13D), da ein n-Bereich (JFET-Bereich), der in einem Bereich vorliegt, welcher, vom Rand des Source-Bereichs 40 her gesehen, um den Abstand der Kanallänge Lch entfernt ist, durch den Muldenbereich 30 einer angrenzenden Zelle gefüllt wird.
  • 14 ist ein Schaubild, welches die Beziehung zwischen dem Versatzbetrag und der Kanalbreiten-Dichte veranschaulicht. Eine waagerechte Achse ist die Versatzlänge (µm), und eine senkrechte Achse ist die Kanalbreiten-Dichte (µm-1). Die zur Berechnung verwendeten Zahlenwerte sind Lox = Loy, Px = 16 µm, Py = 16 µm, Lch = 1 µm und Lj = 4 µm.
  • Aus 14 erkennt man, dass die Kanalbreiten-Dichte mit zunehmendem Versatzbetrag zunimmt und die Kanalbreiten-Dichte maximal wird, wenn der Versatzbetrag Lox = Loy = Lch + Lj = 5 µm ist. Überdies wird man aus 14 ersehen, dass in einem Bereich der Versatzlänge, welcher ungefähr 0 < Lox = Loy < 3 × Lch + Lj ist, die Kanalbreiten-Dichte bezüglich Lox = Loy = 0, das heißt, der Rasteranordnung, zunimmt.
  • Hier wird zur Vereinfachung ein Fall, in welchem Lox und Loy gleich sind, angenommen und erörtert, aber auch wenn Lox und Loy verschieden sind, kann die vorliegende Erfindung die Wirkung der Zunahme der Kanalbreiten-Dichte erzielen. Das heißt, zumindest in dem Fall, wie in 14 veranschaulicht, nimmt die Kanalbreiten-Dichte zu, wenn sowohl 0 < Lox < 3 × Lchx + Ljx als auch 0 < Loy < 3 × Lchy + Ljy erfüllt ist.
  • Überdies wird der Fall angenommen, in welchem die Kanallänge Lch und die JFET-Länge Lj in der x-Achsen-Richtung und der y-Achsen-Richtung gleich sind, aber auch wenn die Kanallänge Lch und die JFET-Länge Lj in der x-Achsen-Richtung und der y-Achsen-Richtung verschieden sind, nimmt die Kanalbreiten-Dichte zu.
  • Das heißt, zumindest in dem Fall wie in 14 veranschaulicht erhält man die Wirkung einer Zunahme der Kanalbreiten-Dichte, wenn 0 < Lox < 3 × Lchx + Ljx und 0 < Loy < 3 × Lchy + Ljy gleichzeitig erfüllt sind, und insbesondere wenn Lox = Lchx + jx und Loy = Lchy + Ljy, wird die Kanalbreiten-Dichte maximal.
  • Außerdem können beim Realisieren der vorliegenden Anordnung minimale Verarbeitungsmaße und dergleichen zum Bilden des Muldenbereichs 30 und des Source-Bereichs 40 und dergleichen denjenigen der Rasteranordnung gleichen. Das heißt, beim Verwenden der vorliegenden Anordnung ist keine Verbesserung der Verarbeitungsgenauigkeit erforderlich, und es können gleichzeitig eine Verbesserung der Kanalbreiten-Dichte und eine Verbesserung der Zuverlässigkeit erreicht werden.
  • Abwandlungen
  • Zur Beschreibung der Effektivität der vorliegenden Erfindung wurde der MOSFET als ein Beispiel genommen, aber die vorliegende Erfindung lässt sich auch auf ein Element anwenden, welches eine vertikale Halbleitervorrichtung mit einem in einer zu einer Hauptoberfläche parallelen Richtung gebildeten Kanal ist. Das heißt, die vorliegende Erfindung ist auch bei einem IGBT wirksam.
  • Die vorliegende Erfindung ist insbesondere bei einem Siliciumcarbid verwendenden Halbleiterelement, wie oben beschrieben, wirksam, aber die vorliegende Erfindung ist auch bei anderen Halbleiterelementen mit großem Bandabstand wirksam und hat auch in Silicium verwendenden Halbleiterelementen eine gewisse Wirkung.
  • Überdies wurden spezielle Beispiele, wie z.B. eine Kristallstruktur, eine Ebenenrichtung einer Hauptoberfläche, ein Versatzwinkel und Implantierbedingungen in der Beschreibung angegeben, aber der Umfang der vorliegenden Erfindung ist nicht auf diese Beispiele beschränkt.
  • Auswirkungen
  • Gemäß der Ausführungsform der vorliegenden Erfindung weist die Halbleitervorrichtung Folgendes auf: das Halbleitersubstrat 10 vom ersten Leitfähigkeitstyp (n-Typ) oder vom zweiten Leitfähigkeitstyp (p-Typ); die auf dem Halbleitersubstrat 10 gebildete Driftschicht 20 vom ersten Leitfähigkeitstyp (n-Typ); die Vielzahl von viereckförmigen Muldenbereichen 30 vom zweiten Leitfähigkeitstyp (p-Typ), welche in einer Oberflächenschicht der Driftschicht 20 in periodischen Abständen angeordnet sind, wobei die Länge der ersten Seite (Seite der x-Achsen-Richtung) in der Draufsicht a (entsprechend Px - Ljx in 11) ist und die Länge der dazu orthogonalen zweiten Seite (Seite der y-Achsen-Richtung) in der Draufsicht b (entsprechend Py - Ljy in 11) ist; den in der Oberflächenschicht jedes einzelnen der Muldenbereiche 30 gebildeten Source-Bereich 40 vom ersten Leitfähigkeitstyp (n-Typ); die über die Gate-Isolierschicht 50 von jedem Source-Bereich 40 bis zur Driftschicht 20 gebildete Gate-Elektrode 60 und den im Muldenbereich 30 gegenüber jeder Gate-Elektrode 60 vorgegebenen Kanalbereich.
  • Der Abstand zwischen jedem Muldenbereich 30 in der x-Achsen-Richtung ist A (entsprechend Ljx in 11), der Abstand zwischen jedem Muldenbereich 30 in der y-Achsen-Richtung ist B (entsprechend Ljy in 11), von den Muldenbereichen 30 ist der zweite Muldenbereich (entsprechend dem Muldenbereich B in den 3, 5 und 7), welcher in der x-Achsen-Richtung an den ersten Muldenbereich (entsprechend dem Muldenbereich A in den 3, 5 und 7) angrenzt, gegenüber dem ersten Muldenbereich in der y-Achsen-Richtung um eine Breite, welche größer als Null und kleiner als b + B ist, versetzt angeordnet, und von den Muldenbereichen 30 ist der dritte Muldenbereich (entsprechend dem Muldenbereich C in den 3, 5 und 7), welcher in der y-Achsen-Richtung an den ersten Muldenbereich angrenzt, gegenüber dem ersten Muldenbereich in der x-Achsen-Richtung um eine Breite, welche größer als Null und kleiner als a + A ist, versetzt angeordnet.
  • Diese Konfiguration ermöglicht eine Verbesserung der Zuverlässigkeit der Vorrichtung bei gleichzeitiger Unterdrückung einer Zunahme von Leitungsverlusten und von Schaltverlusten.
  • Das heißt, ein kleinerer Abstand zum entferntesten Punkt Y entspannt das an die Gate-Isolierschicht 50 angelegte elektrische Feld zur Zeit des Anlegens einer Sperrspannung und verbessert die Zuverlässigkeit.
  • Wenn ferner die Länge Lox und die Länge Loy in einem vorher definierten Bereich liegen, erhöht eine kleinere Fläche der Elementarzelle die Kanalbreiten-Dichte, und sie kann den Durchlasswiderstand verringern.
  • Überdies kann eine Zunahme von Leitungsverlusten und von Schaltverlusten unterdrückt werden, da es keinen Kanal mit einem großen elektrischen Abstand von der Source-Elektrode gibt.
  • Gemäß der Ausführungsform der vorliegenden Erfindung weist die Halbleitervorrichtung ferner Folgendes auf: das Halbleitersubstrat 10 vom ersten Leitfähigkeitstyp (n-Typ) oder vom zweiten Leitfähigkeitstyp (p-Typ); die auf der Hauptoberfläche des Halbleitersubstrats 10 gebildete Driftschicht 20 vom ersten Leitfähigkeitstyp (n-Typ); die Vielzahl von in der Oberflächenschicht der Driftschicht 20 in regelmäßigen Abständen gebildeten Muldenbereichen 30 vom zweiten Leitfähigkeitstyp (p-Typ); den teilweise in der Oberflächenschicht jedes einzelnen der Muldenbereiche 30 gebildeten Source-Bereich 40 vom ersten Leitfähigkeitstyp (n-Typ); die über die Gate-Isolierschicht 50 von jedem Source-Bereich 40 bis zur Driftschicht 20 gebildete Gate-Elektrode 60; den zwischen jedem der Muldenbereiche 30 gebildeten JFET-Bereich vom ersten Leitfähigkeitstyp, und den in den Muldenbereichen 30 gegenüber jeder Gate-Elektrode 60 vorgegebenen Kanalbereich.
  • Wenn die x-Achse und die y-Achse, welche auf der Hauptoberfläche des Halbleitersubstrats 10 orthogonal zueinander liegen, längs der Richtung, in welcher der Kanalbereich vorgegeben ist, definiert sind und wenn die zweidimensionale Form auf der Hauptoberfläche des Halbleitersubstrats 10 als Elementarzelle definiert ist, wobei die Form eine sich wiederholende Einheit des Muldenbereichs 30 ist, sind eine Elementarzelle (entsprechend der den Muldenbereich A umgebenden Elementarzelle in den 3, 5 und 7) und eine weitere, in der x-Achsen-Richtung angrenzende Elementarzelle (entsprechend der den Muldenbereich B umgebenden Elementarzelle in den 3, 5 und 7) um eine Länge, welche in der y-Achsen-Richtung größer als Null und in der y-Achsen-Richtung kleiner als eine Länge der Elementarzelle ist, versetzt angeordnet, und es sind eine Elementarzelle und eine weitere, in der y-Achsen-Richtung angrenzende Elementarzelle (entsprechend der den Muldenbereich C umgebenden Elementarzelle in den 3, 5 und 7) um eine Länge, welche in der x-Achsen-Richtung größer als Null und in der x-Achsen-Richtung kleiner als eine Länge der Elementarzelle ist, versetzt angeordnet.
  • Hier ist die Länge der Elementarzelle zum Beispiel eine Länge eines von der Mittellinie R in 3 umgebenen Bereichs in der x-Achsen-Richtung oder der y-Achsen-Richtung, und wenn man in Betracht zieht, dass die Mittellinie R eine Linie ist, welche die JFET-Länge in der Mitte trennt, wird man erkennen, dass die Länge der Elementarzelle schließlich die dem Zellenrasterabstand Px oder dem Zellenrasterabstand Py in 11 entsprechende Länge ist.
  • Diese Konfiguration ermöglicht eine Verbesserung der Zuverlässigkeit der Vorrichtung bei gleichzeitiger Unterdrückung einer Zunahme von Leitungsverlusten und von Schaltverlusten.
  • Gemäß der Ausführungsform der vorliegenden Erfindung sind außerdem in der Halbleitervorrichtung die Muldenbereiche 30, welche aus jeder der y-Achsen-Richtung und der x-Achsen-Richtung an den gemeinsamen Muldenbereich 30 angrenzen, in der Draufsicht einander teilweise überlappend angeordnet, so dass die Fläche der Elementarzelle kleiner gemacht werden kann.
  • Gemäß der Ausführungsform der vorliegenden Erfindung enthält die Halbleitervorrichtung zudem ferner den in der Oberflächenschicht jedes einzelnen der Muldenbereiche 30 gebildeten Source-Bereich 40 vom ersten Leitfähigkeitstyp (n-Typ), und es sind die Source-Bereiche 40, welche aus jeder der y-Achsen-Richtung und der x-Achsen-Richtung an den gemeinsamen Muldenbereich 30 angrenzen, in der Draufsicht einander teilweise überlappend angeordnet, so dass die Fläche der Elementarzelle kleiner gemacht werden kann.
  • Gemäß der Ausführungsform der vorliegenden Erfindung kann außerdem in der Halbleitervorrichtung, wenn eine Versatzlänge in der x-Achsen-Richtung des in der y-Achsen-Richtung angrenzenden Muldenbereichs 30 Lox ist, eine Versatzlänge in der y-Achsen-Richtung des in der x-Achsen-Richtung angrenzenden Muldenbereichs 30 Lox ist, ein Abstand zwischen den Muldenbereichen 30 in der x-Achsen-Richtung Ljx ist und ein Abstand zwischen den Muldenbereichen 30 in der y-Achsen-Richtung Ljy ist, eine zwischen der Oberflächenschicht jedes einzelnen der Muldenbereiche 30 und dem Source-Bereich 40 gebildete Kanallänge in der x-Achsen-Richtung Lchx ist und eine zwischen der Oberflächenschicht jedes einzelnen der Muldenbereiche 30 und dem Source-Bereich 40 gebildete Kanallänge in der y-Achsen-Richtung Lchy ist, die Fläche der Elementarzelle kleiner gemacht werden, und es kann die Kanalbreiten-Dichte um 0 < Lox < Lchx + Ljx und 0 < Loy < Lchy + Ljy erhöht werden.
  • Gemäß der Ausführungsform der vorliegenden Erfindung kann in der Halbleitervorrichtung außerdem die Fläche der Elementarzelle wirkungsvoll kleiner gemacht werden, und es kann die Kanalbreiten-Dichte um Lox = Lchx + Ljx und Loy = Lchy + Ljy erhöht werden.
  • Bezugszeichenliste
    • 10
    Halbleitersubstrat
    20
    Driftschicht
    30
    Muldenbereich
    35
    Muldenkontaktbereich
    40
    Source-Bereich
    50
    Gate-Isolierschicht
    60
    Gate-Elektrode
    70
    Source-Elektrode
    80
    Drain-Elektrode
    90
    Zwischen-Isolierschicht.

Claims (9)

  1. Halbleitervorrichtung, die Folgendes aufweist: - ein Halbleitersubstrat (10) von einem ersten Leitfähigkeitstyp oder zweiten Leitfähigkeitstyp; - eine auf dem Halbleitersubstrat (10) gebildete Driftschicht (20) vom ersten Leitfähigkeitstyp; - eine Vielzahl von in einer Oberflächenschicht der Driftschicht (20) in regelmäßigen Abständen angeordneten viereckförmigen Muldenbereichen (30) vom zweiten Leitfähigkeitstyp, wobei die Länge einer ersten Seite in der Draufsicht a ist und die Länge einer dazu orthogonalen zweiten Seite in der Draufsicht b ist; - einen in einer Oberflächenschicht jedes der Muldenbereiche (30) gebildeten Source-Bereich (40) vom ersten Leitfähigkeitstyp; - eine über eine Gate-Isolierschicht (50) von jedem Source-Bereich (40) bis zur Driftschicht (20) gebildete Gate-Elektrode (60); und - einen in den Muldenbereichen (30) gegenüber jeder Gate-Elektrode (60) vorgegebenen Kanalbereich, wobei, - wenn eine Richtung der ersten Seite eine x-Achsen-Richtung ist und eine Richtung der zweiten Seite eine y-Achsen-Richtung ist, und - wenn der Abstand zwischen jedem der Muldenbereiche (30) in der x-Achsen-Richtung Ljx ist und der Abstand zwischen jedem der Muldenbereiche (30) in der y-Achsen-Richtung Ljy ist, - ein in der x-Achsen-Richtung an einen ersten Muldenbereich angrenzender zweiter Muldenbereich von den Muldenbereichen (30) gegenüber dem ersten Muldenbereich in der y-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als b + Ljy ist, und - ein in der y-Achsen-Richtung an den ersten Muldenbereich angrenzender dritter Muldenbereich von den Muldenbereichen (30) gegenüber dem ersten Muldenbereich in der x-Achsen-Richtung um eine Breite versetzt angeordnet ist, welche größer als Null und kleiner als a + Ljx ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die jeweiligen Muldenbereiche (30) in der Draufsicht in Abständen voneinander angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die aus jeder der y-Achsen-Richtung und der x-Achsen-Richtung an einen gemeinsamen Muldenbereich (30) angrenzenden Muldenbereiche (30) in der Draufsicht einander teilweise überlappend angeordnet sind.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Source-Bereiche (40) in der Draufsicht einander teilweise überlappend angeordnet sind.
  5. Halbleitervorrichtung nach Anspruch 3, wobei die Source-Bereiche (40) in der Draufsicht einander teilweise nicht überlappend angeordnet sind.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei, - wenn eine Versatzlänge in der x-Achsen-Richtung der in der y-Achsen-Richtung angrenzenden Muldenbereiche (30) Lox ist, - eine Versatzlänge in der y-Achsen-Richtung der in der x-Achsen-Richtung angrenzenden Muldenbereiche (30) Loy ist, - ein Abstand zwischen den Muldenbereichen (30) in der x-Achsen-Richtung Ljx ist und ein Abstand zwischen den Muldenbereichen (30) in der y-Achsen-Richtung Ljy ist, und - eine zwischen der Oberflächenschicht jedes der Muldenbereiche (30) und dem Source-Bereich (40) gebildete Kanallänge in der x-Achsen-Richtung Lchx ist und eine zwischen der Oberflächenschicht von jedem der Muldenbereiche (30) und dem Source-Bereich (40) gebildete Kanallänge in der y-Achsen-Richtung Lchy ist, folgende Relation gilt: 0 < Lox < Lchx + Ljx und 0 < Loy < Lchy + Ljy.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Vorrichtungsstruktur entweder die eines MOSFET oder die eines IGBT ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Halbleitersubstrat (10) und die Driftschicht (20) einen Halbleiter mit großem Bandabstand enthalten.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Halbleitersubstrat (10) und die Driftschicht (20) Siliciumcarbid enthalten.
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