JPH05235362A - 半導体装置 - Google Patents

半導体装置

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JPH05235362A
JPH05235362A JP4038918A JP3891892A JPH05235362A JP H05235362 A JPH05235362 A JP H05235362A JP 4038918 A JP4038918 A JP 4038918A JP 3891892 A JP3891892 A JP 3891892A JP H05235362 A JPH05235362 A JP H05235362A
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Abstract

(57)【要約】 【目的】縦型ＭＯＳ ＦＥＴのチャネル幅を大きくしチ
ャネル抵抗を小さくすることにより、縦型ＭＯＳ ＦＥ
Ｔの特性オン抵抗を小さくする。 【構成】四角に配置されたセルＩ，ＩＩの対角線領域Ｉ
ＩＩの少なくとも一方の所定の多結晶シリコンを除去
し、対角線領域にチャネル領域を形成することによりチ
ャネル幅を長くし、チャネル抵抗を小さくすることによ
り、オン抵抗を小さくする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にオン抵抗を低減した縦型ＭＯＳ ＦＥＴの構造に関す
る。
【０００２】
【従来の技術】図６（ａ）に従来の縦型ＭＯＳ ＦＥＴ
の平面図を、図６（ｂ）に図６（ａ）のＡＢ部の断面図
を示す。
【０００３】従来の縦型ＭＯＳ ＦＥＴは、図６（ｂ）
に示すようにＮ+ 半導体基板１上にＮ- エピタキシャル
層２が形成された上にゲート酸化膜３を２０〜２００ｎ
ｍ成長させ、多結晶シリコン層４を３００〜６００ｎｍ
成長させフォトリソグラフィ技術を用いて所定の領域を
残し多結晶シリコン層４をエッチングし、Ｐベース領域
５およびＮ+ ソース領域６を形成し、層間絶縁膜７を３
００〜１０００ｎｍ成長させ、その上に１〜５μｍのＡ
ｌを形成し、裏面ドレイン電極９を形成していた。
【０００４】形成した平面図を示したものが、図６
（ａ）である。従来の平面パターンでは、各単位縦型電
界効果トランジスタ（以降セルと呼ぶ）は４角形をなし
てマトリクス状に配置され、単セルのベース領域５およ
びソース領域６は互いに独立して形成されていた。
【０００５】
【発明が解決しようとする課題】縦型ＭＯＳ ＦＥＴに
おいて、最も重要な特性であるオン抵抗Ｒｏｎは、式
（１）で表わすことができる。
【０００６】 Ｒｏｎ＝Ｒｃｈ＋Ｒｂｕｌｋ …（１） Ｒｃｈ：チャネル抵抗 Ｒｂｕｌｋ：バルク抵抗 Ｒｃｈ／Ｒｏｎの割合は、耐圧により図２に示すように
変化するチャネル抵抗Ｒｃｈが支配的である低耐圧にお
いては、チャネル抵抗Ｒｃｈを小さくすることが必要で
ある。
【０００７】 Ｒｃｈ＝１／（Ｗ／Ｌ）Ｃｏ μ（ＶGS−ＶT ） ＝ ａ／Ｗ …（２） Ｗ：チャネル幅，Ｌ：チャネル長，Ｃｏ：ゲート酸化膜
容量，μ：移動度，ＶG ：ゲート・ソース間電圧，
ＶT ：しきい値電圧，ａ：比例定数 チャネル抵抗Ｒｃｈは、チャネル幅Ｗに反比例するの
で、チャネル抵抗Ｒｃｈを小さくするには、チャネル幅
を大きくすれば良い。従来よりチャネル幅を長くするこ
とのできる六角配置より、四角配置を採用していたがこ
のチャネル抵抗Ｒｃｈのセル形状の工夫による低減には
限界があった。
【０００８】縦型ＭＯＳ ＦＥＴのオン抵抗Ｒｏｎを改
善するには、式（２）に示したように、チャネル幅Ｗを
大きくすることが必要である。しかし、単独のセルのベ
ース領域およびソース領域では、チャネル幅Ｗを今まで
以上に長くするには、設計ルールを変更しなくてはいけ
なかった。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
基板上にＭＯＳトランジスタのセルを複数有する半導体
装置において、対角線上に配置されるセルの一部が連続
的に形成されている半導体装置が得られる。
【００１０】更に、本発明によれば、前述のＭＯＳトラ
ンジスタが縦型電界効果型ＭＯＳトランジスタである半
導体装置が得られる。
【００１１】更にまた本発明によれば、前述のＭＯＳト
ランジスタのセルの平面形状が四角形である半導体装置
が得られる。
【００１２】また、本発明によれば、前述の対角線上に
配置される少なくとも１組のセルのベース領域及びソー
ス領域が連続的に形成されている半導体装置が得られ
る。
【００１３】更にまた本発明によれば、前述のベース領
域及びソース領域のうち、１つのセルと他のセルとの間
の部分は、他の部分よりも細長く形成されている半導体
装置が得られる。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
【００１５】図１（ａ）は、本発明の第１の実施例を示
す半導体装置の平面図である。また図１（ｂ）は、図１
（ａ）のＡＢ部の断面図である。
【００１６】このチップの製造に当たっては、図１
（ｂ）に示すようにＮ+ 半導体基板１の上にＮ- エピタ
キシャル層２を形成し、ゲート酸化膜３を２０〜２００
ｎｍ成長させ、多結晶シリコン層４を３００〜６００ｎ
ｍ成長させ、フォトリソグラフィ技術を用いて所定の領
域を残し、多結晶シリコン層４をエッチングする。次
に、Ｐベース領域５を２〜５μｍおよびＮ+ ソース領域
６を０．５〜２μｍを形成し、層間絶縁膜７を３００〜
１０００ｎｍ成長させ、その上に１〜５μｍの例えばＡ
ｌを用いて、ソース電極８を形成し、裏面ドレイン電極
９を形成する。
【００１７】多結晶シリコン４のエッチングの時に、図
１（ａ）のセルＩとＩＩのように対角の位置にあるセル
の所定の多結晶シリコンをエッチングし、ベース領域５
ａおよび、ソース領域６ａを形成する。このように、対
角線にあるセルのベース領域５ａおよびソース領域６ａ
を形成することにより、対角領域ＩＩＩにチャネル領域
が形成され、本部分のチャネル幅を本例の場合、約３０
％長くすることができる。
【００１８】図３は、本発明の第２の実施例の平面図を
示したものである。製造方法及び個々のセルの構造は第
１の実施例と同じだが、異なる対象線のセルが結合され
ている点が異なっている。第１の実施例よりもゲート抵
抗を下げることができる。
【００１９】図４，５は本発明の第３，４の実施例の平
面図である。製造方法及び個々のセルの構造はやはり第
１の実施例と同じだが、対角線にある２つ以上のセルに
本発明を使用した例であり、約６０％チャネル幅を長く
することができる。
【００２０】なお、適用するトランジスタは、Ｎチャネ
ル型でも、Ｐチャネル型でも同様の効果が得られる。ま
た、連続して形成するセルの数が多い方がチャネル幅も
長くすることができ、オン抵抗を小さくすることができ
るが、スイッチングスピードを早くする必要性のあるも
のについては、逆にあまり長く連続させてしまわない方
が良いので、適宜調節することが好ましい。その連続さ
せるセルの選び方としては、この他に、上下、左右に連
続させる場合等も考えられるが、チャネル幅をあまり長
くすることができないという欠点がある。
【００２１】
【発明の効果】以上説明したように本発明は、対角する
セルの対角線部に多結晶シリコンの窓をあけ、ベース領
域およびソース領域を形成しチャネル領域を形成するこ
とにより、チャネル幅を長くすることができ、チャネル
抵抗を小さくすることにより、オン抵抗を小さくすると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施例であ
り、図１（ａ）は、平面図、図１（ｂ）は断面図であ
る。
【図２】チャネル抵抗の耐圧依存性を表わす図である。
【図３】本発明による半導体装置の第２の実施例を示す
平面図である。
【図４】本発明による半導体装置の第３の実施例を示す
平面図である。
【図５】本発明による半導体装置の第４の実施例を示す
平面図である。
【図６】従来の半導体装置であり、図６（ａ）は、平面
図、図６（ｂ）は断面図である。
【符号の説明】
１ Ｎ+ 半導体基板 ２ Ｎ- エピタキシャル層 ３ ゲート酸化膜 ４ 多結晶シリコン層 ５ Ｐベース領域 ６ Ｎ+ ソース領域 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 ５ａ Ｐベース領域（対角線領域） ６ａ Ｎ+ ソース領域（対角線領域） Ａ，Ｂは平面図の断面部を示す。 Ｉ，ＩＩは、セルを示す。 ＩＩＩは、セルの対角線領域を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にＭＯＳトランジスタのセ
    ルを複数有する半導体装置において、対角線上に配置さ
    れる前記セルの一部が連続的に形成されていることを特
    徴とする半導体装置。
  2. 【請求項２】 前記ＭＯＳトランジスタが縦型電界効果
    ＭＯＳトランジスタであることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 前記ＭＯＳトランジスタのセルの平面形
    状が四角形であることを特徴とする請求項１又は２記載
    の半導体装置。
  4. 【請求項４】 前記対角線上に配置される少なくとも１
    組のセルのベース領域およびソース領域が連続して形成
    されていることを特徴とする請求項２又は３記載の半導
    体装置。
  5. 【請求項５】 前記ベース領域及びソース領域のうち、
    １つのセルと他のセルとの間の連続部分の形状は、他の
    部分よりも細く形成されていることを特徴とする請求項
    ４記載の半導体装置。
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