JPH05235362A - 半導体装置 - Google Patents
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- JPH05235362A JPH05235362A JP4038918A JP3891892A JPH05235362A JP H05235362 A JPH05235362 A JP H05235362A JP 4038918 A JP4038918 A JP 4038918A JP 3891892 A JP3891892 A JP 3891892A JP H05235362 A JPH05235362 A JP H05235362A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000009751 slip forming Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 239000011229 interlayer Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】
【目的】縦型MOS FETのチャネル幅を大きくしチ
ャネル抵抗を小さくすることにより、縦型MOS FE
Tの特性オン抵抗を小さくする。 【構成】四角に配置されたセルI,IIの対角線領域I
IIの少なくとも一方の所定の多結晶シリコンを除去
し、対角線領域にチャネル領域を形成することによりチ
ャネル幅を長くし、チャネル抵抗を小さくすることによ
り、オン抵抗を小さくする。
ャネル抵抗を小さくすることにより、縦型MOS FE
Tの特性オン抵抗を小さくする。 【構成】四角に配置されたセルI,IIの対角線領域I
IIの少なくとも一方の所定の多結晶シリコンを除去
し、対角線領域にチャネル領域を形成することによりチ
ャネル幅を長くし、チャネル抵抗を小さくすることによ
り、オン抵抗を小さくする。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
にオン抵抗を低減した縦型MOS FETの構造に関す
る。
にオン抵抗を低減した縦型MOS FETの構造に関す
る。
【0002】
【従来の技術】図6(a)に従来の縦型MOS FET
の平面図を、図6(b)に図6(a)のAB部の断面図
を示す。
の平面図を、図6(b)に図6(a)のAB部の断面図
を示す。
【0003】従来の縦型MOS FETは、図6(b)
に示すようにN+ 半導体基板1上にN- エピタキシャル
層2が形成された上にゲート酸化膜3を20〜200n
m成長させ、多結晶シリコン層4を300〜600nm
成長させフォトリソグラフィ技術を用いて所定の領域を
残し多結晶シリコン層4をエッチングし、Pベース領域
5およびN+ ソース領域6を形成し、層間絶縁膜7を3
00〜1000nm成長させ、その上に1〜5μmのA
lを形成し、裏面ドレイン電極9を形成していた。
に示すようにN+ 半導体基板1上にN- エピタキシャル
層2が形成された上にゲート酸化膜3を20〜200n
m成長させ、多結晶シリコン層4を300〜600nm
成長させフォトリソグラフィ技術を用いて所定の領域を
残し多結晶シリコン層4をエッチングし、Pベース領域
5およびN+ ソース領域6を形成し、層間絶縁膜7を3
00〜1000nm成長させ、その上に1〜5μmのA
lを形成し、裏面ドレイン電極9を形成していた。
【0004】形成した平面図を示したものが、図6
(a)である。従来の平面パターンでは、各単位縦型電
界効果トランジスタ(以降セルと呼ぶ)は4角形をなし
てマトリクス状に配置され、単セルのベース領域5およ
びソース領域6は互いに独立して形成されていた。
(a)である。従来の平面パターンでは、各単位縦型電
界効果トランジスタ(以降セルと呼ぶ)は4角形をなし
てマトリクス状に配置され、単セルのベース領域5およ
びソース領域6は互いに独立して形成されていた。
【0005】
【発明が解決しようとする課題】縦型MOS FETに
おいて、最も重要な特性であるオン抵抗Ronは、式
(1)で表わすことができる。
おいて、最も重要な特性であるオン抵抗Ronは、式
(1)で表わすことができる。
【0006】 Ron=Rch+Rbulk …(1) Rch:チャネル抵抗 Rbulk:バルク抵抗 Rch/Ronの割合は、耐圧により図2に示すように
変化するチャネル抵抗Rchが支配的である低耐圧にお
いては、チャネル抵抗Rchを小さくすることが必要で
ある。
変化するチャネル抵抗Rchが支配的である低耐圧にお
いては、チャネル抵抗Rchを小さくすることが必要で
ある。
【0007】 Rch=1/(W/L)Co μ(VGS−VT ) = a/W …(2) W:チャネル幅,L:チャネル長,Co:ゲート酸化膜
容量,μ:移動度,VG :ゲート・ソース間電圧,
VT :しきい値電圧,a:比例定数 チャネル抵抗Rchは、チャネル幅Wに反比例するの
で、チャネル抵抗Rchを小さくするには、チャネル幅
を大きくすれば良い。従来よりチャネル幅を長くするこ
とのできる六角配置より、四角配置を採用していたがこ
のチャネル抵抗Rchのセル形状の工夫による低減には
限界があった。
容量,μ:移動度,VG :ゲート・ソース間電圧,
VT :しきい値電圧,a:比例定数 チャネル抵抗Rchは、チャネル幅Wに反比例するの
で、チャネル抵抗Rchを小さくするには、チャネル幅
を大きくすれば良い。従来よりチャネル幅を長くするこ
とのできる六角配置より、四角配置を採用していたがこ
のチャネル抵抗Rchのセル形状の工夫による低減には
限界があった。
【0008】縦型MOS FETのオン抵抗Ronを改
善するには、式(2)に示したように、チャネル幅Wを
大きくすることが必要である。しかし、単独のセルのベ
ース領域およびソース領域では、チャネル幅Wを今まで
以上に長くするには、設計ルールを変更しなくてはいけ
なかった。
善するには、式(2)に示したように、チャネル幅Wを
大きくすることが必要である。しかし、単独のセルのベ
ース領域およびソース領域では、チャネル幅Wを今まで
以上に長くするには、設計ルールを変更しなくてはいけ
なかった。
【0009】
【課題を解決するための手段】本発明によれば、半導体
基板上にMOSトランジスタのセルを複数有する半導体
装置において、対角線上に配置されるセルの一部が連続
的に形成されている半導体装置が得られる。
基板上にMOSトランジスタのセルを複数有する半導体
装置において、対角線上に配置されるセルの一部が連続
的に形成されている半導体装置が得られる。
【0010】更に、本発明によれば、前述のMOSトラ
ンジスタが縦型電界効果型MOSトランジスタである半
導体装置が得られる。
ンジスタが縦型電界効果型MOSトランジスタである半
導体装置が得られる。
【0011】更にまた本発明によれば、前述のMOSト
ランジスタのセルの平面形状が四角形である半導体装置
が得られる。
ランジスタのセルの平面形状が四角形である半導体装置
が得られる。
【0012】また、本発明によれば、前述の対角線上に
配置される少なくとも1組のセルのベース領域及びソー
ス領域が連続的に形成されている半導体装置が得られ
る。
配置される少なくとも1組のセルのベース領域及びソー
ス領域が連続的に形成されている半導体装置が得られ
る。
【0013】更にまた本発明によれば、前述のベース領
域及びソース領域のうち、1つのセルと他のセルとの間
の部分は、他の部分よりも細長く形成されている半導体
装置が得られる。
域及びソース領域のうち、1つのセルと他のセルとの間
の部分は、他の部分よりも細長く形成されている半導体
装置が得られる。
【0014】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0015】図1(a)は、本発明の第1の実施例を示
す半導体装置の平面図である。また図1(b)は、図1
(a)のAB部の断面図である。
す半導体装置の平面図である。また図1(b)は、図1
(a)のAB部の断面図である。
【0016】このチップの製造に当たっては、図1
(b)に示すようにN+ 半導体基板1の上にN- エピタ
キシャル層2を形成し、ゲート酸化膜3を20〜200
nm成長させ、多結晶シリコン層4を300〜600n
m成長させ、フォトリソグラフィ技術を用いて所定の領
域を残し、多結晶シリコン層4をエッチングする。次
に、Pベース領域5を2〜5μmおよびN+ ソース領域
6を0.5〜2μmを形成し、層間絶縁膜7を300〜
1000nm成長させ、その上に1〜5μmの例えばA
lを用いて、ソース電極8を形成し、裏面ドレイン電極
9を形成する。
(b)に示すようにN+ 半導体基板1の上にN- エピタ
キシャル層2を形成し、ゲート酸化膜3を20〜200
nm成長させ、多結晶シリコン層4を300〜600n
m成長させ、フォトリソグラフィ技術を用いて所定の領
域を残し、多結晶シリコン層4をエッチングする。次
に、Pベース領域5を2〜5μmおよびN+ ソース領域
6を0.5〜2μmを形成し、層間絶縁膜7を300〜
1000nm成長させ、その上に1〜5μmの例えばA
lを用いて、ソース電極8を形成し、裏面ドレイン電極
9を形成する。
【0017】多結晶シリコン4のエッチングの時に、図
1(a)のセルIとIIのように対角の位置にあるセル
の所定の多結晶シリコンをエッチングし、ベース領域5
aおよび、ソース領域6aを形成する。このように、対
角線にあるセルのベース領域5aおよびソース領域6a
を形成することにより、対角領域IIIにチャネル領域
が形成され、本部分のチャネル幅を本例の場合、約30
%長くすることができる。
1(a)のセルIとIIのように対角の位置にあるセル
の所定の多結晶シリコンをエッチングし、ベース領域5
aおよび、ソース領域6aを形成する。このように、対
角線にあるセルのベース領域5aおよびソース領域6a
を形成することにより、対角領域IIIにチャネル領域
が形成され、本部分のチャネル幅を本例の場合、約30
%長くすることができる。
【0018】図3は、本発明の第2の実施例の平面図を
示したものである。製造方法及び個々のセルの構造は第
1の実施例と同じだが、異なる対象線のセルが結合され
ている点が異なっている。第1の実施例よりもゲート抵
抗を下げることができる。
示したものである。製造方法及び個々のセルの構造は第
1の実施例と同じだが、異なる対象線のセルが結合され
ている点が異なっている。第1の実施例よりもゲート抵
抗を下げることができる。
【0019】図4,5は本発明の第3,4の実施例の平
面図である。製造方法及び個々のセルの構造はやはり第
1の実施例と同じだが、対角線にある2つ以上のセルに
本発明を使用した例であり、約60%チャネル幅を長く
することができる。
面図である。製造方法及び個々のセルの構造はやはり第
1の実施例と同じだが、対角線にある2つ以上のセルに
本発明を使用した例であり、約60%チャネル幅を長く
することができる。
【0020】なお、適用するトランジスタは、Nチャネ
ル型でも、Pチャネル型でも同様の効果が得られる。ま
た、連続して形成するセルの数が多い方がチャネル幅も
長くすることができ、オン抵抗を小さくすることができ
るが、スイッチングスピードを早くする必要性のあるも
のについては、逆にあまり長く連続させてしまわない方
が良いので、適宜調節することが好ましい。その連続さ
せるセルの選び方としては、この他に、上下、左右に連
続させる場合等も考えられるが、チャネル幅をあまり長
くすることができないという欠点がある。
ル型でも、Pチャネル型でも同様の効果が得られる。ま
た、連続して形成するセルの数が多い方がチャネル幅も
長くすることができ、オン抵抗を小さくすることができ
るが、スイッチングスピードを早くする必要性のあるも
のについては、逆にあまり長く連続させてしまわない方
が良いので、適宜調節することが好ましい。その連続さ
せるセルの選び方としては、この他に、上下、左右に連
続させる場合等も考えられるが、チャネル幅をあまり長
くすることができないという欠点がある。
【0021】
【発明の効果】以上説明したように本発明は、対角する
セルの対角線部に多結晶シリコンの窓をあけ、ベース領
域およびソース領域を形成しチャネル領域を形成するこ
とにより、チャネル幅を長くすることができ、チャネル
抵抗を小さくすることにより、オン抵抗を小さくすると
いう効果を有する。
セルの対角線部に多結晶シリコンの窓をあけ、ベース領
域およびソース領域を形成しチャネル領域を形成するこ
とにより、チャネル幅を長くすることができ、チャネル
抵抗を小さくすることにより、オン抵抗を小さくすると
いう効果を有する。
【図1】本発明による半導体装置の第1の実施例であ
り、図1(a)は、平面図、図1(b)は断面図であ
る。
り、図1(a)は、平面図、図1(b)は断面図であ
る。
【図2】チャネル抵抗の耐圧依存性を表わす図である。
【図3】本発明による半導体装置の第2の実施例を示す
平面図である。
平面図である。
【図4】本発明による半導体装置の第3の実施例を示す
平面図である。
平面図である。
【図5】本発明による半導体装置の第4の実施例を示す
平面図である。
平面図である。
【図6】従来の半導体装置であり、図6(a)は、平面
図、図6(b)は断面図である。
図、図6(b)は断面図である。
1 N+ 半導体基板 2 N- エピタキシャル層 3 ゲート酸化膜 4 多結晶シリコン層 5 Pベース領域 6 N+ ソース領域 7 層間絶縁膜 8 ソース電極 9 ドレイン電極 5a Pベース領域(対角線領域) 6a N+ ソース領域(対角線領域) A,Bは平面図の断面部を示す。 I,IIは、セルを示す。 IIIは、セルの対角線領域を示す。
Claims (5)
- 【請求項1】 半導体基板上にMOSトランジスタのセ
ルを複数有する半導体装置において、対角線上に配置さ
れる前記セルの一部が連続的に形成されていることを特
徴とする半導体装置。 - 【請求項2】 前記MOSトランジスタが縦型電界効果
MOSトランジスタであることを特徴とする請求項1記
載の半導体装置。 - 【請求項3】 前記MOSトランジスタのセルの平面形
状が四角形であることを特徴とする請求項1又は2記載
の半導体装置。 - 【請求項4】 前記対角線上に配置される少なくとも1
組のセルのベース領域およびソース領域が連続して形成
されていることを特徴とする請求項2又は3記載の半導
体装置。 - 【請求項5】 前記ベース領域及びソース領域のうち、
1つのセルと他のセルとの間の連続部分の形状は、他の
部分よりも細く形成されていることを特徴とする請求項
4記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4038918A JP3016298B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
US08/023,192 US5408118A (en) | 1992-02-26 | 1993-02-25 | Vertical double diffused MOSFET having a low breakdown voltage and constituting a power semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4038918A JP3016298B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05235362A true JPH05235362A (ja) | 1993-09-10 |
JP3016298B2 JP3016298B2 (ja) | 2000-03-06 |
Family
ID=12538597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4038918A Expired - Fee Related JP3016298B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5408118A (ja) |
JP (1) | JP3016298B2 (ja) |
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WO2013103051A1 (ja) * | 2012-01-06 | 2013-07-11 | 三菱電機株式会社 | 半導体装置 |
US9190468B2 (en) | 2011-12-01 | 2015-11-17 | Mitsubishi Electric Corporation | Semiconductor device |
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US6344379B1 (en) | 1999-10-22 | 2002-02-05 | Semiconductor Components Industries Llc | Semiconductor device with an undulating base region and method therefor |
JP4468609B2 (ja) * | 2001-05-21 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体装置 |
ITTO20050343A1 (it) * | 2005-05-19 | 2006-11-20 | St Microelectronics Srl | Dispositivo mosfet ad elevata densita' di integrazione, in particolare vdmos di potenza, e relativo procedimento di fabbricazione |
JP4956776B2 (ja) * | 2005-09-08 | 2012-06-20 | 日産自動車株式会社 | 半導体装置の製造方法 |
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US9059282B2 (en) * | 2007-12-03 | 2015-06-16 | Infineon Technologies Ag | Semiconductor devices having transistors along different orientations |
KR101962585B1 (ko) | 2011-11-09 | 2019-03-26 | 스카이워크스 솔루션즈, 인코포레이티드 | 전계 효과 트랜지스터 구조 및 관련된 무선-주파수 스위치 |
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US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
JPS6010677A (ja) * | 1983-06-30 | 1985-01-19 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
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-
1992
- 1992-02-26 JP JP4038918A patent/JP3016298B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-25 US US08/023,192 patent/US5408118A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
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Legal Events
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