JP3522442B2

JP3522442B2 - 薄膜半導体装置

Info

Publication number: JP3522442B2
Application number: JP08315096A
Authority: JP
Inventors: 舜平山崎; 潤小山; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1996-03-11
Filing date: 1996-03-11
Publication date: 2004-04-26
Anticipated expiration: 2016-03-11
Also published as: JPH09246566A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁表面上に形成され
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。

【０００２】

【従来の技術】ＴＦＴのごとき薄膜半導体装置は、絶縁
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。

【０００３】従来のＴＦＴは、Ｎ型もしくはＰ型のソー
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。

【０００４】特に回路によっては、ソース領域とドレイ
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。

【０００５】

【発明が解決しようする課題】このような非単結晶の半
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。

【０００６】このような大きなリーク電流は、特にダイ
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。

【０００７】従来、リーク電流が低減するには、チャネ
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。

【０００８】

【発明を解決するための手段】本発明は、薄膜半導体
と、ゲイト絶縁膜と、ゲイト電極を有する薄膜半導体装
置に関する。さらに、本発明のもととなる薄膜半導体装
置においては、前記薄膜半導体は分離形成され、かつ、
ソース領域、ドレイン領域を有する。前記薄膜半導体の
上もしくは下に、ゲイト絶縁膜を介して、ゲイト電極が
設けられている。本発明では、従来のＴＦＴにはなかっ
たベース領域と浮島領域というものを設ける。ベース領
域は従来のチャネル領域に近いものであるが、厳密に一
致するものではないので、本発明の説明においては別名
とする。ベース領域の導電型は真性もしくはソース領
域、ドレイン領域とは逆の導電型である。一方、浮島領
域の導電型はソース領域、ドレイン領域と同じである。

【０００９】本発明においては、ベース領域のうち、ゲ
イト電極と重ならない部分をブロック領域と称する。こ
のような領域は、一般にはオフセット領域と呼ばれるこ
ともあるが、後述するように別の部分でもオフセット領
域が存在するので、混同を避けるため別の名称とする。
ブロック領域は、導電型はベース領域と全く同一であ
る。そして、本発明においては、ソース領域からドレイ
ン領域へベース領域のみを経由して至る経路において、
このようなブロック領域を必ず通過しなければならない
ことを特徴とする。

【００１０】上記の条件は、ベース領域が１つである
（ソース領域からドレイン領域へ至る経路が唯一の場
合）条件では、ブロック領域が、ベース領域を分断する
ように設けられていることと同じことである。これらの
基礎的条件に加えて、本発明は以下の条件をそれぞれ満
足する。

【００１１】本発明の第１は以下の（１）および（２）
の条件を満足する。

【００１２】（１）薄膜半導体は、ソース領域およびド
レイン領域の間に存在し、真性もしくはソース／ドレイ
ン領域とは逆の導電型を呈するベース領域と、ソース／
ドレイン領域と同じ導電型で、ソース領域とドレイン領
域とは前記ベース領域によって分離された浮島領域と、
を有する。

【００１３】（２）ベース領域のみを経由してソース領
域からドレイン領域へ至る最短距離は、ベース領域と浮
島領域を経由して前記ソース領域からドレイン領域へ至
る最短距離よりも大きい。

【００１４】本発明の第２は以下の（３）の条件を満足
する。

【００１５】（３）薄膜半導体は、ソース領域からドレ
イン領域へつながる、真性もしくはソース／ドレイン領
域とは逆の導電型を呈するベース領域と、ソース／ドレ
イン領域と同じ導電型で、ベース領域によってソース領
域とドレイン領域から分離された浮島領域とを有する。

【００１６】本発明の第３は以下の（４）の条件を満足
する。

【００１７】（４）薄膜半導体は、真性もしくはソース
／ドレイン領域とは逆の導電型を呈する唯一のベース領
域と、ソース／ドレイン領域と同じ導電型で、ベース領
域によってソース領域とドレイン領域から分離された浮
島領域とを有する。

【００１８】本発明の第４は以下の（５）および（６）
の条件を満足する。

【００１９】（５）薄膜半導体は、ソース領域、ドレイ
ン領域とソース領域からドレイン領域へつながる、真性
もしくはソース／ドレイン領域とは逆の導電型を呈する
ベース領域と、ソース／ドレイン領域と同じ導電型で、
ソース領域とドレイン領域とはベース領域によって分離
された浮島領域のみからなる。

【００２０】（６）ベース領域の面積をベース領域のみ
を経由してソース領域からドレイン領域へ至る最短経路
長により除した値が、薄膜半導体のソース領域とドレイ
ン領域以外の面積をソース領域からドレイン領域へ至る
最短経路長により除した値よりも小さい。

【００２１】本発明の第２に関しては、以下の条件を付
加してもよい。

【００２２】（７）ベース領域上をソース領域からドレ
イン領域へ至る経路の平均幅が、薄膜半導体上をソース
領域からドレイン領域へ至る経路の平均幅よりも小さ
い。

【００２３】この規定は上記（６）と同様に電流（この
場合はリーク電流）の流れる幅に対する規定である。た
だし、本発明の第２においては、薄膜半導体には、ソー
ス領域、ドレイン領域、ベース領域、浮島領域以外にも
定義されていない領域が存在する可能性もあるので、
（６）の定義を付加することは難しい。

【００２４】本発明の第１乃至第４のいずれかにおい
て、以下の条件を付加してもよい。

【００２５】（８）薄膜半導体は、第１の主面と第２の
主面を有し、浮島領域は、第１の主面に含まれる面と第
２の主面に含まれる面の双方を有している。

【００２６】薄膜半導体は、平面的であるので、通常、
上面と下面という２つの主面を有する。上記（８）の条
件は、浮島領域が、第１の主面（例えば、上面）と第２
の主面（例えば、下面）に露出していなければならない
ことを規定する。

【００２７】浮島領域の形成が不純物の拡散（ドーピン
グ）によっておこなわれるのであれば、通常、不純物の
拡散は上面からおこなっても、容易に下面にまで至り、
かつ、生産プロセスにおいては、そのことを前提として
拡散条件が設定されるので、上記（８）の条件は自動的
に満たされるものとなる。したがって、上記（８）は、
以下のように読み代えることができる。

【００２８】（９）浮島領域は、不純物を拡散させるこ
とによって形成された。

【００２９】さらに、本発明においては、ブロック領域
を除くベース領域のみを電気的に制御できればよいの
で、ゲイト電極は、薄膜半導体全面の上もしくは下に存
在する必要はない。ゲイト電極は必要とする部分にのみ
存在すればよいしたがって、下記の条件を本発明の第１
乃至第４に付加してもよい。

【００３０】（１０）ブロック領域を除くベース領域
は、ゲイト電極の薄膜半導体上もしくは下の部分の形状
とが、実質的に同じである。

【００３１】このように、ベース領域とゲイト電極の形
状をほぼ同じとするには、ゲイト電極をマスクとした自
己整合的な不純物拡散技術が用いられる。この場合に
は、ゲイト電極そのものだけではなく、例えば、ゲイト
電極の側面に異方性エッチングによって形成した側壁等
も不純物拡散のマスクとして使用されることがあるの
で、以下、ゲイト電極部と称する。このような条件を本
発明の第１乃至第４に付加してもよい。

【００３２】（１１）ソース領域、ドレイン領域、浮島
領域はゲイト電極部をマスクとした自己整合的な不純物
のドーピング法によっておこなわれた。

【００３３】本発明と公知の低能度不純物領域（ＬＤ
Ｄ）技術とを組み合わせてもよいので、下記の条件を本
発明の第１乃至第４に付加してもよい。

【００３４】（１２）浮島領域とベース領域の境界部
に、意図的に浮島領域よりも低濃度の第１の導電型の不
純物を有する領域が設けられた。

【００３５】また、低濃度不純物領域に限らず、オフセ
ットゲイト構造としてもよい。図７には幾つかの例を示
す。図７のいずれのトランジスタも絶縁基板１００上に
形成され、ソース領域１０１、ドレイン領域１０２、ベ
ース領域１０７、ゲイト絶縁膜１１９、ゲイト電極１０
９、浮島領域１０３と１０４を有する。

【００３６】図７（Ａ）の例は、側壁形成技術を用い
て、オフセットゲイト構造を得るものである。すなわち
公知の側壁形成技術によって、ゲイト電極１０９（これ
らは全て同じ物質である）の側面に絶縁物の側壁１２１
を形成する。そして、このゲイト電極および側壁（併せ
てゲイト電極部という）をマスクとして、薄膜半導体に
不純物を拡散し、ソース領域１０１、ドレイン領域１０
２、浮島領域１０３および１０４を得る。

【００３７】この際、側壁１２１の下部には不純物が注
入されないか、注入量が著しく低いので、ゲイト電極と
不純物領域の重ならないオフセット領域１２２が形成さ
れる。このようなオフセット領域を設けることにより、
リーク電流を低減できるが、本発明と組み合わせること
により、よりリーク電流の低減を促進できる。（図７
（Ａ））

【００３８】図７（Ｂ）は、公知の側壁形成技術と低濃
度不純物領域形成技術を適用した例を示す。すなわち、
ゲイト電極１０９（これらは全て同じ物質である）をマ
スクとして、低濃度の不純物（濃度は、ソース／ドレイ
ン領域のものの１／１００〜１／１００００が好まし
い）を薄膜半導体中に拡散し（第１のドーピング）、低
濃度不純物領域１２３を得る。その後、公知の側壁形成
技術によって、ゲイト電極１０９の側面に側壁１２１を
形成する。この側壁は導電性のものでも、絶縁物でもよ
い。

【００３９】そして、このゲイト電極および側壁（併せ
てゲイト電極部という）をマスクとして、薄膜半導体に
不純物を拡散させ（第２のドーピング）、ソース領域１
０１、ドレイン領域１０２、浮島領域１０３および１０
４を得る。第２のドーピングの際、側壁１２１の下部に
は不純物が拡散せず、したがって、第１のドーピングに
よって得られた低濃度不純物領域１２３が保持される。
このような低濃度不純物領域を設けることにより、素子
の短チャネル化による劣化を防止できる。（図７
（Ｂ））

【００４０】図７（Ｃ）は、特開平６−２９１３１５公
報に記載されているようなゲイト電極の陽極酸化技術を
用いてオフセットゲイト構造を得る例を示す。すなわ
ち、ゲイト電極１０９の側面および上面に陽極酸化物被
膜１２４を形成し、これらをマスクとして用いることに
よっても、薄膜半導体に図７（Ａ）と同様なオフセット
領域１２２を設けることができる。（図７（Ｃ））

【００４１】図７（Ｄ）も陽極酸化技術を用いたもので
ある。すなわち、特開平７−１６９９７４公報に記載さ
れているように、側面の陽極酸化技術を用いて、ゲイト
絶縁膜を選択的にエッチングし、これを用いて、薄膜半
導体にソース領域１０１、ドレイン領域１０２、浮島領
域１０３および１０４と、それらの周囲とベース領域の
間に低濃度不純物領域１２３が設けられる。この場合に
は、ゲイト電極１０９の陽極酸化を２段階おこない、得
られた陽極酸化物被膜をマスクとしてゲイト絶縁膜１１
９をエッチングし、新たなゲイト絶縁膜１２５を形成す
る。その後、一部の陽極酸化物被膜１２４は残すが、他
の陽極酸化物は除去し、このようにして得られたゲイト
絶縁膜１２５をマスクとして２段階のドーピングをおこ
ない、低濃度不純物領域１２３を得る。（図７（Ｄ））

【００４２】

【作用】本発明の第１乃至第４では、いずれも従来のＴ
ＦＴのチャネル領域に相当する部分にベース領域と浮島
領域を設けるものである。非選択（ＯＦＦ）状態につい
て考えれば、ソース領域からドレイン領域へのリーク電
流の流れは、その間に存在する浮島領域を横断すること
は考えにくい。これは、ベース領域と浮島領域の間には
大きなポテンシャルバリヤが形成されるためである。こ
のため、リーク電流は主としてベース領域を流れる。

【００４３】しかしながら、ベース領域は、浮島領域が
存在するために、その幅（平均的な幅）は、従来のチャ
ネル領域よりも狭いものであり、また、ソース領域から
ドレイン領域へ至る経路も短くなる可能性がある。した
がって、浮島領域が存在するために、非選択状態の実質
的なチャネル長はより長く、チャネル幅はより短くする
ことができる。このため、リーク電流は低減する。

【００４４】加えて、ベース領域も一様ではない。本発
明においては、ベース領域のみを通ってソース領域から
ドレイン領域へ至るには、ブロック領域を経由すること
が要件とされる。ゲイト電極には、非選択状態では逆バ
イアス電圧が印加されているので、ブロック領域以外の
ベース領域表面には少数キャリヤが誘起されており、こ
れが導電の担い手となる。しかしながら、ブロック領域
ではゲイト電極が存在しないので、導電の担い手となる
キャリヤの濃度はバイアス電圧に依存しない。特に、ベ
ース領域が真性の場合には、導電の担い手であるキュリ
ヤが著しく少なくなる。すなわち、非常に抵抗の高い状
態となっている。

【００４５】また、薄膜半導体のバンドがゲイト電極の
電界の影響を受けており、導電型の違いに由来するのに
似た接合（ＰＩ接合やＮＩ接合、ＰＰ^-接合、ＮＮ^-接
合のようなもの）が形成されており、このことによって
も導電が妨げられ、より一層、リーク電流が低下する。

【００４６】特に本発明において顕著なことは、ゲイト
電極に大きな逆バイアス電圧が印加された場合でも、リ
ーク電流を低く維持できるということである。これはブ
ロック領域の存在によるものである。ブロック領域が存
在しないと、リーク電流はゲイト電極へ印加される逆バ
イアス電圧が増大するにしたがって、漸増する現象が認
められる。これはソース領域からドレイン領域まで、ベ
ース領域を伝って、少数キャリヤが自由に移動できるか
らである。ブロック領域が存在すると、ブロック領域に
おいて少数キャリヤの移動が妨げられるからである。

【００４７】次に選択（ＯＮ）状態について考えると、
ブロック領域以外のベース領域は、ゲイト電極に電圧が
印加されたため、反転し、ベース領域と浮島領域間のポ
テンシャルバリヤは小さくなり、（ドレイン）電流は、
ベース領域だけではなく、逆に、浮島領域を横断して流
れるようになる。なぜならば、浮島領域を横断した方が
距離が短いためである。すなわち、選択状態において
は、実質的なチャネル長は、非選択状態より短く、か
つ、チャネル幅は大きくなる。このため、ドレイン電流
は増大する。

【００４８】このようにして、ＯＮ／ＯＦＦ比を増大さ
せることが可能となる。非選択状態の実質的なチャネル
長をより長くするには、浮島領域の数を２以上、好まし
くは、３以上とするとよい。同様に実質的なチャネル幅
をより狭くするには、浮島領域の間隔を可能な限り狭め
るとよい。なお、上記条件（８）について、説明する
と、例えば、浮島領域であっても、薄膜半導体の上面の
みに露出しているものの、下面は露出していないもので
あれば、リーク電流は、浮島領域の下を流れるものが生
じる。したがって、リーク電流抑制の効果が減殺されて
しまう。したがって、本発明の第１乃至第４において、
条件（８）を付加するとより、本発明の効果が顕著とな
る。

【００４９】図１（Ａ）は本発明の原理を説明するため
のものである。図１（Ａ）に示される絶縁ゲイト型半導
体装置は、基本的には本発明と同じであるが、ブロック
領域を有さない。薄膜半導体８には、同じ層内にソース
領域１、ドレイン領域２、浮島領域３〜６、ベース領域
７が形成される。ここで、ソース／ドレイン領域、浮島
領域の導電型はＮ型もしくはＰ型とするために、必要量
の不純物元素が選択的にドーピングされる。一方、ベー
ス領域にはドーピングはおこなわず、そのため、ベース
領域７の導電型は薄膜半導体８の固有の導電型である。

【００５０】ソース領域１にはソース配線・電極１０
を、また、ドレイン領域２にはドレイン配線・電極１２
を形成する。そして、ゲイト絶縁膜（図示せず）を介し
て、その上にゲイト電極９を形成する。ゲイト電極は、
そのままゲイト配線１１と電気的に接続される。このよ
うな半導体装置の薄膜半導体８を上方より見た図面を図
１（Ｃ）に示す。このような構造を有する装置は、ブロ
ック領域に関する条件を除けば、本発明の第１乃至第４
の条件を満たす。

【００５１】例えば本発明の第１に関しては、薄膜半導
体８は、ソース領域１およびドレイン領域２の間に存在
するベース領域７と、ソース／ドレイン領域と同じ導電
型で、ソース領域１とドレイン領域２とはベース領域７
によって分離された浮島領域３〜６を有するので、条件
（１）を満たす。さらに、ベース領域７のみを経由して
ソース領域１からドレイン領域２へ至る最短距離は、ベ
ース領域７と浮島領域３〜６（すなわち、薄膜半導体８
のソース領域１とドレイン領域２以外の部分全て）を経
由して前記ソース領域からドレイン領域へ至る最短距離
の約２．０７倍であるので、条件（２）を満たす。

【００５２】同様に本発明の第２で必要とされる条件
（３）に関しても、薄膜半導体８は、ソース領域１から
ドレイン領域２へつながるベース領域７と、ベース領域
７によってソース領域１とドレイン領域２から分離され
た浮島領域３とを有するので、条件（３）を満たす。ま
た、ベース領域上をソース領域からドレイン領域へ至る
経路の平均幅は、薄膜半導体上をソース領域からドレイ
ン領域へ至る平均幅（ここではＷ）の約１／６であるの
で、上記条件（７）をも満たす。

【００５３】同様に本発明の第３で必要とされる条件
（４）に関しても、薄膜半導体８は、ベース領域７をた
だ一つ有し、また、ソース／ドレイン領域と同じ導電型
で、ベース領域７によってソース領域１とドレイン領域
２から分離された浮島領域５とを有するので、条件
（４）を満たす。

【００５４】同様に本発明の第４で必要とされる条件
（５）、（６）に関しても、薄膜半導体８は、ソース領
域１、ドレイン領域２と、ソース領域からドレイン領域
へつながるベース領域７と、ソース／ドレイン領域と同
じ導電型で、ソース領域とドレイン領域とはベース領域
によって分離された浮島領域３〜６のみからなるので、
条件（５）を満たす。

【００５５】図２に示される半導体装置も図１（Ａ）に
示される半導体装置とほぼ同じ概念にしたがったもので
ある。すなわち、ブロック領域に関する条件以外は全て
本発明の条件を満足する。薄膜半導体８には、同じ層内
にソース領域１、ドレイン領域２、浮島領域３〜６、ベ
ース領域７が形成される。図１の場合と同様に、ベース
領域にはドーピングはおこなわず、そのため、ベース領
域７の導電型は薄膜半導体８の本来の導電型である。

【００５６】ソース領域１にはソース配線・電極１０
を、また、ドレイン領域２にはドレイン配線・電極１２
を形成する。そして、ゲイト絶縁膜（図示せず）を介し
て、その上にゲイト電極９を形成する。ゲイト電極は、
そのままゲイト配線１１と電気的に接続される。本装置
では、上記条件（１０）もしくは（１１）を満たす構成
をした。すなわち、ゲイト電極の薄膜半導体上に存在す
る部分の形状は、ベース領域７の形状と実質的に同じで
ある。（図２（Ａ））

【００５７】このような構造を得る方法を図２（Ｂ）お
よび図２（Ｃ）を用いて説明する。まず、薄膜半導体８
上にゲイト絶縁膜を介して、ゲイト電極９を形成する
が、その際には、浮島領域を形成する部分にホール１３
〜１６も形成しておく。（図２（Ｂ））その後、不純物のドーピングをおこない、薄膜半導体領
域に必要とする導電型の領域を形成する。このようにし
て、ソース領域１、ドレイン領域２、浮島領域３〜６が
形成される。しかし、薄膜半導体領域でも、ゲイト電極
９の下の部分にはドーピングされないので、薄膜半導体
の本来の導電型のままであり、これはベース領域とな
る。（図２（Ｃ））

【００５８】ゲイト電極の形状を別にすれば、図２の半
導体装置は、図１（Ａ）の半導体装置と同じ構造であ
り、動作も全く同じである。さらに、ベース領域７の面
積を、ベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短経路長により除した値は、薄膜半導体
８のソース領域とドレイン領域以外の面積をソース領域
からドレイン領域へ至る最短経路長により除した値の約
１／３なので、条件（６）を満たす。

【００５９】図１の半導体装置を動作させた際の、電流
の流れを図５（Ａ）に示す。図において、点線矢印は非
選択（ＯＦＦ）状態での電流（リーク電流）を、また、
実線矢印は選択（ＯＮ）状態での電流（ドレイン電流）
を、それぞれ示す。非選択状態での、ベース領域の垂直
方向のバンド図を図４（Ａ）に示す。ここでは、半導体
装置はＮチャネル型とする。ゲイト電極９には負の電圧
が印加されるので、半導体層の表面近傍には正孔が誘起
され、これが導電を担う。（図４（Ａ））

【００６０】この結果、図５（Ａ）の点線矢印に示され
るように、リーク電流は、非選択状態では、浮島領域の
間をかいくぐるように、ベース領域をジグザグにソース
領域からドレイン領域へ流れる。この場合、見掛けのチ
ャネルの大きさは長さＬ、幅Ｗだが、実際のリーク電流
の流れに基づく、実質的なチャネルの大きさは、見掛け
のチャネル長よりも長く、チャネル幅よりも狭い。

【００６１】一方、選択状態では、ベース領域がゲイト
電極に印加された電圧によって反転し、すなわち、ベー
ス領域が浮島領域と同じ導電型となる。この場合のベー
ス領域の垂直方向のバンド図を図４（Ｂ）に示す。ゲイ
ト電極９には正の電圧が印加されるので、半導体層の表
面近傍には電子が誘起され、これが伝導を担う。（図４
（Ｂ））電子をキャリヤとするドレイン電流は浮島を横断して流
れる。したがって、選択状態では実質的なチャネルの大
きさは、ほぼ見掛けのチャネルの大きさと同程度であ
る。

【００６２】また、以上のことは、選択状態と非選択状
態で半導体装置の等価回路が異なるということとも同じ
である。Ｎチャネル型の場合には、選択状態において
は、ゲイト電極に正の電圧＋Ｖが印加され、この際には
電子をキャリヤとするドレイン電流は浮島領域を横断し
て流れるので、ドレイン電流に関しては、半導体装置の
断面図は図５（Ｂ）のようになり、その等価回路は図５
（Ｃ）のようなマルチゲイト型となる。

【００６３】一方、非選択状態においては、ゲイト電極
には負の電圧−Ｖが印加され、この際には、正孔をキャ
リヤとするリーク電流はベース領域に沿って流れるた
め、リーク電流に関しては、半導体装置の断面図は図５
（Ｄ）のように、長いものとなる。また、その等価回路
は図５（Ｅ）のように、チャネル幅の大きな絶縁ゲイト
型素子である。

【００６４】図１（Ａ）の装置に本発明の特徴であるブ
ロック領域を設けたものを図１（Ｂ）に示す。ブロック
領域の定義から、ベース領域を覆うゲイト電極の一部を
除去した構造となる。これを上方より見た場合には、図
１（Ｃ）の点線１８で囲まれた領域のうち、ベース領域
の部分がブロック領域となる。図２の半導体装置に本発
明のブロック領域の概念を導入したものを図３に示す。
すなわち、ドーピングの後にゲイト電極９の一部を除去
することにより、ブロック領域を得る。（図３（Ａ））

【００６５】このような処理を施したゲイト電極９を上
方より見た様子を図３（Ｂ）に示すが、ゲイト電極が除
去されたことによりベース領域の一部が見える。すなわ
ち、これがブロック領域１７である。（図３（Ｂ））図３（Ａ）および（Ｂ）に示された装置の薄膜半導体の
みを上方より見た図を図３（Ｃ）に示す。ブロック領域
１７は、ベース領域の経路を分断するように形成されて
いる。（図３（Ｃ））

【００６６】図３に示される構造の半導体装置での電流
の流れを図６（Ａ）および図６（Ｂ）に示す。ここで
は、Ｎチャネル型の場合を示すが、Ｐチャネル型であっ
ても、極性を逆にすれば全く同じである。図６（Ａ）は
非選択（ＯＦＦ）状態を示したもので、流れる電流はリ
ーク電流である。図の矢印に示されるようにリーク電流
は、非選択状態では、浮島領域の間をかいくぐるよう
に、ベース領域をジグザグにソース領域からドレイン領
域へ流れる。この場合、見掛けのチャネルの大きさは長
さＬ、幅Ｗだが、実際のリーク電流の流れに基づく、実
質的なチャネルの大きさは、見掛けのチャネル長よりも
長く、チャネル幅よりも狭い。ここまでは図５（Ａ）に
関して説明したことと同じである。

【００６７】しかし、本発明の特徴であるブロック領域
１７では、上述の理由から導電性が著しく悪化し、特に
ブロック領域と、その他のベース領域との間には接合１
９が形成される。（図６（Ａ））一方、選択（ＯＮ）状態では、ブロック領域以外のベー
ス領域がゲイト電極に印加された電圧によって反転し、
すなわち、ブロック領域以外のベース領域が浮島領域と
同じ導電型となり、したがって、ドレイン電流は浮島を
横断して流れる。したがって、選択状態では実質的なチ
ャネルの大きさは、ほぼ見掛けのチャネルの大きさと同
程度である。ただし、この場合でもブロック領域では導
電性の変化はないので、ドレイン電流はブロック領域を
横断することはない。（図６（Ｂ））

【００６８】このように、本発明では、選択状態と非選
択状態で実質的なチャネル（電流の経路）が大きく変化
することを特徴とし、よって、ＯＮ／ＯＦＦ比を大きく
できる。よりＯＮ／ＯＦＦ比を向上させるには、Ｗ／Ｌ
をより大きくすればよい。かくすると、非選択状態にお
いては、実質的なチャネル長が増加する一方、選択状態
においてはチャネル幅が増加するので、リーク電流は減
少し、ドレイン電流は増加する。かくすることにより、
非選択状態における実質的なチャネル長を選択状態にお
けるものの５〜５０倍に、非選択状態における実質的な
チャネル幅を選択状態におけるものの１／２〜１／２０
倍にすることも可能であり、この結果、ＯＮ／ＯＦＦ比
を、１００倍にまで拡大できる。

【００６９】また、ブロック領域の占める面積が大きい
ことは選択時におけるドレイン電流の流れを妨げるの
で、より小さいほうが好ましい。これは図６（Ｂ）と、
よりブロック領域の占める面積の小さい図６（Ｃ）を比
較すると明らかだろう（図６（Ｃ））また、例え、ブロック領域が形成されていたとしても、
図６（Ｄ）に示されるように、ベース領域を分断するよ
うな構造となっていなければ、図６（Ｅ）に示されるよ
うに、本発明の意図するような、大きな逆バイアス電圧
をゲイト電極に印加した際におけるリーク電流低減の効
果は薄い。この場合、選択時の特性にはほとんど差がな
いことに注意すべきである。これは、ブロック領域が主
として非選択時に機能するためである。（図６（Ｄ）お
よび図６（Ｅ））

【００７０】

【実施例】

〔実施例１〕本実施例を図８を用いて説明する。本実
施例では本発明のトランジスタのみならず、その他のト
ランジスタや配線をも含む回路の作製について説明す
る。回路の主要な作製工程は下記の通りである。半導体活性層（薄膜半導体）、ゲイト絶縁膜、ゲイト
電極・配線およびゲイト電極部の形成ドーピングおよびドーピング不純物の活性化ゲイト電極・配線の選択的な除去層間絶縁物の成膜ソース、ドレイン領域へのコンタクトホールおよびゲ
イト配線へのコンタクトホールの形成上層の導電性材料（金属等）を用いた配線の形成

【００７１】本実施例では、特開平６−２９１３１５公
報に記載されたように、金属ゲイト電極・配線の表面を
陽極酸化し、これをゲイト電極部とするものである。ま
ず工程を図８（Ａ）を用いて説明する。薄膜半導体、
ゲイト絶縁膜、ゲイト電極・配線およびゲイト電極部の
形成は公知の技術、あるいは特開平６−２９１３１５公
報に記載の技術を用いておこなう。

【００７２】薄膜半導体２０８は絶縁表面を有する基板
２００上に形成される。薄膜半導体材料としては、単結
晶シリコン、多結晶シリコン、非晶質シリコン等が用い
られる。単結晶シリコンとしては、サファイヤ基板上に
エピタキシャル成長させたものや、単結晶シリコンウェ
ファーの中央部に高濃度の酸素イオンを打ち込み、該部
分を酸化させることによって、表面のみに単結晶シリコ
ン層を残した構造を得る方法（ＳＩＭＯＸ法）によって
得られたものでも、あるいは、各種のラテラル・エピタ
キシー法によって成長させたものを用いればよい。

【００７３】また、多結晶シリコンを用いるのであれ
ば、公知の各種成膜技術によって気相成長させたもの
や、そのようにして得られた多結晶シリコンもしくは非
晶質シリコンにレーザーアニール法、ランプアニール
法、熱アニール法等を施して、より結晶度を高めたもの
を用いればよい。

【００７４】このような薄膜半導体を覆って、ゲイト絶
縁膜２１９およびゲイト電極２０９、ゲイト配線２５
２、２５３が形成される。ゲイト絶縁膜としては、通常
の半導体技術において用いられる製造方法によって得ら
れた酸化珪素膜が好ましい。ゲイト電極・配線２０９、
２５２、２５３は、陽極酸化物によってその表面が被覆
される。したがって、ゲイト電極の材料は、その表面に
陽極酸化物被膜を形成できるものであることが必要であ
る。例えば、アルミニウム、タンタル等を主成分とする
金属材料が好ましい。（図８（Ａ））

【００７５】次に工程を図８（Ｂ）を用いて説明す
る。この工程は公知の不純物ドーピング法を用いておこ
なう。この結果、Ｎ型のソース領域２０１、ドレイン領
域２０２、浮島領域２０３〜２０５が自己整合的に形成
される。さらに、ドーピングによって薄膜半導体中に導
入された不純物は公知の方法によって活性化される。例
えば、熱アニール、レーザーアニール、ランプアニール
等の方法が採用される。（図８（Ｂ））

【００７６】次に工程を図８（Ｃ）を用いて説明す
る。この工程ではゲイト電極・配線の選択的な除去がお
こなわれる。すなわち、本実施例のような陽極酸化技術
によって配線を陽極酸化する場合には、本来、不要な、
あるいは不適切な部分にも配線を形成し、陽極酸化を必
要とする部分にまで電流を供給する必要がある。そし
て、陽極酸化工程が終了した後は、不要な部分に残った
配線は除去される。この工程はドーピングの前でも後で
もよい。しかしながら、本実施例では、ブロック領域を
形成するためのゲイト電極・配線をドーピングマスクと
して使用する関係で、ドーピング工程の後で、除去する
ことが求められる。かくして、ゲイト電極の２０９の一
部とゲイト配線２５３を除去する。（図８（Ｃ））

【００７７】次に工程を図８（Ｄ）を用いて説明す
る。この工程は公知の層間絶縁物成膜技術を用いておこ
ない、この結果、層間絶縁物２５４が形成される。層間
絶縁物の材料としては、通常の半導体技術において用い
られる材料から選択される。例えば、酸化珪素や窒化珪
素等が好ましい。（図８（Ｄ））次に工程を図８（Ｅ）を用いて説明する。この工程は
公知のコンタクトホール形成技術を用いておこない、こ
の結果、ソース領域２０１およびドレイン領域２０２、
さらに、ゲイト配線２５２へのコンタクトホール２５５
〜２５７が形成される。

【００７８】コンタクトホールの形成にあたっては、例
えば、ゲイト配線へのコンタクトホール２５７では、層
間絶縁物２５４と陽極酸化物被膜をエッチングしなけれ
ばならないのに対し、その他のコンタクトホールでは層
間絶縁物２５４とゲイト絶縁膜２１９をエッチングしな
ければならない。したがって、コンタクトホールのエッ
チング工程は、別々におこなってもよい。（図８
（Ｅ））次に工程を図８（Ｆ）を用いて説明する。この工程は
公知の金属被膜成膜技術およびエッチング技術を用いて
おこない、この結果、金属配線２１０、２１２、２５８
が形成される。（図８（Ｆ））

【００７９】以上は、何も特開平６−２９１３１５公報
に記載のＴＦＴについてのみ適用できるわけではなく、
図７（Ｄ）に示すごとき、特開平７−１６９９７４公報
に記載されている側面の陽極酸化技術を用いて、オフセ
ット領域や低濃度不純物領域が形成されたＴＦＴでも同
様に実施できることは明らかであろう。以上の本実施例
によって得られる半導体装置の構造は図３に示されるも
のと同じ概念のものである。

【００８０】〔実施例２〕本実施例を図９を用いて説
明する。本発明のトランジスタの主要な作製工程は下記
の通りである。半導体活性層（薄膜半導体）の形成ドーピングおよびドーピングされた不純物の活性化ゲイト絶縁膜、ゲイト電極・配線の形成ゲイト電極をマスクとした自己整合的ドーピングによ
る低濃度不純物領域の形成層間絶縁物の成膜コンタクトホールの形成および上層の導電性材料（金
属等）を用いた配線の形成

【００８１】まず工程を図９（Ａ）を用いて説明す
る。薄膜半導体３０８は、ＳＩＭＯＸ基板３００上に形
成される。ＳＩＭＯＸ基板とは、単結晶シリコンウェハ
ーの基板近傍の特定の深さのみに酸素イオンを注入する
ことにより、基板表面の近傍に酸化珪素層３６１を形成
し、その上に単結晶シリコン層を残存せしめたものであ
る。したがって、薄膜半導体３０８の形成には、酸化珪
素層３６１上の単結晶シリコン層をエッチングすればよ
い。このようにして得られた薄膜半導体を覆って、ゲイ
ト絶縁膜３１９を形成する。本実施例では、ゲイト絶縁
膜としてプラズマＣＶＤ法によって形成された酸化珪
素、（図９（Ａ））

【００８２】次に工程を図９（Ｂ）を用いて説明す
る。この工程は公知の不純物ドーピング法を用いておこ
なう。ただし、実施例１の場合（ゲイト電極２０９がド
ーピングのマスクも兼ねる）とは異なり、ドーピング用
のマスクが別に必要となる。この結果、Ｎ型のソース領
域３０１、ドレイン領域３０２、浮島領域３０３〜３０
５が自己整合的に形成される。さらに、ドーピングによ
って薄膜半導体中に導入された不純物は公知の方法によ
って活性化される。本実施例では、熱アニール法を採用
する。（図９（Ｂ））

【００８３】かくして、ドーピングされた領域に加えて
ドーピングされていないベース領域３０７が形成され
る。次に工程を図９（Ｃ）を用いて説明する。この工
程では、公知の金属被膜成膜技術とエッチング技術によ
って、ゲイト絶縁膜３１９上にゲイト電極３０９が形成
される。本実施例では、ゲイト電極としてアルミニウム
（０．１〜２％のシリコンを含む）を用いる。（図９
（Ｃ））

【００８４】次に工程を図７（Ｄ）を用いて説明す
る。この工程も公知のドーピング技術を用いておこなわ
れるが、ドーピング不純物の濃度はソース／ドレイン領
域よりも低い。また、このドーピングではゲイト電極３
０９がドーピングのマスクとなる。かくして、低濃度不
純物領域３２３が得られる。ドーピングされた不純物
は、ゲイト電極にダメージを与えないような方法（例え
ば、エキシマーレーザーによるレーザーアニール法等）
によって活性化される。（図９（Ｄ））

【００８５】次に工程を図９（Ｅ）を用いて説明す
る。この工程は公知のエッチング技術によっておこなわ
れ、この工程によってゲイト電極の一部が選択的にエッ
チングされる。その結果、ベース領域であるが、上にゲ
イト電極のないブロック領域３１７が形成される。（図
９（Ｅ））次に工程を図９（Ｆ）を用いて説明する。この工程は
公知の層間絶縁物成膜技術，コンタクトホール形成技
術，金属被膜成膜技術およびエッチング技術を用いてお
こない、この結果、層間絶縁物３５４、金属配線３１
０、３１２が形成される。（図９（Ｆ））

【００８６】〔実施例３〕本実施例を図１０を用いて
説明する。本実施例のトランジスタは、ゲイト電極が薄
膜半導体の上にある、いわゆるトップゲイト型である
が、実施例１，２とは異なりソース電極・配線、ドレイ
ン電極・配線が薄膜半導体の下、すなわち、ゲイト電極
とは逆にある形式（正スタガー型）のものである。本実
施例の半導体装置の主要な作製工程は下記の通りであ
る。ソース電極・配線およびドレイン電極・配線、半導体
活性層（薄膜半導体）の形成ゲイト絶縁膜、ゲイト電極の形成ドーピングおよびドーピングされた不純物の活性化ゲイト電極の選択的な除去

【００８７】まず工程を図１０（Ａ）を用いて説明す
る。ガラス基板４００上にソース電極・配線４１０およ
びドレイン電極・配線４１２を形成する。ソース電極・
配線４１０およびドレイン電極・配線４１２としては、
モリブテンを用いる。その他の比較的、耐熱性の高い金
属（タングステン、クロム、タンタル、ニッケル等）を
用いてもよい。さらに、非晶質のシリコン膜４０８をそ
の上に形成し、レーザーアニール法によって結晶化せし
める。（図１０（Ａ））次に工程に移る。この工程においては、公知の成膜技
術によって酸化珪素のゲイト絶縁膜４１９、アルミニウ
ムのゲイト電極４０９を形成する。（図１０（Ｂ））

【００８８】次に工程に移る。この工程は、公知の不
純物ドーピング法を用いておこなう。この結果、ソース
領域４０１、ドレイン領域４０２、浮島領域４０３、４
０４が自己整合的に形成される。さらに、ドーピングに
よって薄膜半導体中に導入された不純物は、レーザーア
ニールによって活性化される。（図１０（Ｃ））次に工程に移る。この工程では、公知のエッチング技
術によって、ゲイト電極３０９の一部が選択的に除去さ
れる。この結果、ベース領域４０７とブロック領域４１
７が形成される。（図１０（Ｄ））

【００８９】〔実施例４〕本実施例を図１１を用いて
説明する。本実施例のトランジスタは、実施例１〜３と
は異なりゲイト電極の位置が基板側にあるボトムゲイト
型のものである。本実施例の半導体装置の主要な作製工
程は下記の通りである。ゲイト電極・配線、ゲイト絶縁膜、半導体活性層（薄
膜半導体）、層間絶縁物のの形成ドーピングおよびドーピングされた不純物の活性化ソース、ドレイン領域へのコンタクトホールの形成、
上層の導電性材料（金属等）を用いた配線の形成

【００９０】まず工程を図１１（Ａ）を用いて説明す
る。ガラス基板５００上にゲイト電極５０９を形成す
る。ゲイト電極としては、アルミニウム（０．１〜２％
のシリコンを含む）を用いる。図のゲイト電極５０９は
全て同一被膜から得られ、電気的に接続している。耐圧
を高めるために、陽極酸化法によってゲイト電極の上面
と側面に陽極酸化物被膜を形成してもよい。さらに、酸
化珪素のゲイト絶縁膜と、多結晶もしくは非晶質のシリ
コン膜５０８を、その上に形成する。本実施例では、酸
化珪素を減圧ＣＶＤ法により、また、非晶質シリコン膜
をプラズマＣＶＤ法により形成し、これをレーザーアニ
ール法によって結晶化せしめた。さらに、公知の絶縁被
膜成膜技術によって、薄膜半導体５０８を覆って、層間
絶縁物としての酸化珪素被膜５５４が形成される。（図
１１（Ａ））

【００９１】次に工程を説明する。この工程は公知の
ドーピング技術を用いる。すなわち、ドーピングマスク
（図示せず）を形成して、必要な濃度の燐のドーピング
をおこない、ソース領域５０１、ドレイン領域５０２、
浮島領域５０３〜５０６が自己整合的に形成される。さ
らに、ドーピングによって薄膜半導体中に導入された不
純物は、ランプアニールによって活性化される。（図１
１（Ｂ））次に工程を図１２（Ｃ）を用いて説明する。この工程
は公知のコンタクトホール形成技術、金属被膜成膜技術
およびエッチング技術を用いておこなう。層間絶縁物５
５４をエッチングして、ソース領域５０１およびドレイ
ン領域５０２へのコンタクトホールが形成される。さら
に、ソース電極・配線５１０、ドレイン電極・配線５１
２が形成される。（図１１（Ｃ））

【００９２】本実施例のトランジスタを上方より見た図
を図１２に示す。図１２（Ｂ）のＸ−ｘ’に沿った断面
が図１１（Ｃ）に示される。ゲイト電極５０９は、端子
５１１を有し、中央に孔の開いた形状を呈している。
（図１２（Ａ））一方、燐のドーピングされた箇所の様子は図１２（Ｂ）
に示され、ベース領域５０７はブロック領域５１７によ
って分断されるような形状となる。（図１２（Ｂ））

【００９３】〔実施例５〕本実施例を図１３を用いて
説明する。本実施例のトランジスタも、実施例４と同様
ボトムゲイト型のものである。その作製方法は実施例４
と同一であるのでここでは省略する。本実施例と実施例
４の異なる点はゲイト電極の形状、ドーピング箇所等の
回路配置のみである。本実施例のトランジスタを上方よ
り見た図を図１３に示す。ゲイト電極６０９は、端子６
１１を有した板状の形状を呈している。一方、薄膜半導
体６０８はゲイト電極から上下左右ともにはみだすよう
な形状となっている。（図１２（Ａ））

【００９４】次に、燐のドーピングされた箇所の様子を
図１２（Ｂ）に示す。すなわち、薄膜半導体６０８の両
端にソース領域６０１、ドレイン領域６０２が設けら
れ、その内部に浮島領域６０３〜６０６が設けられる。
また、ベース領域も同時に設けられる。本実施例では、
複数のブロック領域がゲイト電極の外周部に形成され
る。すなわち、ブロック領域６１７ａ〜ｄという４つの
ブロック領域が形成される。（図１２（Ｂ））本実施例はボトムゲイト型のものに関したが、トップゲ
イト型のものであっても同様に実施できる。特に、実施
例２に示したように非自己整合的なドーピングをおこな
う方式では有効である。

【００９５】

【発明の効果】上記の説明から明らかなように、本発明
ではブロック領域をベース領域に設けることに特徴を有
する。従来にも本発明のブロック領域に相当するオフセ
ット領域を設けてリーク電流を低減することが提案され
ている。従来のオフセット領域は、ソースとドレインの
間のチャネル領域に対して直列に設けられたものであ
る。しかしながら、このような配置では、選択状態でも
ドレイン電流はオフセット領域を通過しなければならな
いので、オフセット領域の抵抗によって、ドレイン電流
も低下する。すなわち、リーク電流の低減と同時にドレ
イン電流も低減するので、ＯＮ／ＯＦＦ比の改善にはな
らない。

【００９６】本発明も、ソースとドレインの間のベース
領域に対して直列にブロック領域が形成される。そし
て、非選択状態では、リーク電流はベース領域を経由し
て流れるので、ブロック領域によりベース領域の抵抗が
増加する文、リーク電流は低減する。一方、選択状態で
は、ドレイン電流はベース領域と浮島領域を経由して流
れる。ブロック領域は抵抗成分ではあるが、それは、直
列ではなく、並列に挿入された抵抗であるので、ブロッ
ク領域の存在によってドレイン電流が減ることはない。
すなわち、本発明では、ＯＮ／ＯＦＦ比を改善できる。
これは、リーク電流（比選択状態）とドレイン電流（選
択状態）の経路が異なるということと、オフセット領域
（ブロック領域）の組合せによって、新たに得られた効
果である。

【００９７】本発明によって、薄膜半導体装置の非選択
時のリーク電流を低減させることが可能となった。しか
し、選択時のドレイン電流は従来のものと遜色ない程度
であり、結果として、ＯＮ／ＯＦＦ比を向上させること
ができる。本発明の薄膜半導体装置は、特に、ソース領
域−ドレイン領域間のリーク電流が低いことの要求され
る液晶ディスプレーのアクティブマトリクス回路におけ
る画素制御用のトランジスタのようにＯＮ／ＯＦＦ比が
高く、ダイナミックな動きの要求される用途に好まし
い。このように本発明は工業上、有益な発明である。

【図面の簡単な説明】

【図１】本発明の半導体装置の概念図。

【図２】本発明の半導体装置を説明するための図。

【図３】本発明の半導体装置の概念図。

【図４】本発明の半導体装置の動作を説明するための
図。

【図５】本発明の半導体装置の動作を説明するための
図。

【図６】本発明の半導体装置の動作を説明するための
図。

【図７】本発明の半導体装置を説明するための図。

【図８】実施例１の半導体装置の作製工程を示す図。

【図９】実施例２の半導体装置の作製工程を示す図。

【図１０】実施例３の半導体装置の作製工程を示す図。

【図１１】実施例４の半導体装置の作製工程を示す図。

【図１２】実施例４の半導体装置を示す図。

【図１３】実施例５の半導体装置を示す図。

【符号の説明】

１・・・ソース領域２・・・ドレイン領域３〜６・・・浮島領域極７・・・ベース領域８・・・薄膜半導体９・・・ゲイト電極１０・・・ソース配線・電極１１・・・ドレイン配線・電極１２・・・ゲイト配線１３〜１６・・・ホール１７・・・ブロック領域１８・・・ゲイト電極の重ならない部分

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】島状薄膜半導体と、ゲイト絶縁膜と、ゲイ
ト電極とを有する薄膜半導体装置において、前記島状薄膜半導体は、ソース電極・配線の接続された第１の導電型を呈するソ
ース領域と、ドレイン電極・配線の接続された前記第１の導電型を呈
するドレイン領域と、前記ソース領域および前記ドレイン領域の間に存在し、
真性もしくは第１の導電とは逆の導電型を呈するベース
領域と、前記第１の導電型を呈し、前記ソース領域と前記ドレイ
ン領域とは前記ベース領域によって分離された浮島領域
と、を有し、前記島状薄膜半導体の上もしくは下には、前記ゲイト絶
縁膜を介して、前記ゲイト電極が設けられており、前記ベース領域には、前記ゲイト電極と重ならないブロ
ック領域を有し、前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記ベース領域と前記
浮島領域を経由して前記ソース領域から前記ドレイン領
域へ至る最短距離よりも大きく、かつ、前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る経路は必ず前記ブロック領域を通過
することを特徴とする薄膜半導体装置。
【請求項２】島状薄膜半導体と、ゲイト絶縁膜と、ゲイ
ト電極とを有する薄膜半導体装置において、前記島状薄膜半導体は、ソース電極・配線の接続された第１の導電型を呈するソ
ース領域と、ドレイン電極・配線の接続された前記第１の導電型を呈
するドレイン領域と、前記ソース領域から前記ドレイン領域へつながる、真性
もしくは第１の導電型とは逆の導電型を呈するベース領
域と、前記第１の導電型を呈し、前記ベース領域によって前記
ソース領域と前記ドレイン領域から分離された浮島領域
と、を有し、前記島状薄膜半導体の上もしくは下には、前記ゲイト絶
縁膜を介して、前記ゲイト電極が設けられており、前記ベース領域には、前記ゲイト電極と重ならないブロ
ック領域を有し、前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る経路は必ず前記ブロック領域を通過
することを特徴とする薄膜半導体装置。
【請求項３】島状薄膜半導体と、ゲイト絶縁膜と、ゲイ
ト電極とを有する薄膜半導体装置において、前記島状薄膜半導体は、ソース電極・配線の接続された第１の導電型を呈するソ
ース領域と、ドレイン電極・配線の接続された第１の導電型を呈する
ドレイン領域と、真性もしくは第１の導電型とは逆の導電型を呈する唯一
のベース領域と、前記第１の導電型を呈し、前記ベース領域によって前記
ソース領域と前記ドレイン領域から分離された浮島領域
と、を有し、前記島状薄膜半導体の上もしくは下には、前記ゲイト絶
縁膜を介して、前記ゲイト電極が設けられており、前記ベース領域には、前記ゲイト電極と重ならないブロ
ック領域を有し、前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る経路は必ず前記ブロック領域を通過
することを特徴とする薄膜半導体装置。
【請求項４】島状薄膜半導体と、ゲイト絶縁膜と、ゲイ
ト電極とを有する薄膜半導体装置において、前記島状薄膜半導体は、ソース電極・配線の接続された第１の導電型を呈するソ
ース領域と、ドレイン電極・配線の接続された前記第１の導電型を呈
するドレイン領域と、前記ソース領域からドレイン領域へつながる、真性もし
くは前記第１の導電型とは逆の導電型を呈するベース領
域と、前記第１の導電型を呈し、前記ソース領域と前記ドレイ
ン領域とは前記ベース領域によって分離された浮島領域
と、のみからなり、前記島状薄膜半導体の上もしくは下には、前記ゲイト絶
縁膜を介して、前記ゲイト電極が設けられており、前記ベース領域には、前記ゲイト電極と重ならないブロ
ック領域を有し、前記ベース領域の面積をベース領域のみを経由して前記
ソース領域から前記ドレイン領域へ至る最短経路長によ
り除した値が、前記島状薄膜半導体の前記ソース領域と
前記ドレイン領域以外の面積を前記ソース領域から前記
ドレイン領域へ至る最短経路長により除した値よりも小
さく、かつ、前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る経路は必ず前記ブロック領域を通過
することを特徴とする薄膜半導体装置。
【請求項５】島状薄膜半導体と、ゲイト絶縁膜と、ゲイ
ト電極とを有する薄膜半導体装置において、前記島状薄膜半導体は、ソース電極・配線の接続された第１の導電型を呈するソ
ース領域と、ドレイン電極・配線の接続された前記第１の導電型を呈
するドレイン領域と、真性もしくは前記第１の導電型とは逆の導電型を呈する
唯一のベース領域と、第１の導電型を呈し、前記ベース領域によって前記ソー
ス領域と前記ドレイン領域から分離された浮島領域と、
を有し、前記島状薄膜半導体の上もしくは下には、前記ゲイト絶
縁膜を介して、前記ゲイト電極が設けられており、前記ベース領域には、前記ゲイト電極と重ならないブロ
ック領域を有し、前記ブロック領域は、前記ベース領域を分断するように
設けられていることを特徴とする薄膜半導体装置。
【請求項６】前記ベース領域上を前記ソース領域から前
記ドレイン領域へ至る経路の平均幅が、前記島状薄膜半
導体上を前記ソース領域から前記ドレイン領域へ至る経
路の平均幅よりも小さいことを特徴とする請求項２に記
載の薄膜半導体装置。
【請求項７】前記浮島領域は、前記第１の導電型を呈せ
しめる不純物を拡散させることによって形成されたこと
特徴とする請求項１乃至請求項５のいずれか１項に記載
の薄膜半導体装置。
【請求項８】前記島状薄膜半導体は、第１の主面と第２
の主面を有し、前記浮島領域は、第１の主面に含まれる
面と第２の主面に含まれる面の双方を有していることを
特徴とする請求項１乃至請求項５のいずれか１項に記載
の薄膜半導体装置。
【請求項９】前記ベース領域は、前記ブロック領域以外
の部分が前記ゲイト電極の前記島状薄膜半導体上もしく
は下の部分の形状と、実質的に同じであることを特徴と
する請求項１乃至５のいずれか１項に記載の薄膜半導体
装置。
【請求項１０】前記浮島領域は、複数形成されることを
特徴とする請求項１乃至５のいずれか１項に記載の薄膜
半導体装置。
【請求項１１】前記浮島領域と前記ベース領域の境界部
に、前記浮島領域よりも低濃度の前記第１の導電型の不
純物を有する領域が設けられたことを特徴とする請求項
１乃至５のいずれか１項に記載の薄膜半導体装置。