KR100318543B1 - 반도체장치 - Google Patents
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Abstract
본 발명의 반도체장치는 반도체기판상에 복수의 M0S 트랜지스터의 셀을 복수개 갖는 것으로서, 셀이 체크무늬형태로 연속하여 배치함으로써, 종형 MOSFET에 있어서, 베이스농도를 하강시켜 저VT및 저온저항화를 가능하게 한다.
Description
본 발명은 반도체장치에 관한 것으로서, 보다 상세하게는, 드레인·소오스간의 온(ON)저항(이하 온저항으로 기재)을 저감시키는 종형MOSFET의 구조에 관한 것이다.
종형 MOSFET는, 도 3에 도시된 바와 같이, N형 반도체기판(1)상에 게이트의
실리콘산화막(2)을 20∼200nm성장시키고, 게이트전극으로서 다결정실리콘층(3)(이하, 게이트폴리실리콘전극으로 기재)을 CVD 법에 의해 300∼600nm성장시키며, 인을확산시킨 다음, 포토리소그래피기술을 사용하여 소정의 영역을 남겨서 게이트폴리실리콘전극(3)을 에칭하고, 이온주입에 의해 P 베이스영역(4) 및 N+소오스영역(5)을 형성하며, 다음에, 층간막(6)을 300∼1500nm로 성장시키고 콘택홀을 형성한 다음, 그 위에 1∼3㎛의 알루미늄전극(7)을 형성하고, 이면드레인전극(8)을 형성하는 구성을 갖는다.
도 4a는 가장 기본적인 종래의 종형 MOSFET의 제 1 예를 나타내는 평면도이다. 도 4b는 도 4a의 A-A' 선을 따른 단면도이다.
도 5a는 도 3을 응용한 종래의 종형MOSFET의 제 2 예를 나타내는 평면도이다. 도 5b는 도 5a의 A-A' 선을 따른 단면도이다.
도 6a는 도 3을 응용한 종래의 종형MOSFET의 제 3 예를 나타내는 평면도이다. 도 6b는 도 6a의 A-A′선을 따른 단면도이고, 도 6c는 도 6a의 B-B' 선을 따른 단면도이다.
이들 종형 MOSFET의 제조방법은 상술한 바와 기본적으로 동일하다.
종형 MOSFET 디바이스에서의 중요한 특성으로서, 온저항, 문턱치전압 (이하,VT로 기재), 드레인·소스간의 내압(이하, 내압으로 기재)이 있다.
이 온저항은 수학식 1로 나타낼 수 있다.
채널저항/온저항의 비율은, 드레인·소스간내압에 의해 도 8에 나타낸 바와같이 변화하기 때문에, 채널저항이 지배적인 저내압에 있어서, 채널저항을 작게 하는 것이 중요하다.
채널저항(Rch)은 수학식 2에 나타낸 바와 같이, 채널폭(W)에 반비례한다. 또한, 채널저항은 문턱치전압(VT)이 낮을수록 저하하는 것을 알 수 있다.
여기서 W는 채널폭, L은 채널길이, C0는 게이트산화막용량, μ은 이동도, VGS는 게이트·소스간전압, VT문턱치전압, a, b는 정수를 나타낸다.
또한, VT는 수학식 3에 의해 채널농도(NA)가 낮을 수록 낮아지는 것을 알 수있다. 여기에서, VFB는 플랫밴드전압,은 정전포텐셜, Fp는 정공의 유속, Ks는 실리콘의 유전율, ε0는 진공의 유전율, q은 전자의 전하량, NA는 억셉터 또는 도우너농도(채널부분의 농도), c는 정수를 나타낸다.
이상에서 베이스확산층농도이외를 완전히 동일설계, 동일확산조건으로 종형MOSFET를 제조하는 경우, 베이스확산층농도가 낮은 경우는 저VT, 저온저항으로 되고, 베이스확산층농도가 높은 경우는 고VT, 고온저항으로 된다. 단지, 베이스농도가 극히 낮은 경우, 펀치쓰루에 의한 내압저하를 일으킬 가능성이 있다. 이것은 베이스영역의 공핍층이 확장되기 쉬워지며 드레인-소오스간의 내압이 유지될 수 없기 때문이다.(편치쓰루에의한 내압저하) 따라서, 베이스농도는 내압저하를 일으키지 않는 농도로 결정할 필요가 있다.
상술한 설명에 의해, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 내지 도 6c에나타내는 제 1, 2 및 3 종래예에 관해서의 특징을 표 1에 나타낸다. 이 비교는 도9a 내지 도 9d에 도시된 것과 같은 동등의 디자인룰로 설계되어 있는 것으로서 비교하고 있다.
[표 1]
도 9a 내지 도 9d에서, 부호 3은 게이트폴리실리콘전극, 부호 9는 베이스확산영역경계, 부호 10은 콘택, 부호 1l은 채널폭(계산상), 부호 14는 채널영역이다.
여기에서, 제 1 종래예를 나타내는 도 9a에 있어서, 폴리실리콘개구부(A)는한변이 6㎛이고, 폴리실리콘폭(B)는 편측이 3㎛이며, 콘택개구부(C)는 4㎛이다. 제 2 종래예를 나타내는 도 9b에 있어서, 폴리실리콘개구부(A)는 직경이 6㎛이고, 콘택개구부(B)는 4㎛이며, 다른 셀까지의 거리는, 최소폴리실리콘폭이 6㎛가 되도록 천조배치하였다고 상정하고있다. 제 3 종래예를 나타내는 도 9c에 있어서, 폴리 실리콘개구부(A)는 한변이 6㎛이고 , 폴리실리콘홈폭(B)는 3㎛이며, 콘택 개구부(C)는 4㎛이고, 콘택최소치수(D)는 1.5㎛이다.
또한, 베이스확산층(4)은 게이트폴리실리콘전극(3)을 마스크로 하여 형성하기 때문에, 채널폭은 게이트폴리실리콘전극(3)의 제외부분의 주위길이로 대략 근사 할 수 있는 것으로 하고 있다. 실제로는 게이트폴리실리콘전극(3)의 개구부로부터 불순물 주입을 행하고 있으며, 고온의 삽입에 의해서 불순물은 게이트확산층경계선(9)까지 횡으로 확산되고 게이트폴리실리콘전극(3)의 아래에 채널(14)을 형성하고 있다. 표 1의 제 l 종래예의 사각셀의 격자상배열은, 셀밀도가 작기 때문에, 전체적으로 채널폭이 짧아져서 온저항에 불리하다. 또한, 도 10에 도시된 바와 같이, 셀의 각부(12)의 베이스확산층농도가 낮아지기 때문에 소오스-드레인간 내압의 저하(펀치쓰루)를 일으키기 쉽다.
내압을 유지하기 위해서는 베이스농도를 높게 할 필요가 있고, VT를 하강시키기 어려운 문제점이 있다. VT가 높으면 온저항도 높아지게 된다.
표 1의 제 2 종래예의 원형셀의 천조배열은, 집적밀도에 있어서는 제 1 종래예보다 높지만, 한개의 셀의 주위길이가 작기때문에 전체적인 채널폭은 동등하다. 제 2 종래예의 장점으로는, 셀이 원형이기 때문에 채널을 균일하게 형성하기 쉽고, 베이스농도를 낮게 하더라도 펀치쓰루에 의한 내압저하가 발생하기 어렵다. 그 때문에 고내압화 또는 저VT, 저온저항화에 유리하다.
표 1의 제 3 종래예에서는, 셀밀도는 제 1 종래예와 동등하지만, 다른 종래 예와 비교하여 채널폭이 길고, 저온저항화에 유리하다. 단지, 제 1 종래예에서와 같이, 셀의 각부의 베이스농도가 불균일하게 되고 펀치쓰루에 의한 내압저하를 일으키기 쉽기 때문에, 베이스농도를 높게 할 필요가 있다. 또한, 종형 MOSFET에는 도 7a 및 도 7b에 도시된 바와 같이, 소오스확산층(5), 베이스확산층(4), 실리콘기판(1)(드레인영역)에 기생트랜지스터구조를 가지고 있지만, 통상적으로는 이를 동작시키지 않기 때문에 베이스확산층(4)과 소오스전극(7)을 단락한다. 게이트폴리실리콘전극(3)을 가늘고 길게 형성하고 있는 영역은 베이스확산층(4)과 소오스전극(7)을 단락하는 영역을 가지지 않기 때문에, 기생트랜지스터가 동작되기 쉽다고 사료된다. 이것은 L 부하내량이 약한 것을 의미한다.
이상에서, 종래의 셀배치는 각각 장점과 단점이 있어, 필요에 따라 디바이스설계을 할 필요가 있었다.
도 1a는 본 발명에 따른 반도체장치의 반도체기판상의 복수개의 MOS트랜지스터셀 배치의 제 1 실시예를 나타내는 평면도이다.
도 1b는 도 1a의 A-A'선을 따른 단면도이다.
도 1c는 도 1a의 B-B'선을 따른 단면도이다.
도 2는 본 발명에 따른 반도체장치의 제 2 실시예를 나타내는 단면도이다.
도 3은 종형MOSFET의 기본적인 구조를 순서대로 나타내는 도면이다.
도 4a는 제 1 종래 셀배치예를 나타내는 평면도이다.
도 4b는 도 4a의 A-A'선을 따른 단면도이다.
도 5a는 제 2 종래 셀배치예를 나타내는 평면도이다.
도 5b는 도 5a의 A-A'선을 따른 단면도이다.
도 6a는 제 3 종래 셀배치예를 나타내는 평면도이다.
도 6b는 도 6a의 A-A'선을 따른 단면도이다.
도 6c는 도 6a의 B-B'선을 따른 단면도이다.
도 7a는 도 6b의 중앙부부근의 부분단면도이다.
도 7b는 도 6c의 중앙부부근의 부분단면도이다.
도 8은 채널저항의 내압의존성을 나타내는 그래프이다.
도 9a 내지 도 9d는 종래예와 실시예의 셀배치의 설계예를 나타내는 평면도이다.
도 10은 사각셀의 각부의 농도불균일을 설명하는 도면이다.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 실리콘산화막
3 : 게이트폴리실리콘전극 4 : 베이스확산층
5 : 소오스확산층 6 : 층간막
7 : 알루미늄전극(소오스전극) 8 : 드레인전극
9 : 베이스확산층경계선 10 : 콘택
11 : 채널폭(계산상) 12 : 셀 각부
13 : 금속막 14 : 채널영역
본 발명에 관한 반도체장치는, 반도체기판상에 복수개의 트랜지스터셀을 복수개 갖는 반도체장치에 있어서, 셀배치가 체크무늬형태로 연속하여 배치되는 것을 특징으로 한다.
이 M0S 트랜지스터는, 종형전계효과M0S 트랜지스터인 것이 바람직하다. 또한, M0S 트랜지스터의 체크무늬형태로 배치되어 있는 베이스확산층의 네 구석이 이어져 연속하여 형성되어 있는 것이 바람직하다.
또한, 본 발명에 관한 반도체장치는, 체크무늬배치의 게이트폴리실리콘전극의 연결부분이 가는 영역에 고도우즈량이온주입을 행하고 있는 것을 특징으로 한다.
더욱이, 본 발명에 관한 반도체장치는 게이트폴리실리콘전극 바로위에서 게이트전극과 소오스전극간의 층간막의 아래에 금속막을 형성하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 상세히 설명하지만, 본 발명은 여기에 한정되지 않는다.
도 1a는 본 발명에 따른 반도체장치의 반도체기판상의 복수개의 MOS트랜지스터셀 배치의 제 l 실시예를 나타내는 평면도이고, 도 1b는 도 1a의 A-A'선을 따른단면도이며, 도 1c는 도 1a의 B-B'선을 따른 단면도이다.
제 l 실시예의 설계치는 도 9d를 적용한 것이다. 도 9d에 있어서, 폴리실리콘개구부(A)는 한 변이 6㎛이고, 폴리실리콘잔여폭(B)은 1.5㎛이며, 콘택개구부(C)는 4㎛이다. 또한, 폴리실리콘을 가늘게 남기는 부분은, 채널로서 작용하지 않도록 상정하여 산출하고있다. 제 1 실시예에 있어서, 제조순서는 도 3에 나타내는 종래예와 동일하지만, 도 la에 나타낸 바와 같이, 셀배치를 체크무늬형상으로 배치하고 있다. 이것에 의해서 셀밀도가 높게되고, 표 1에 나타낸 바와 같이, 전체적인 채널폭을 제 1 종래예에 비교하여 약 30%로 늘릴 수 있다.
표 1에 의하면, 제 1 실시예의 채널폭은 제 1 종래예, 제 2 종래예보다 길다. 제 3 종래예와 비교한 경우는 채널폭은 동등하지만, 기생트랜지스터가 온되기때문에 L 부하내량에 대해 유리하다.
또한, 제 1 실시예에 있어서는, 베이스농도가 불균일하게 되기 쉬운 셀각부의 베이스확산층(4)을 대각선상의 셀의 베이스확산층과 연결하는 채널로서 사용하지 않기 때문에, 베이스확산층(4)이 균일하게 형성된 부분만을 채널로서 사용할 수있다. 이것은 제 2 종래예와 같이 채널이 균일하게 형성되어 있으면, 베이스확산층 농도를 하강시키는 것이 용이해지고, 더욱이, 저VT, 저온저항에 유리하기 때문이다.
도 2는 본 발명의 반도체장치의 제 2 실시예에 있어서, 그 단면도이다. 스위칭속도를 향상시키기 위해서는, 특히 게이트폴리실리콘전극(3)의 저항을 하강시켜 게이트저항(RG)을 하강시키는 것이 바람직하다. 그 방법으로서, 도 2에 나타낸바와 같이, 게이트폴리실리콘전극(3)상에, 예컨대 텅스텐등의 금속막(13)을 형성하여, 게이트저항(RG)을 저감한다. 제조방법으로서는 도 3에 나타내는 제조순서의 B로 표시한 부분에, 텅스텐스퍼터, 텅스텐의 패터닝을 행하는 포토리소그래피공정, 텅스텐에칭공정을 추가한다.
또한, 본 발명에 따른 반도체장치의 제 3 실시예로서, 이것도 스위칭속도를 향상시키기 위해서, 도 3에 나타내는 제조순서의 A로 표시한 부분에, 포토리소그래피기술을 이용하여, 특히 RG가 높아지는 게이트폴리실리콘전극이 가늘게 되는 부분에만 인, 또한 보론등의 불순물을 1×1016㎝-2정도나, 그 이상의 고도우즈량 불순물 주입을 행하는 공정을 추가하여 게이트 저항(RG)을 저감한다. 종래에는, 도 3에 나타내는 제조순서의 A에 나타낸 바와 같이, 게이트저항(RG)을 하강시키기 위해서, 폴 리실리콘전체면에 1×1O19∼ 1×1O20㎝-3정도의 고농도로 인을 확산시키지만, 확산프로세스상, 게이트폴리실리콘전극(3)에 불순물확산을 행하고 싶지 않은 경우에는, 본 실시예의 수단을 사용한다. 이온주입되는 게이트폴리실리콘전극이 가늘게 되는부분은, 채널로서 작용하지 않기 때문에, VT등의 특성에 영향를 주지않고 스위칭을향상시킬 수 있다. 상기의 제 1 내지 제 3 실시예를 전체적으로 병용하는 것이 가능하다. 상술한 내용은 N 채널형, P 채널형의 어느 쪽에도 적용가능하다. 또한, 상술한 설명에서, 알루미늄전극으로 기재된 부분은 알루미늄이외의 금속(가령, 금등)도 가능하다.
상술한 바와 같이, 본 발명의 반도체장치는 셀을 체크무늬형태로 배열함으로써 셀밀도를 상승시켜, 채널저항을 작게 하는 것에 의해, 온저항을 저감할 수 있다. 또한, 대각하여 인접하는 셀끼리 베이스확산층의 네 구석을 오버랩시키는 것으로써, 셀각부의 베이스농도가 불균일한 곳을 채널로서 사용하지 않도록 할 수 있기 때문에, 채널농도가 균일한 곳만을 채널로서 사용할 수 있다. 따라서, 베이스농도를 낮게 할 수가 있어, 저VT, 저온저항을 실현할 수 있다.
Claims (4)
- 반도체기판상에 복수개의 MOS 트랜지스터의 셀을 복수개 갖는 반도체장치에 있어서, MOS트랜지스터의 셀이 체크무늬형태로 배치되어 있는 베이스확산층의 네 구석이 이어져서, 연속하여 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 MOS 트랜지스터는 종형전계효과 MOS 트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서, 체크무늬형태배치의 게이트폴리실리콘전극의 이음매가 가는 영역에 고도우즈량이온주입을 행하는 것을 특징으로 하는 반도체장치.
- 제 2 항 또는 제 4 항에 있어서, 게이트폴리실리콘전극 바로위에서, 게이트전극과 소오스전극간의 층간막의 아래에 금속막을 형성하는 것을 특징으로 하는 반도체장치.
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