JPS6012742A - 半導体装置 - Google Patents

半導体装置

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JPS6012742A
JPS6012742A JP11953383A JP11953383A JPS6012742A JP S6012742 A JPS6012742 A JP S6012742A JP 11953383 A JP11953383 A JP 11953383A JP 11953383 A JP11953383 A JP 11953383A JP S6012742 A JPS6012742 A JP S6012742A
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JP
Japan
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wiring material
gate
electrode wiring
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transistor
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JP11953383A
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English (en)
Inventor
Shigeru Tanaka
茂 田中
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS6012742A publication Critical patent/JPS6012742A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＭＯＳＦＥＴ等のゲート制御型トランジスタな
出力バッフγに用いる半導体装置に関する。
〔発明の技術的背景〕
半導体集積回路装置においては、外部負荷な駆動する出
力バッファ用として、あるいは内部のクロック等を駆動
するために、ドライブ能力の高い幅の大きなゲート制御
型トランジスタが必要とされる。そして、従来からこの
様な幅の大きなトランジスタを半導体集積回路において
実現するために、様々な素子のパターンが採用されてい
る。
第１図および第２図を参照して従来装置を説明する。第
１図は従来装置の一構成例を示し、第７図（、）はゲー
ト制御型トランジスタのパターンの概要を示す平面図、
第１図（ｂ）は（、）のＡ、−Ａ、線断面図である。半
導体基板／上に設けられた素子領域コ忙はソース領域３
とドレイン領域弘が交互に形成され、これらは絶縁膜３
を介して設けられたポリシリコン等のゲート電極配線材
基によって分割されている。また、ソース領域３および
ドレイン領域ダはそれぞれコンタクトホールクを介して
アルミチウム等のソース電極配線利Ｓおよびドレイン電
極配線材９により電気的に接続される。なお、第１図に
示す構成例では、ゲート電極配線材６はソース電極配線
材Ｓおよびドレイン電極配線材９と並行忙設けられ、そ
の間隔（ゲートメタルピッ＋）は等しい。このゲートメ
タルピッチを１とすると ａ＝（ゲート電極配線材〜コンタクトホール余裕）×λ
＋（最小コンタクトホール幅） となる。
第一図は従来装置の他の構成例のゲート制御型トランジ
スタのパターンの概要の平面図で、第１図と同一要素は
同一符号で示す。ゲート電極配線材６はリース電極配線
材Ｓおよびドレイン電極配線材？から一定の距離だけ離
して設けなければならないが、それらはコンタクトホー
ルクの付近で面積が広がってしまう。そこで、図示の如
くゲート電極配線材６を蛇行させ、ゲート電極配線材６
をコンタクトホール７から遠ざけるようにする。
このようにすると、ゲートメタルピッチは＆＝（ａｌ＋
ＩＬｔ）／コ となる。従って、単位面積あたりのゲート幅（ゲート長
）を第１図に示すパターンより大きくすることができる
。
〔背景技術の問題点〕
近年、ＬＳＩの集積度は飛躍的に増大しており、それに
伴って、半導体集積回路装置において比較的大きな面積
を占める出力バッファを小型化することが重要な課題に
なりてきている。なぜならば、出力バッファの面積を小
さくすることは、チップの面積を小さくすることに直接
につながるからである。
ところで、トランジスタの単位面積あたりのゲート幅（
ゲート長）を大きくすることは、トランジスタの面積を
小さくすること、すなわち半導体装置において出カバソ
ファの占める面積を小さくすることにつながる。このた
め、単位面積あたりのゲート幅を大きくするパターンの
開発がめられている。
〔発明の目的〕
本発明は上記の点に鑑みてなされたもので、出力バッフ
ァ等に用いられるゲート制御型トランジスタの単位面積
あたりのゲート長を長くすることにより、出力バッファ
用のトランジスタの占める面積を小さくした半導体装置
を提供することを目的とする。
〔発明の概要〕
上記の目的を実現するため本発明は、基板上に形成され
たＭＯＳＦＥＴ等のゲート制御型トランジスタの素子領
域を網目状のゲート電極配線材で複数のソース、ドレイ
ン領域に分割し、これらソース、ドレイン領域をそれぞ
れソース、ドレイン電極配線材で電気的に接続した半導
体装置を提供するものである。
〔発明の実施例〕
第３図乃至第３図を参照して本発明のいくつかの実施例
を説明する。第３図は一実施例のパターンの概要を示す
平面図で、第１図および第２図と同一の要素は同一の符
号で示しである。ポリシリコン等のゲート電極配線材６
を四角の格子状にし、ソース領域３とドレイン領域ｌと
が市松模様となるように素子領域−を分割する。このよ
うにすると、ゲート電極配線材基の下の部分は大部分が
活性なトランジスタ領域となるため、単位面積あたりの
ゲート長は著しく増大する。
例えば、第１図に示す従来のパターンにおいては、素子
領域コの大きさを（縦方向の長さ）×（横方向の長さ）
＝、ＡＸＢとし、最小ゲートメタルピッチを８とすると
、最大ゲートメタル長りはＬ　＝　Ａ　ｘ　（Ｂ／ａ　
）　＝　Ａ　Ｂ／ａとなる。これに対し、第３図に示す
本発明のパターンにおいては、ゲートメタルピッチａが
同一とすると ＡＸ　（Ｂ／ａ）＋Ｂｘ　（Ａ／ａ）＝コＡＢ／ａとな
り、第１図のパターンの約−倍の効率が得られる。
第を図は第３図のパターンをより詳細に示す平面図で、
第１図乃至第７図と同一要素は同一符号で示しである。
四角形のコンタクトホール７の位置で尖ったソース電極
配線材８およびドレイン電極配線材Ｓの角を加工し、尖
りをなくす（図中の矢印１で示す位置）。このようにす
ると、ゲートメタルピッチａをより小さくできるので、
単位面積あたりのゲート長を更に増大させることができ
る。
第５図は本発明の他の実施例のパターンの概要を示す平
面図で、第１図乃至第７図と同一の要素は同一の符号で
示しである。ゲート電極配線材６を三角格子の網目状に
し、互いに隣接して交互にソース領域３とドレイン領域
りが配置されるようＫする。そして、それらをコンタク
トホール７を介してソース電極配線材ｔおよびドレイン
電極配線材９により電気的に接続する。このようにする
と、第３図の実施例と同様に、単位面積あたりのゲート
長は著しく増大する。
なお、第３図および第３図に示すパターンを用いたとき
のトランジスタの素子領域コの面積および実効ゲート幅
は、下記に示す表のようになる。
但し、ａは最小ゲートメタルピッチ、ｋ、ｍはそれぞれ
縦方向および横方向のゲート電極配線材乙の本数である
。
〔発明の効果〕
上記の如く本発明によれば、基板上に形成された出力バ
ッファ用のゲート制御型トランジスタの素子領域を、三
角、四角等の格子からなる網目状のゲート電極配線材で
複数のソース、ドレイン領域に分割し、これらをそれぞ
れソース電極配線材およびドレイン電極配線材で電気的
に接続したので、ゲート制御型トランジスタの単位面積
あたりの有効ゲート長を長くした半導体装置を提供する
ことができる。これにより、ドライブ能力の大きなトラ
ンジスタを半導体集積回路装置の小さな領域に収めるこ
とができ、装置の小型化が図れ、またコストの低減など
も実現できる。
【図面の簡単な説明】
第１図は従来装置の一構成例のパターンの概要の平面図
および一部の断面図、第２図は従来装置の他の構成例の
パターンの概要の平面図、ｇ、７図は本発明の一実施例
のパターンの概要の平面図、第７図は第３図の実施例の
パターンの一部の詳細な平面図、第５図は本発明の他の
実施例のパターンの概要の平面図である。 ｌ・・・半導体基板、コ・・・素子領域、３・・・ソー
ス領域、グ・・・ドレイン領域、Ｓ・・・絶縁膜、６・
・・ゲート電極配線材、？・・・コンタクトホール、ざ
・・・ソース電極配線材、デ・・・ドレイン電極配線材
。 出願人代理人　猪　股　清 １９０ 第１図（α） 第２図

Claims (1)

    【特許請求の範囲】
  1. 基板上に形成されたゲート制御型トランジスタの素子領
    域と、この素子領域を複数のソース領域およびドレイン
    領域に分割する網目状のゲート電極用配線材と、互いに
    隣接して交互に配置された複数の前記ソース領域および
    ドレイン領域をおのおの電気的に接続するソース電極用
    配線材およびドレイン電極用配線材とを備える半導体装
    置。
JP11953383A 1983-07-01 1983-07-01 半導体装置 Pending JPS6012742A (ja)

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