JPH03151652A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03151652A JPH03151652A JP29064689A JP29064689A JPH03151652A JP H03151652 A JPH03151652 A JP H03151652A JP 29064689 A JP29064689 A JP 29064689A JP 29064689 A JP29064689 A JP 29064689A JP H03151652 A JPH03151652 A JP H03151652A
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- macrocell
- wiring
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- macro cell
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 30
- 229910052782 aluminium Inorganic materials 0.000 claims description 30
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スタンダードセル方式、あるいはビルディ
ングブロック方式で設計された半導体集積回路装置に関
するものである。
ングブロック方式で設計された半導体集積回路装置に関
するものである。
一般に、スタンダードセル方式とは、ある回路機能をも
ったセルのライブラリを用いて、自動配置、配線を行な
うことにより集積回路装置を得ようとする方式であり、
ビルディングブロック方式とはスタンダードセル方式の
ようにセル面積の制約がなく、かつスタンダードセル方
式のセルよりも高水準の回路機能をもったポリセルを用
いて回路を自動生成しようとする方式である。
ったセルのライブラリを用いて、自動配置、配線を行な
うことにより集積回路装置を得ようとする方式であり、
ビルディングブロック方式とはスタンダードセル方式の
ようにセル面積の制約がなく、かつスタンダードセル方
式のセルよりも高水準の回路機能をもったポリセルを用
いて回路を自動生成しようとする方式である。
第６図は従来のマクロセルの構成図、第７図は従来のマ
クロセルを用いた場合のチップの構成図であり、図中、
１は上述のポリセルに相当するマクロセル、２は下側か
らポリシリコン、第１層アルミ、第２層アルミの順で構
成されるマクロセル内の領域、４はチップ全体、５は配
線である。
クロセルを用いた場合のチップの構成図であり、図中、
１は上述のポリセルに相当するマクロセル、２は下側か
らポリシリコン、第１層アルミ、第２層アルミの順で構
成されるマクロセル内の領域、４はチップ全体、５は配
線である。
次にその配線方法について説明する。
マクロセル内の配線はポリシリコン、第１層アルミ、第
２層アルミで構成されている。このマクロセル１を用い
てＬＳＩチップ４を作成する場合、チップの構成要素で
ある各セルのセル間配線５は第１層アルミあるいは第２
層アルミを使用するので、マクロセル１を回避して配線
を行なうようにしていた。
２層アルミで構成されている。このマクロセル１を用い
てＬＳＩチップ４を作成する場合、チップの構成要素で
ある各セルのセル間配線５は第１層アルミあるいは第２
層アルミを使用するので、マクロセル１を回避して配線
を行なうようにしていた。
従来の半導体集積回路装置は以上のように構成されてい
るので、ＬＳＩチップ４を作成する場合にマクロセル１
を回避して配線しなければならず、配線長が長くなると
いう問題点があった。
るので、ＬＳＩチップ４を作成する場合にマクロセル１
を回避して配線しなければならず、配線長が長くなると
いう問題点があった。
この発明は上記のような従来の問題点を解消するために
なされたもので、マクロセルを用いてＬＳＩチップを作
成する場合に、配線長の短いＬＳＩチップを実現できる
半導体集積回路装置を得ることを目的とする。
なされたもので、マクロセルを用いてＬＳＩチップを作
成する場合に、配線長の短いＬＳＩチップを実現できる
半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、人手設計により
、あるいはモジュールジェネレータにより作成するマク
ロセル上を垂直あるいは水平に貫く一部の領域あるいは
全部の領域を、ポリシリコンと第１層アルミのみで形成
し、これを配線領域として使用可能な構造としたもので
ある。
、あるいはモジュールジェネレータにより作成するマク
ロセル上を垂直あるいは水平に貫く一部の領域あるいは
全部の領域を、ポリシリコンと第１層アルミのみで形成
し、これを配線領域として使用可能な構造としたもので
ある。
この発明における半導体集積回路装置は、人手設計によ
り、あるいはモジュールジェネレータにより作成するマ
クロセルの一部あるいは全部の領域を、ポリシリコンと
第１層アルミのみで形成するから、このマクロセルを用
いてＬＳＩチップを作成する場合、前記マクロセル内の
ポリシリコンと第１層アルミのみで形成される領域を配
線領域として使用することが可能となる。
り、あるいはモジュールジェネレータにより作成するマ
クロセルの一部あるいは全部の領域を、ポリシリコンと
第１層アルミのみで形成するから、このマクロセルを用
いてＬＳＩチップを作成する場合、前記マクロセル内の
ポリシリコンと第１層アルミのみで形成される領域を配
線領域として使用することが可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置を
示し、図において、１はマクロセル、２は下側からポリ
シリコン、第１層アルミ、第２層アルミの順に構成され
るマクロセル内の領域、３はポリシリコン、第１層アル
ミのみで構成されるマクロセル内の領域である。
示し、図において、１はマクロセル、２は下側からポリ
シリコン、第１層アルミ、第２層アルミの順に構成され
るマクロセル内の領域、３はポリシリコン、第１層アル
ミのみで構成されるマクロセル内の領域である。
第２図は上記本発明のマクロセルを用いてＬＳＩチップ
を作成した場合のチップ構成図で、４はチップ全体、５
は配線である。
を作成した場合のチップ構成図で、４はチップ全体、５
は配線である。
次にその作用効果について説明する。
マクロセル１を人手設計あるいはモジュールジェネレー
タにより作成する場合、ポリシリコン。
タにより作成する場合、ポリシリコン。
第１層アルミのみで形成される領域３をマクロセル１の
右側から左側にいたる水平方向に設ける。
右側から左側にいたる水平方向に設ける。
マクロセル１において、上記領域３以外の部分２はポリ
シリコン、第１層アルミ、第２層アルミで形成される。
シリコン、第１層アルミ、第２層アルミで形成される。
第２図は上記マクロセル１を用いてＬＳＩチップを構成
した状態を示し、図中、マクロセル１内の領域３は第２
層アルミを使用していないので、セル間配線５を、第２
層アルミを用いてマクロセル１上の領域に配線すること
ができる。
した状態を示し、図中、マクロセル１内の領域３は第２
層アルミを使用していないので、セル間配線５を、第２
層アルミを用いてマクロセル１上の領域に配線すること
ができる。
従ってこの領域を用いることにより、マ・クロセル１を
回避することなく配線を行なうことができ、これにより
配線長の短いＬＳＩを実現することができる。
回避することなく配線を行なうことができ、これにより
配線長の短いＬＳＩを実現することができる。
なお、上記実施例ではマクロセル内のポリシリコン、第
１層アルミのみで形成する領域をマクロセルに対して水
平方向の構成としたが、第３図に示すようにマクロセル
に対して垂直方向の構成としてもよく、上記実施例と同
様の効果が得られる。
１層アルミのみで形成する領域をマクロセルに対して水
平方向の構成としたが、第３図に示すようにマクロセル
に対して垂直方向の構成としてもよく、上記実施例と同
様の効果が得られる。
また、上記実施例ではマクロセル内のポリシリコン、第
１層アルミのみで形成する領域をマクロセルに対して水
平方向あるいは垂直方向としたが、第４図に示すように
水平方向と垂直方向の両方を持つ構成としても同様の効
果が得られる。
１層アルミのみで形成する領域をマクロセルに対して水
平方向あるいは垂直方向としたが、第４図に示すように
水平方向と垂直方向の両方を持つ構成としても同様の効
果が得られる。
また、上記実施例ではマクロセル内のポリシリコン、第
１層アルミのみで形成する領域をマクロセル内の一部の
領域としたが、マクロセル全体をポリシリコン、第１層
アルミのみで形成するようにしてもよく、上記と同様の
効果が得られる。
１層アルミのみで形成する領域をマクロセル内の一部の
領域としたが、マクロセル全体をポリシリコン、第１層
アルミのみで形成するようにしてもよく、上記と同様の
効果が得られる。
更に、上記実施例ではマクロセル以外のセル同士を接続
する目的で第２層アルミを用いたが、マクロセル自身と
他のセルとを接続する配線を取り出すために第２層アル
ミを用いることも当然可能である。
する目的で第２層アルミを用いたが、マクロセル自身と
他のセルとを接続する配線を取り出すために第２層アル
ミを用いることも当然可能である。
以上のように、この発明に係る半導体集積回路装置によ
れば、マクロセル内の一部または全部の領域をポリシリ
コン、第１層アルミのみで形成する構成としたので、こ
のマクロセルを用いてＬＳＩチップを作成する場合に、
上記ポリシリコン。
れば、マクロセル内の一部または全部の領域をポリシリ
コン、第１層アルミのみで形成する構成としたので、こ
のマクロセルを用いてＬＳＩチップを作成する場合に、
上記ポリシリコン。
第１層アルミのみで形成される領域を配線領域として使
用でき、これにより、配線長の短い、また配線領域の小
さいＬＳＩチップを得られるという効果がある。
用でき、これにより、配線長の短い、また配線領域の小
さいＬＳＩチップを得られるという効果がある。
第１図は本発明の一実施例による半導体集積回路装置の
マクロセルを示す図、第２図は本発明のマクロセルを用
いて構成したＬＳＩチップの一例を示す図、第３図、第
４図および第５図は本発明の他の実施例におけるマクロ
セルを示す図、第６図は従来例のマクロセルを示す図、
第７図は従来のマクロセルを用いて構成したＬＳＩチッ
プの構成図である。 図中、１はマクロセル、２はポリシリコン、第１層アル
ミ、第２層アルミで構成されるマクロセル内の領域、３
はポリシリコン、第１層アルミのみで構成されるマクロ
セル内の領域、４はＬＳＩチップ、５は配線である。 なお、 図中同一符号は同−又は相当部分を示す。
マクロセルを示す図、第２図は本発明のマクロセルを用
いて構成したＬＳＩチップの一例を示す図、第３図、第
４図および第５図は本発明の他の実施例におけるマクロ
セルを示す図、第６図は従来例のマクロセルを示す図、
第７図は従来のマクロセルを用いて構成したＬＳＩチッ
プの構成図である。 図中、１はマクロセル、２はポリシリコン、第１層アル
ミ、第２層アルミで構成されるマクロセル内の領域、３
はポリシリコン、第１層アルミのみで構成されるマクロ
セル内の領域、４はＬＳＩチップ、５は配線である。 なお、 図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）スタンダードセル方式、あるいはビルディングブ
ロック方式の半導体集積回路装置において、人手設計に
より、あるいはモジュールジェネレータによりマクロセ
ルを作成する際、 上記マクロセル上を垂直あるいは水平に貫く一部分の領
域、あるいはマクロセル上の全部の領域をポリシリコン
および第１層のアルミのみで形成し、これを配線領域と
して使用可能としたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29064689A JPH03151652A (ja) | 1989-11-08 | 1989-11-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29064689A JPH03151652A (ja) | 1989-11-08 | 1989-11-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03151652A true JPH03151652A (ja) | 1991-06-27 |
Family
ID=17758661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29064689A Pending JPH03151652A (ja) | 1989-11-08 | 1989-11-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03151652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012005445A2 (ko) * | 2010-07-05 | 2012-01-12 | Joo Hoon | 3차원 입체 열상 카메라 시스템 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167444A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | ビルデイングブロツク方式の高密度集積回路 |
| JPS60189240A (ja) * | 1984-03-08 | 1985-09-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS63216358A (ja) * | 1987-03-04 | 1988-09-08 | Nec Corp | スタンダ−ド・セル方式の集積回路 |
| JPS6481248A (en) * | 1987-09-22 | 1989-03-27 | Toshiba Corp | Generation of logic circuit block of semiconductor integrated circuit device |
| JPS6484638A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Design of integrated circuit formed by building block system |
| JPH0350848A (ja) * | 1989-07-19 | 1991-03-05 | Toshiba Corp | ハードマクロセル |
-
1989
- 1989-11-08 JP JP29064689A patent/JPH03151652A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167444A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | ビルデイングブロツク方式の高密度集積回路 |
| JPS60189240A (ja) * | 1984-03-08 | 1985-09-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS63216358A (ja) * | 1987-03-04 | 1988-09-08 | Nec Corp | スタンダ−ド・セル方式の集積回路 |
| JPS6481248A (en) * | 1987-09-22 | 1989-03-27 | Toshiba Corp | Generation of logic circuit block of semiconductor integrated circuit device |
| JPS6484638A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Design of integrated circuit formed by building block system |
| JPH0350848A (ja) * | 1989-07-19 | 1991-03-05 | Toshiba Corp | ハードマクロセル |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012005445A2 (ko) * | 2010-07-05 | 2012-01-12 | Joo Hoon | 3차원 입체 열상 카메라 시스템 |
| WO2012005445A3 (ko) * | 2010-07-05 | 2012-03-01 | Joo Hoon | 3차원 입체 열상 카메라 시스템 |
| US9241151B2 (en) | 2010-07-05 | 2016-01-19 | Hoon Joo | Camera system for three-dimensional thermal imaging |
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