JPS6256662B2 - - Google Patents
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- JPS6256662B2 JPS6256662B2 JP9970776A JP9970776A JPS6256662B2 JP S6256662 B2 JPS6256662 B2 JP S6256662B2 JP 9970776 A JP9970776 A JP 9970776A JP 9970776 A JP9970776 A JP 9970776A JP S6256662 B2 JPS6256662 B2 JP S6256662B2
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- Japan
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- wiring
- spacing
- holes
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- lattice
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- 238000000034 method Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はマスタスライス方式によるLSI（大
規模集積回路）における配線形成法に関する。
規模集積回路）における配線形成法に関する。
LSIにおいて一つのチツプ上に多数個形成した
ユニツトセル（回路）相互間及び各ユニツトセル
と外端子間で、多層に形成した縦横の配線の交差
する配線格子点にスルーホール（導体貫通部）を
選択的に設けることにより配線経路を形成するマ
スタスライス方式は一般に知られている技術であ
る。
ユニツトセル（回路）相互間及び各ユニツトセル
と外端子間で、多層に形成した縦横の配線の交差
する配線格子点にスルーホール（導体貫通部）を
選択的に設けることにより配線経路を形成するマ
スタスライス方式は一般に知られている技術であ
る。
上記方式による従来の配線形成においては、配
線経路の通る領域を固定するだけでなく、配線経
路の通る格子点の位置も固定していた。すなわち
LSIの集積密度を低下させないためには配線格子
の間隔をできるだけつめることが望ましいが、配
線経路を決定するスルーホール自体がある程度の
面積をとるので、格子点間隔には限界があり、こ
のためにある格子点にスルーホールを設ける場合
にこれと隣接する格子点にスルーホールを作れる
かどうかで配線間隔の最小値を決めることが行わ
れている。したがつてどこにでもスルーホールが
できるように配線経子（又は経路）間隔を余裕を
もたせた場合、実際にはスルーホールがなくても
配線格子間隔が広くなつて無駄なスペースがで
き、集積密度を低下させ配線設計を困難なものと
することになつた。
線経路の通る領域を固定するだけでなく、配線経
路の通る格子点の位置も固定していた。すなわち
LSIの集積密度を低下させないためには配線格子
の間隔をできるだけつめることが望ましいが、配
線経路を決定するスルーホール自体がある程度の
面積をとるので、格子点間隔には限界があり、こ
のためにある格子点にスルーホールを設ける場合
にこれと隣接する格子点にスルーホールを作れる
かどうかで配線間隔の最小値を決めることが行わ
れている。したがつてどこにでもスルーホールが
できるように配線経子（又は経路）間隔を余裕を
もたせた場合、実際にはスルーホールがなくても
配線格子間隔が広くなつて無駄なスペースがで
き、集積密度を低下させ配線設計を困難なものと
することになつた。
本願発明者は上記の点を考慮し、従来のように
一つのLSIで配線格子（又は経路）間隔を固定せ
ずに、実際に配線経路が決定した段階でスルーホ
ールの相互間係に応じて配線格子間隔をつめるこ
とを考えた。
一つのLSIで配線格子（又は経路）間隔を固定せ
ずに、実際に配線経路が決定した段階でスルーホ
ールの相互間係に応じて配線格子間隔をつめるこ
とを考えた。
したがつて本発明の一つの目的はマスタスライ
スLSIの配線設計を容易にすることであり、他の
目的はマスタスライスLSIの一チツプ上における
集積度を向上させることにある。
スLSIの配線設計を容易にすることであり、他の
目的はマスタスライスLSIの一チツプ上における
集積度を向上させることにある。
上記目的を達成するための本発明の構成は、マ
スタスライスLSIの配線形成にあたり、一方向の
配線格子間隔をａ，ｂ（但しａ＜ｂとする）の２
種とし、２つのスルーホールが隣り合う場合は間
隔ｂを、隣り合わない場合は間隔ａをそれぞれ選
んでそれらを混合した配線格子を形成することを
特徴とする。
スタスライスLSIの配線形成にあたり、一方向の
配線格子間隔をａ，ｂ（但しａ＜ｂとする）の２
種とし、２つのスルーホールが隣り合う場合は間
隔ｂを、隣り合わない場合は間隔ａをそれぞれ選
んでそれらを混合した配線格子を形成することを
特徴とする。
以下実施例にそつて本発明を具体的に説明す
る。
る。
第１図乃至第３図はマスタスライスLSIにおけ
る２つのユニツトセル，間の配線例を示すも
のであり、このうち、第１図と第２図は従来方式
による場合、第３図は本発明方式による場合をそ
れぞれ示す。
る２つのユニツトセル，間の配線例を示すも
のであり、このうち、第１図と第２図は従来方式
による場合、第３図は本発明方式による場合をそ
れぞれ示す。
ここでＡ，Ｂ…Ｆは第１のユニツトセルの各
端子、Ｇ，Ｈ…Ｌは第２のユニツトセルの各端
子である。そして両セル間で結線をしたい端子
は、Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−ＦおよびＣ−Ｅとし、
この順序で配線を行うものとする。配線層は２層
で、Ｘ軸方向とＹ軸方向の配線を各層別に使い分
ける。層間の接続は上下の配線の交差する点（格
子点）にスルーホール（導体貫通部）を設けるこ
とによつて行う。
端子、Ｇ，Ｈ…Ｌは第２のユニツトセルの各端
子である。そして両セル間で結線をしたい端子
は、Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−ＦおよびＣ−Ｅとし、
この順序で配線を行うものとする。配線層は２層
で、Ｘ軸方向とＹ軸方向の配線を各層別に使い分
ける。層間の接続は上下の配線の交差する点（格
子点）にスルーホール（導体貫通部）を設けるこ
とによつて行う。
スルーホールと配線格子間隔との間において、
スルーホール自体の断面積を考慮して、一つのス
ルーホールに対して隣りの格子に他のスルーホー
ルがなければ格子間隔を最小間隔ａ、例えばａ＝
10μｍとすることができるが、隣りの格子に他の
スルーホールが存在する場合には格子間隔はそれ
よりも大きい間隔ｂ、例えばｂ＝15μｍとしなけ
ればならない。
スルーホール自体の断面積を考慮して、一つのス
ルーホールに対して隣りの格子に他のスルーホー
ルがなければ格子間隔を最小間隔ａ、例えばａ＝
10μｍとすることができるが、隣りの格子に他の
スルーホールが存在する場合には格子間隔はそれ
よりも大きい間隔ｂ、例えばｂ＝15μｍとしなけ
ればならない。
ところで従来方式では第１図に示すように例え
ばＹ軸方向の格子間隔をａ＝10μｍと一定に固定
した。２つのユニツトセル（又は端子）の間の距
離l1＝60μｍとした場合、この間に形成できるＸ
軸方向の配線チヤネルの数は５本である。格子間
隔をａ＝10μｍとするために、Ｉ−Ｊ間の接続に
必要なスルーホールや、Ｇ−Ｄ間の接続に必要な
スルーホールが互いに隣り合うため、配線チヤネ
ルを隣り合つて配線経路に選ぶと、スルーホール
の間隔が10μｍとなり設計条件を満たさないの
で、配線チヤンネルを一つ飛び越して選ばねばな
らず、同図のようにスルーホールによつてＩ−
Ｊ，Ｇ−Ｄ間の結線（実線で示す）はできるが、
Ｂ−Ｆ，Ｃ−Ｅ間の結線はできなくなる。そして
Ｂ−Ｆ，Ｇ−Ｅ間の結線を行うためには格子数を
７本とし、前記距離l1＝60μｍに40μｍを加えて
l1＝100μｍとする必要がある。
ばＹ軸方向の格子間隔をａ＝10μｍと一定に固定
した。２つのユニツトセル（又は端子）の間の距
離l1＝60μｍとした場合、この間に形成できるＸ
軸方向の配線チヤネルの数は５本である。格子間
隔をａ＝10μｍとするために、Ｉ−Ｊ間の接続に
必要なスルーホールや、Ｇ−Ｄ間の接続に必要な
スルーホールが互いに隣り合うため、配線チヤネ
ルを隣り合つて配線経路に選ぶと、スルーホール
の間隔が10μｍとなり設計条件を満たさないの
で、配線チヤンネルを一つ飛び越して選ばねばな
らず、同図のようにスルーホールによつてＩ−
Ｊ，Ｇ−Ｄ間の結線（実線で示す）はできるが、
Ｂ−Ｆ，Ｃ−Ｅ間の結線はできなくなる。そして
Ｂ−Ｆ，Ｇ−Ｅ間の結線を行うためには格子数を
７本とし、前記距離l1＝60μｍに40μｍを加えて
l1＝100μｍとする必要がある。
第２図は同じく従来方式で格子間隔をｂ＝15μ
ｍと一定に固定した場合であり、端子間距離l1＝
60μｍとすれば、Ｘ軸方向配線チヤネルの数は３
本となる。この場合Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−Ｆ間の
結線はできるが、Ｃ−Ｅ間の結晶はできない。Ｃ
−Ｅ間の結線を行うためには格子数を４本とし距
離l2＝75μｍとする必要がある。
ｍと一定に固定した場合であり、端子間距離l1＝
60μｍとすれば、Ｘ軸方向配線チヤネルの数は３
本となる。この場合Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−Ｆ間の
結線はできるが、Ｃ−Ｅ間の結晶はできない。Ｃ
−Ｅ間の結線を行うためには格子数を４本とし距
離l2＝75μｍとする必要がある。
第３図に示される本発明本式では、Ｙ軸方向に
隣り合うスルーホールがあれば配線格子間隔をｂ
＝15μｍとし、隣り合うスルーホールがなければ
ａ＝10μｍとして、Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−Ｆ，Ｃ
−Ｅ間の結線を行つた場合で、Ｘ方向の配線チヤ
ネル本数は４本、l3＝65μｍである。
隣り合うスルーホールがあれば配線格子間隔をｂ
＝15μｍとし、隣り合うスルーホールがなければ
ａ＝10μｍとして、Ｉ−Ｊ，Ｇ−Ｄ，Ｂ−Ｆ，Ｃ
−Ｅ間の結線を行つた場合で、Ｘ方向の配線チヤ
ネル本数は４本、l3＝65μｍである。
以上述べた各例を対比すれば、必要な４個所の
配線を実現するためには、(1)格子間隔を10μｍと
固定する場合は80μｍ、(2)格子間隔を15μｍと固
定する場合は75μｍ、(3)格子間隔を10μｍ及び15
μｍと適宜に使用する場合は65μｍを必要とし、
本発明の方式が有利であることは明らかである。
配線を実現するためには、(1)格子間隔を10μｍと
固定する場合は80μｍ、(2)格子間隔を15μｍと固
定する場合は75μｍ、(3)格子間隔を10μｍ及び15
μｍと適宜に使用する場合は65μｍを必要とし、
本発明の方式が有利であることは明らかである。
このことによつてマスタスライスLSIにおける
集積度を大きくし、同じ大きさのチツプ上により
多くの論理回路機能が実装が可能となり、同時に
スペースに余裕ができることからLSIの配線設計
を容易ならしめるものである。
集積度を大きくし、同じ大きさのチツプ上により
多くの論理回路機能が実装が可能となり、同時に
スペースに余裕ができることからLSIの配線設計
を容易ならしめるものである。
本発明は前記実施例に限定されるものでなく、
Ｘ軸、Ｙ軸方向チヤネルの数、格子間隔等を適宜
変更できるものである。
Ｘ軸、Ｙ軸方向チヤネルの数、格子間隔等を適宜
変更できるものである。
本発明はマスタスライスLSI技術一般に適用で
きる。
きる。
第１図及び第２図は従来の配線例を示す配線
図、第３図は本発明の配線例を示す配線図であ
る。
図、第３図は本発明の配線例を示す配線図であ
る。
Claims (1)
- １ 一つの半導体チツプにおいて、ユニツトセル
相互間又はユニツトセル端子間で、多層に形成し
た縦横の配線の交差する配線の格子点にスルーホ
ールを選択的に設けることにより配線経路を形成
するにあたり、一方向の配線格子間隔をａ，ｂ
（但しａ＜ｂ）の２種とし、２つのスルーホール
が隣り合う場合は間隔ｂを、隣り合わない場合は
間隔ａをそれぞれ選んでそれらを混合した配線格
子を形成することを特徴とするLSIにおける配線
形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970776A JPS5325382A (en) | 1976-08-23 | 1976-08-23 | Wiring method of lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970776A JPS5325382A (en) | 1976-08-23 | 1976-08-23 | Wiring method of lsi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5325382A JPS5325382A (en) | 1978-03-09 |
| JPS6256662B2 true JPS6256662B2 (ja) | 1987-11-26 |
Family
ID=14254526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9970776A Granted JPS5325382A (en) | 1976-08-23 | 1976-08-23 | Wiring method of lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5325382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482265U (ja) * | 1990-11-28 | 1992-07-17 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028242A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 多層配線構造 |
| JPS6427241A (en) * | 1988-06-24 | 1989-01-30 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0622256B2 (ja) * | 1988-06-24 | 1994-03-23 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1976
- 1976-08-23 JP JP9970776A patent/JPS5325382A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482265U (ja) * | 1990-11-28 | 1992-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5325382A (en) | 1978-03-09 |
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