JPS60167444A - ビルデイングブロツク方式の高密度集積回路 - Google Patents
ビルデイングブロツク方式の高密度集積回路Info
- Publication number
- JPS60167444A JPS60167444A JP2167584A JP2167584A JPS60167444A JP S60167444 A JPS60167444 A JP S60167444A JP 2167584 A JP2167584 A JP 2167584A JP 2167584 A JP2167584 A JP 2167584A JP S60167444 A JPS60167444 A JP S60167444A
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- JP
- Japan
- Prior art keywords
- wiring
- block
- blocks
- building block
- channels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ビルディングブロック方式の高密度集積回路
（Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ
、以下ＬＳＩという）に関する。
（Ｌａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ
、以下ＬＳＩという）に関する。
従来、ビルディングブロック方式を用いてＬＳＩ？設計
する場合、第１図（ａ）に示すようにチップ１上ｌこ必
要により電算機の助けを得てレイアウトの設計をしたブ
ロック２，３，４，５゜６を配し、ブロック相互間並び
にブロックとポンディングパッドとの間の配線は、専ら
ブロック間の間隙部分のみとされていた。即ち、第１図
（ｂ）に示す様に、ブロック２等の上空は全て配線禁止
領域とされ、まして一旦ブロックのレイアラトラ決めた
場合、そのブロック中にこれらの配線を施す様な発想は
されないのが普通である。従って、例えば第１図（ａ）
の配線７の如く、与えられた配線領域に沿って迂回せざ
るを得す長大なものとなるため、もしこの配線がクリテ
ィカルパスの一部である場合には遅延時間が問題とがっ
てしまう。
する場合、第１図（ａ）に示すようにチップ１上ｌこ必
要により電算機の助けを得てレイアウトの設計をしたブ
ロック２，３，４，５゜６を配し、ブロック相互間並び
にブロックとポンディングパッドとの間の配線は、専ら
ブロック間の間隙部分のみとされていた。即ち、第１図
（ｂ）に示す様に、ブロック２等の上空は全て配線禁止
領域とされ、まして一旦ブロックのレイアラトラ決めた
場合、そのブロック中にこれらの配線を施す様な発想は
されないのが普通である。従って、例えば第１図（ａ）
の配線７の如く、与えられた配線領域に沿って迂回せざ
るを得す長大なものとなるため、もしこの配線がクリテ
ィカルパスの一部である場合には遅延時間が問題とがっ
てしまう。
本発明の目的は、ブロック内をも配線可能領域として利
用することにより、クリティカルパスなどの配線が極力
短縮するようにしたビルディングブロック方式のＬＳ
Ｉ’ｅ提供することにある。
用することにより、クリティカルパスなどの配線が極力
短縮するようにしたビルディングブロック方式のＬＳ
Ｉ’ｅ提供することにある。
即ち、本発明のビルディングブロック方式のＬＳＩは、
論理機能毎に設計された任意の形状の複数のブロックを
組合せて同一チップ上に配置しており、少なくとも１つ
の前記ブロック中に、ブロック相互の結線のだめの配線
チャネルが予め設けられていることを特徴とするもので
ある。
論理機能毎に設計された任意の形状の複数のブロックを
組合せて同一チップ上に配置しており、少なくとも１つ
の前記ブロック中に、ブロック相互の結線のだめの配線
チャネルが予め設けられていることを特徴とするもので
ある。
本発明によれば、従来配線領域として利用されていなか
った前記ブロックの少なくとも１つ全配線領域として利
用することにより、ブロック相互間ないしはブロックと
ポンディングパッドとの間の配線が可能な限り短縮され
る。
った前記ブロックの少なくとも１つ全配線領域として利
用することにより、ブロック相互間ないしはブロックと
ポンディングパッドとの間の配線が可能な限り短縮され
る。
第２図（ａ、）および（ｂ）に示した具体的実施例から
明らかな如く、本実施例のビルディングブロック方式の
ＬＳＩは、論理機能毎に設計された任意の形状の複数の
ブロック２，３，４，５．６を組合せて同一チップ１上
に配置しており、少なくとも１つの前記ブロック２中に
、ブロック５Ｉ４相互の結線のだめの配線チャネル２ｂ
２が予め設けられていることを特徴としている。これに
よりブロック相互間ないしはブロックとポンディングパ
ッドとの間の配線が可能な限り短縮される。
明らかな如く、本実施例のビルディングブロック方式の
ＬＳＩは、論理機能毎に設計された任意の形状の複数の
ブロック２，３，４，５．６を組合せて同一チップ１上
に配置しており、少なくとも１つの前記ブロック２中に
、ブロック５Ｉ４相互の結線のだめの配線チャネル２ｂ
２が予め設けられていることを特徴としている。これに
よりブロック相互間ないしはブロックとポンディングパ
ッドとの間の配線が可能な限り短縮される。
第２図の例で１ｒｉ、ブロック２中に配線禁止領域２ａ
ｌ 、 ２ａ２．２ａ３、並びに本発明に係る配線チャ
ネル２ｂｌ、 ２ｂｚがある。更にブロック５中には配
線チャネル３ａ、が設けられている。この様に、予めブ
ロックレイアウトの設計段階において、ブロック内に任
意方向の配線チャネル全可能々限り組込むことが可能で
ある。
ｌ 、 ２ａ２．２ａ３、並びに本発明に係る配線チャ
ネル２ｂｌ、 ２ｂｚがある。更にブロック５中には配
線チャネル３ａ、が設けられている。この様に、予めブ
ロックレイアウトの設計段階において、ブロック内に任
意方向の配線チャネル全可能々限り組込むことが可能で
ある。
配線７′は、ブロック乙の端子８ａとブロック４の端子
８ｂを結んでおり、配線チャネル３ａ１゜２ｂ２’に通
して配線されている。
８ｂを結んでおり、配線チャネル３ａ１゜２ｂ２’に通
して配線されている。
第２図に示した結線７′はほんの１例に過きずブロック
相互間又はブロックとポンディングパッドとの間を結線
するだめに、必要により各ブロックに任意の配線チャネ
ルを設けることが可能である。
相互間又はブロックとポンディングパッドとの間を結線
するだめに、必要により各ブロックに任意の配線チャネ
ルを設けることが可能である。
この様に、配線７′の如く互いに離隔したブロック端子
８ａ、８ｂ間等を迂回することなく、はぼ最短の配線長
で結ぶことができる。
８ａ、８ｂ間等を迂回することなく、はぼ最短の配線長
で結ぶことができる。
なお、当然のことではあるが、本発明はこの実施例に限
定されるものではない。
定されるものではない。
本発明のビルディングブロック方式のＬＳＩによれば、
従来配線領域として利用されていなかったブロックの少
なくとも１つを配線領域として利用することにより、ブ
ロック相互間ないしはブロックとポンディングパッドと
の間の配線が可能な限り短縮され、特に遅延時間をなく
す必要のあるクリティカルパスなど、配線長が厳しく制
限されるような配線に対して極めて有効である。
従来配線領域として利用されていなかったブロックの少
なくとも１つを配線領域として利用することにより、ブ
ロック相互間ないしはブロックとポンディングパッドと
の間の配線が可能な限り短縮され、特に遅延時間をなく
す必要のあるクリティカルパスなど、配線長が厳しく制
限されるような配線に対して極めて有効である。
第１図（ａ）はビルディングブロック方式のＬＳＩにお
ける従来の配線例、第１図（ｂ）はこのＬＳＩにおける
ブロック２の配線禁止領域をそれぞれ示した模式図であ
り、第２図（ａ）は、本発明のビルディングブロック方
式のＬＳＩの一実施例、第２図（ｂ）はこのＬＳＩにお
けるブロック２中の配線チャネル及び配線禁止領域を、
それぞれ示した模式図である。 １・・・チップ ２．３，４，５．６・・・ブロック ２ａ、 ２ａｌ 、 ２ａ２ 、２ａ３−配線禁止領域
２ｂ＋ ＋ ２ｂｚ ＋ ５ａｓ ・＝配線チャネル７
．７′・・・配線 ８ａ、８ｂ・・・端子 （α） 矛 （α） １図 （し） ２図
ける従来の配線例、第１図（ｂ）はこのＬＳＩにおける
ブロック２の配線禁止領域をそれぞれ示した模式図であ
り、第２図（ａ）は、本発明のビルディングブロック方
式のＬＳＩの一実施例、第２図（ｂ）はこのＬＳＩにお
けるブロック２中の配線チャネル及び配線禁止領域を、
それぞれ示した模式図である。 １・・・チップ ２．３，４，５．６・・・ブロック ２ａ、 ２ａｌ 、 ２ａ２ 、２ａ３−配線禁止領域
２ｂ＋ ＋ ２ｂｚ ＋ ５ａｓ ・＝配線チャネル７
．７′・・・配線 ８ａ、８ｂ・・・端子 （α） 矛 （α） １図 （し） ２図
Claims (1)
- １、論理機能毎に設計された任意の形状の複数のブロッ
クを組合せて同一チップ上に配置しているビルディング
ブロック方式の高密度集積回路において、少なくとも１
つの前記ブロック中に、ブロック相互の結線のだめの配
線チャネルが予め設けられていることを特徴とするビル
ディングブロック方式の高密度集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167584A JPS60167444A (ja) | 1984-02-10 | 1984-02-10 | ビルデイングブロツク方式の高密度集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167584A JPS60167444A (ja) | 1984-02-10 | 1984-02-10 | ビルデイングブロツク方式の高密度集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167444A true JPS60167444A (ja) | 1985-08-30 |
Family
ID=12061627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167584A Pending JPS60167444A (ja) | 1984-02-10 | 1984-02-10 | ビルデイングブロツク方式の高密度集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167444A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189740A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線形成方法 |
| JPH02194649A (ja) * | 1989-01-24 | 1990-08-01 | Fujitsu Ltd | マスタスライス型集積回路装置 |
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759352A (en) * | 1980-09-26 | 1982-04-09 | Fujitsu Ltd | Manufacture of integrated circuit |
-
1984
- 1984-02-10 JP JP2167584A patent/JPS60167444A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759352A (en) * | 1980-09-26 | 1982-04-09 | Fujitsu Ltd | Manufacture of integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189740A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線形成方法 |
| JPH02194649A (ja) * | 1989-01-24 | 1990-08-01 | Fujitsu Ltd | マスタスライス型集積回路装置 |
| JPH03151652A (ja) * | 1989-11-08 | 1991-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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