JPS6095940A - 多重路信号分配システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は多重路信号分配システムに関するものである。

従来の技術 大規模県積回路においては、半導体「チップ」より成る
複数の集積回路が回路パッケージの上に装着され、集積
回路の種々の入力／出力ポー１−力１、パッケージから
突出し他のシステムとの相互接続を与える外部ピンに、
個々に接続される。かくて、集積回路への入力又は出力
として結合できる、それぞれ異なる信号の数は、集積回
路パッケージピンの数によって制限される。

大規模集積における最近の進歩に伴って、ピンの数（ピ
ンアウト″ＰｉτＩ−ｏｕｔ”）が設計上の重要な要因
となってきた。特に、高精度のディジタル信号処理用集
積回路においては、ワード当たりのビット数は、８ビツ
トから最大精度のためのワード当たり３２ビツトという
ような高いビット数に増大している。集積回路パッケー
ジについて、次に提案されている最大の工業的標準ピン
アウトは、現在、１３２ピンとなっている。しかしなが
ら、２つの３２ビツトのワードについてオンチップでな
される単純な乗算操作の場合には、総数１２８のピンが
必要で、これはコントロール及びパワーのために１３２
個の中の４個のピンしか残さないこととなり、これは許
容できない状態である。

従って、当該技術において、チップに対し或いはチップ
から結合されるべきそれぞれ異なる入力／出力信号につ
いて唯一つのピンを割り当てることが、従来実施されて
いる設ｎ１上の原則である。成る１つの入力／出力信号
に対して１つ以上のピンを使用すると、これは、使用さ
れる余分のピンの「浪費１　（ｗａｓｔｅ）と考えら４
〜ることになるであろう。３２ピッ１−の条数の例にお
いては余分のピンは、まずないであろう。従って、設計
上の原則は重要である。

そのため、チップのレイアラ１−を最適のものとする回
路設計者の能力は厳しく制限されていた。

特に、成る１つの入力／出力信号に結合される全ての回
路は、これがチップ上のどこに位置していても、チップ
上の同じ人力／出カポ−１〜に接続されなければならな
い。入力／出力ポートは、典型的には、チップの周縁上
に位置する金属パッドである。例えば、チップ全体にわ
たって種々の回路に１つの特定の電圧を印加しなければ
ならないとすると、この電圧を送る導電バスは、チップ
の長さに比して相当に長距離にチップ上にのびていなけ
ればならない。バスの長さに沿う電圧降下を防ぐために
は、バスのＩｌｌは極めて大きいものとしなければなら
ない。さもないと１種々の回路に印加される電圧が、チ
ップ上のその位置によって、大幅に変動する可能性があ
ろう。バスを幅広のものとすると、必ず、チップ上のし
実際の財産」（ＲｅａｌＥｓｔａｔｅ）を消費すること
となって、かくして、チップ上の異なる回路作用のため
に利用できるスベ−スを制限する。

この問題に対する１つの解決法は、電圧源にバスの長さ
に沿ってイ」加重な電圧降下を受けることなしに、バス
の幅を４分の１に減少することを可能とするであろう。

この解決法は、バスの２つの端を、バスの端に最も近い
２つのパッドに接続することを必要とし、且つ２つの対
応する外部ピンを同じ電圧源に接続することを必要とし
、従って、」二連の設計上の原則に違反する。

上記の問題全部に対する１つの明白な解決法は、集積回
路パッケージ上のピンの数を増加することだけである。

しかし、これは許されない。その理由は、ピンの数を増
加することはピンとピンの間隔を減少することを必要と
することとなり、チップの種々の入力／出力水−１−の
間のグロストークまでは容量結合の大きさを増大させる
ことになるからである。また現在のところ、このような
大きいピンアウトの回路パッケージが商業的に入手でき
る可能性は限られている。

従って、当該技術には、明らかに両立できない２つの目
標が存在していた。第１の目標は、回路パッケージ上の
ピンの成る決められた数に対して、集積回路チップに結
合されるそれぞれ異なる入力／出力信号の数を最大とす
ることでありだが、これは、各ピンを、異なる入力／出
力信号をチップに結合するために使用することを必要と
する。

第２の目標は、成る１つのチップにより多くの機能を与
えるためのチップの［実際の財産Ｊ　（ｒｅａｌｅｓｔ
ａｔｅ）を保存することであった。このことは、例えば
、チップの種々の部分へ或いは種々の部分から信号およ
び供給電圧を運、５に導電バスの寸法を減少することを
必要とした。しかし、このよううなバスの形状を小さく
することは、バスの長さに沿う電圧降下を最小ならしめ
るように、１つの信号を対応するバスの両端に接続する
ことを可能にするために、ピンアウトを２倍にすること
を必要とし、これは許容できないことである。いままで
、成る１つの集積回路パッケージのピンアラ１へ、およ
び成る１つのチップサイズについて、トレードオフする
ことなしに、上記の両目標を同時に満足させることは不
可能であった。

発明の構成 本発明においては、バスによって送られるべき信号を、
バスの長さに沿う２つ以上の点に加えることによって、
バスの長さに沿う電圧低下を避けながら、バスの幅は減
少さ九る。しかしながら、そのバスに加えられる信号を
１より多い外部ピンによって運ぶ必要はなくされ、かく
して、トレードオフは避けられる。これは、１またはそ
れ以」二の導電リングによって達成される。然して、こ
の導電リングは少なくとも部分的にチップを包囲し、且
つ通常回路パッケージのコンタクトがパターン化される
と同時に集積回路パッケージ上にパターンされる。各導
電リングは、唯一のパッケージピンを除き、２またはそ
れ以上の集積回路のコンタクトに接続される。集積回路
パッケージ上の利用可能な余分なスペースのために、リ
ングの幅は充分に大きく、その長さに沿う電圧降下は、
実質的に除去されないとしても、著しく減少される。チ
ップの周縁に沿う如何なる位置においても、選択さＡし
たチップパッドはチップパッケージ上の包囲導電リング
に沿う最も近い点に接続できる。

好ましくは、リングはチップに接続してこれを取り囲み
、実質的にどのパッドもリングに接続できるようになっ
ている。また、このように接続されるパッドの数は制限
されない。従って、５（積回路チップ上のいずれの導電
バスも、その長さに７ｇう種々の点で、種々の近くのパ
ッドに接続でき、こＡしらの近くのパッドの各々は包囲
導電リンク上の近くの点に接続さ」しる。従って、重大
な電圧降下を生ずることなしに、バズ幅を、極度に小さ
い用法のものとすることができる。このことは、チップ
上の「実際の財産」を節約し、かくして、イ」加重な回
路機能をチップ上に形成することを可能とし、その融通
性を増大する。例えば、長さに沿う電圧降下が同じもの
について、端部の中の一方のみに印加電圧を接続される
バスは、端部の両方に同じ電圧を印加される同し長さの
バスの４倍の幅をもたなければならない。かくして、本
発明はバス幅を３分の１又は４分の１に減少させること
ができる。

本説明の好ましい実施例においては、チップに隣接して
集積回路パッケージ上に１つの取り囲む導電バスが在り
、この包囲リングは集積回路パッケージピンの１つのみ
に接続される。選択されたチップパッドは、包囲導電リ
ング上の隣接点にワイヤボンディングされる。

多数の独立の包囲導電バスを設けることも同様に可能で
ある。

実施例 第１図は２つの３２ビツトのワード４．６の典型的な２
進法による乗算を行って６４ビツトの積ワード８をつく
るためにチップパッケージ２に必要とされるピンクアウ
トを示す。ここで、各ビットは接続のためにチップパッ
ケージ２上の個々の外部ピン９を必要とする。第１図に
おけるチップパッケージ２のピンアウト総数が、提案さ
れている次の最大の工業的標準である１３２個であると
仮定すると、上記の構成では、パワー及びコントロール
装置１０への接続のために４個のみの付加的なピンしか
残らないことになる。もちろん、第１図は例示にすぎず
、パワー及びコントロール装置１０のチップパッケージ
２への接続は４以上のピンを必要とするかもしれない。

第１図により確証されることは、装置を重複することな
しに、チップに異なる信号を接続するために、パッケー
ジ２上のピンの各々を使用しなければならない程、ピン
アウトが臨界的なものである場合が多々あることである
。

第２図は、入力／出力ボートをもつ大規模集積回路２０
を実施する半導体チップは、その周縁に沿って、その上
面に配置された複数の導電パッド２２を備え、これらの
パッド２２はその上面上の複数の薄いフィルム層内に確
定された複雑な集積回路を包囲する。集積回路２０はチ
ップパッケージ３４の凹んだフロア３２上に付着された
薄い金属フィルム３０上に取り付けられる。チップパッ
ケージ３４は、典型的器ピは、当該技術において周知な
如く、プラスチック、アルミナ、或いはその他のセラミ
ック等の絶縁材料より成る。

チップ２０上の素子の多くは、共通の供給電圧をその各
々に接続することを必要とし、かくして、チップ２０の
上面全体にわたって供給電圧を配分することを必要とす
る。これは、薄いフィルム層の中の１つの中に形成され
た導電バス２４によって達成され、このバスはチップ２
０の上面の回りに曲がりくねっている。先行技術におい
ては、バス２４の一端部２４ａは最も近いパッド２２ａ
にのみ接続されるであろう。従って、バスの幅は。

バスの長さに沿って許容できない電圧降下が生じるのを
防止するために、充分大きいものでなければならない。

バス２４の反対側の端部２４ｂを他の近くのパッド２２
ｂ（これは第１のパッド２２ａが接続されたものと同じ
供給電圧に接続されるであろう）に接続することによっ
て、上述のような電圧降下を増大することなしに、バス
２４の幅を減少できる。この場合、バス２４に沿う単位
長さあたりの成る一定の電圧降下に対して、バス２４の
幅を４分の１に減少できる。しかしながら、先行技術に
おいては、第２図に示すようにバス２４の両端を２つの
異なるパッドに接続した場合、バス２４に同じ供給電圧
を運ぶために、２つの外部回路パッケージピンを当てる
ことが必要である。第１図に関して前述した如く、余分
のピンがないという理由或いは少なくともピンアウトの
周縁が極度に限定されている理由で、同じ信号又は電圧
を運ぶために１より多い外部ピンを使用することが許容
できない場合が多い。

凹形フロア３２を包囲する隆起フロア３８の表面上に複
数の導電ベース３６を形成或いはパターニングすること
によって、パッド２２の外部接続が得られる。各導電ベ
ース３６は外部ピン４゜と組み合わされていて、この外
部ピン４ｏは対応する導電ベース３６上にボンディング
されている。

変形例においては、集積回路２ｏが載っている導電フィ
ルム３０はグラウンド面として作用し、これは隆起フロ
ア３８の１つの角に位置する１つの導電ベース３６λに
接続さ九ている。

先行技術においては、パッド２２ａは細がいワイヤによ
って、最も近い導電ベース３６ｂに接続され、対応する
ピン４０ａはバス２４によって送られる供給電圧に接続
される。（Ａ）抵抗損失を最小ならしめるためにバス２
４の幅を不利となる程大きくしなければならないため、
或いは（Ｂ）バスの反対端２４ｂを、ピン４０ａが接続
されていると同じ供給電圧に、パッド２２ｂ及び付加的
なピン４０ｃを介して接続しなければならないため（従
って、同じ電圧について１より多いピンを使用しなけれ
ばならないため）、トレードオフは直ちに明らかである
。

本説明においては、導電ベース３６が隆起フロア３８上
に形成されると同時にパターニングされ或いは形成され
た包囲導電リング５０によって上記のトレードオフは防
止される。包囲導電リング５０は、ピン４０ｂにボンデ
ィングされている１つのベース３６ｃと一体に形成され
ている。包囲導電リング５０の幅は、その長さに沿って
重大な電圧降下を生じないようにするに充分な大きさと
なっている。第２図に示すように、バス２４の両端部２
４ａ、２４ｂは対応するパッド２２ａ。

２２ｂに接続され、導電リング５０上のそれぞれ異なる
近い点にワイヤ５２ａ、５２ｂを介して接続されている
。後述のように、ピン４０ｂに印加される電圧又は信号
にバス２４の端を二重に接続することは、バス２４の幅
を４分の１に減少することを可能にする。集積回路２０
が、このようなバスを複数個有していれば、これによっ
て得られるチップ上のスペースの節約は著しく大きくな
る可能性がある。

パッケージ上に形成されるピン４０の数は前記のことを
考慮することによって制限せざるを得ないが、チップパ
ッド２２の数は回路設計者の随意である。従って、バス
２４と同様なこのような多数のバスをチップの上に形成
し、複数の点でそれぞれのパッド２２を介してリング５
０に接続して、これにより、必要なピンアウトを増大す
ることなしに、バスの幾何学的形態を著しく減少させ、
これに伴って、チップ上のスペースの節約を達成できる
。このようにして節約された余分スペースには、付加的
な集積回路装置を設けることができて、チップの多能性
を増大できる。

本発明の他の実施例においては、第２の包囲導電リング
５４が設けられ、包囲導電リング５０が第２図に示すよ
うに使用・さ肛ると同様の態様で使用される。現在好ま
しい実施例は唯１つの包囲導電リング５０を含むもので
あるが、このようなリングを複数個設けてもよく、この
数は隆起フロア３８上の使用可能なスペースによって制
限されるだけである。また、底のフロア３２或いはチッ
プ２０に近い他の個所に包囲リングを設けてもよい。

【図面の簡単な説明】

第１図は、先行技術による３２ビツトのワード乗算に要
するピンアラ１−における周知の問題を図解する簡単化
したブロックダイアグラムである。 第２図は、本発明を示す簡単な斜視図である。 ２・・・・チップパッケージ ４．６・・３２ビツト、ワード ８・・・・６４ビツト積ワード ９・・・・外部ピン １０・・・・パワー及びコントロール装置２０・・・・
集積回路 ２２・・・・パッド ２４・・・・導電バス ３０・・・・金属フィルム ３２・・・・凹形フロア ３４・・・・チップパッケージ ３６・・・・導電ベース ３８・・・・隆起フロア ４０・・・・ピン ５０・・・・導電リング ５２ａ、５２ｂ・・・ワイヤ ５４・・・・導電リング

Claims (1)

1. 【特許請求の範囲】 （］）集積回路チップパッケージ用の多重路信号分配シ
   ステムにおいて。 集積回路チップを装着できる区域をもつ集積回路チップ
   パッケージ基板と、 該基板上にあって上記の基板の区域を少なくとも部分的
   に包囲する第１の導電リングと、上記の基板上に装着さ
   れていて、少なくとも１つは上記の包囲導電リングに接
   続されている複数の外部接続ピンと、 を備えた多重路信号分配システム。 （２）上面に複数のパッドを有し、底面が上記のチップ
   パッケージ載板の装着区域上に装着されている集積回路
   チップと、 上記の周囲のチップパッドの成るものを上記の外部ピン
   に個々に接続し且つ他のチップパッドを該リング上の選
   択された点で上記の包囲リングに個々に接続する接続手
   段と を備えた特許請求の範囲第（１）項記載のシステム。 （３）上記の接続手段は、複数のワイヤを備え、該ワイ
   ヤの各々は上記のパッドの１つと上記のピンの対応する
   １つとの間に個々に接続されている特許請求の範囲第（
   ２）項記載のシステム。 （４）上記の導電リングは上記の装着区域と上記の複数
   のピンの中間にある特許請求の範囲第（１）項、第（２
   ）項、第（３）項のいずれかに記載のシステム。 （５）上記の基板は、低いレベルのフロアと、絶縁材料
   で一体に形成され該フロアを取り囲む隆起した棚部とを
   備え、上記の装着区域は上記の低いレベルにあるフロア
   の上に位置し、上記の導電リングは該フロアを少なくと
   も部分的に包囲している上記の隆起した棚の上に位置し
   ている特許請求の範囲第（１）項、第（２）項、第（３
   ）項いずれかに記載のシステム。 （６）集ｖＬ回路バス導線が焦ゼ【回路チップの上面上
   に形成され、上記の上面の周りにのびて１１で。 該バス導線は少なくとも２つの端部を有し、各端は上記
   のパッドの中の隣接するパッドに接続さオｂ、この隣接
   するパッドの各々は上記の個々の接続手段の１つを介し
   て上記の包囲導電リングに接続されている特許請求の範
   囲第（２）項に記載のシステム。 （７）上記の集積回路チップパッケージ基板はセラミッ
   ク材料より成る特許請求の範囲第（１）項、第（２）項
   、第（３）項いずれかに記載のシステム。 （８）上記のバス導体、パッド、導電リング、ピンは金
   属より成る特許請求の範囲第（６）項に記載のシステム
   。 （９）上記のチップパッケージ基板装着区域の上を覆う
   金属層を有し、上記のチップはこの金属層の上に載って
   いる特許請求の範囲第（２）項に記載のシステム。 （１０）上記の第１の導電リングと同心の少なくとも１
   つの付加的な導電リンクをａｉｉえ、こＪｂ４士上記の
   ピンのそれぞれに接続されてｂ）る特許請求の範囲第（
   １）項、第（２）項、第（６）項、第（８）項、第（９
   ）項いずれかに記載のシステム。