JP2793378B2 - セミカスタム半導体集積回路マクロセル設計法 - Google Patents

セミカスタム半導体集積回路マクロセル設計法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はセミカスタム半導体集
積回路マクロセル設計法に係わり、特にマクロセルの信
号端子の改良に関する。
【０００２】
【従来の技術】セミカスタム半導体集積回路装置は、あ
らかじめ用意されている各種のマクロセルを組み合わせ
ることにより構築される。マクロセルとは、ＲＯＭ部、
ＲＡＭ部等の大きいブロック（マクロブロック）から、
ロジック部等を構成するスタンダ−ドセル等の小さいブ
ロック（プリミティブセル）まで、標準化されて用意さ
れている集積回路部を一括して表す言葉である。以下、
本明細書中、マクロセルはこのようなものを表す言葉と
して用いることにする。
【０００３】図４５は、従来のマクロセルを示す図であ
る。
【０００４】図４５に示すように、マクロセル１０、２
０は各々、信号端子Ａ〜Ｈを持つ。また信号端子Ａ〜Ｈ
は、各信号毎に１つずつ設けられる。信号端子Ａ〜Ｈの
うち、所望の信号端子どうしは、自動配線技術を用いて
設計される配線１４により互いに結線されている。
【０００５】図４６は、その他の従来のマクロセルを示
す図である。
【０００６】図４６に示すように、配線ピッチＸ、Ｙが
決められた自動配線技術を用いる場合、配線１４は決め
られた配線ピッチＸ、Ｙで設けられ、所望の信号端子ど
うしは、配線１４により互いに結線されている。
【０００７】
【発明が解決しようとする課題】従来のマクロセルで
は、信号端子が各信号毎に１つしか設けられていないの
で、配線は信号端子の設定位置に必ず結線されなければ
ならない。このため、マクロセルの配置が変わった場合
等、マクロセル間の最短距離で信号端子どうしが結線さ
れなくなる。そればかりか、配線がＸ方向、Ｙ方向にそ
れぞれ折れ曲がってしまうので、配線領域（チャネル領
域）の拡大を強いられ、チップサイズが増大する。
【０００８】この発明は上記のような点に鑑みて為され
たもので、その目的は、信号端子どうしを結線する配線
の長さを低減でき、チップサイズを縮小できるセミカス
タム半導体集積回路マクロセル設計法を提供することに
ある。
【０００９】
【課題を解決するための手段】この発明のセミカスタム
半導体集積回路マクロセル設計法は、標準化された回路
をマクロセルとして集積回路設計前に準備しておくセミ
カスタム半導体集積回路マクロセル設計法において、Ｘ
方向の配線ピッチとＹ方向の配線ピッチとが互いに異な
っているとき、同一信号が供給される信号端子を、マク
ロセルの同一辺に複数持たせ、かつ前記信号端子間の間
隔を、Ｘ方向の配線ピッチとＹ方向の配線ピッチとの公
倍数に設定し、前記マクロセルを９０度および２７０度
のいずれかに回転可能としたことを特徴とする。
【００１０】また、同一信号が供給される信号端子を、
マクロセルの隣接する辺に複数持たせ、かつ一つの辺に
設けられた信号端子間の間隔を、Ｘ方向の配線ピッチと
Ｙ方向の配線ピッチとの公倍数に設定して前記信号端子
各々を前記公倍数となる位置にのみ配置し、前記マクロ
セルを９０度および２７０度のいずれかに回転可能とし
たことを特徴とする。
【００１１】また、同一信号が供給される信号端子を、
マクロセルの少なくとも一つの辺とマクロセルの内部と
にそれぞれ持たせ、かつ前記一つの辺に設けられた信号
端子と、マクロセルの内部に設けられた信号端子上を通
り、前記一つの辺に対して平面的に直交する仮想的な線
との間隔を、Ｘ方向の配線ピッチとＹ方向の配線ピッチ
との公倍数に設定して前記信号端子各々を前記公倍数と
なる位置にのみ配置し、前記マクロセルを９０度および
２７０度のいずれかに回転可能としたことを特徴とす
る。
【００１２】また、同一信号が供給される信号端子を、
マクロセルの内部に複数持たせ、かつ前記信号端子間の
間隔を、Ｘ方向の配線ピッチとＹ方向の配線ピッチとの
公倍数に設定して前記一つの辺に設けられた信号端子を
前記公倍数となる位置に配置し、前記内部に設けられた
信号端子をＸ方向の配線トラックとＹ方向の配線トラッ
クとの交点に配置し、前記マクロセルを９０度および２
７０度のいずれかに回転可能としたことを特徴とする。
また、同一信号が供給される信号端子を、マクロセルの
同一辺に複数持たせ、かつ前記信号端子のうち、少なく
とも一つをＸ方向の配線トラックに合う位置、少なくと
も他の一つをＹ方向のトラックに合う位置にそれぞれ配
置し、前記内部に設けられた前記信号端子をＸ方向の配
線トラックとＹ方向の配線トラックとの交点に配置し、
前記マクロセルを９０度および２７０度のいずれかに回
転可能としたことを特徴とする。また、同一信号が供給
される信号端子を、マクロセルの内部に複数持たせ、か
つ前記信号端子のうち、少なくとも一つをＸ方向の配線
トラックに合う位置、少なくとも他の一つを前記Ｘ方向
の配線トラックとＹ方向の配線トラックとの交点にそれ
ぞれ配置し、前記マクロセルを９０度および２７０度の
いずれかに回転可能としたことを特徴とする。また、同
一信号が供給される信号端子を、マクロセルの内部に複
数持たせ、前記信号端子各々をＸ方向の配線トラックと
Ｙ方向の配線トラックとの交点にそれぞれ配置し、前記
マクロセルを９０度および２７０度のいずれかに回転可
能としたことを特徴とする。
【００１３】
【作用】上記のようなマクロセル設計法にあっては、マ
クロセルに、同一信号が供給される信号端子を複数設け
ることによって、マクロセルの信号端子どうしを結線す
る際、これらの端子を結ぶ全ての配線の組み合わせのう
ちから、配線の長さが短くなるものが選ばれる。例えば
マクロセルの同一辺に、同一信号が供給される信号端子
を複数もってくれば、マクロセルを互いにずらした時
に、また、マクロセルがアレイ状に並んでおり、その並
ぶ順序を変えた時等に、特に配線の長さを短くできる。
さらに、Ｘ方向の配線ピッチとＹ方向の配線ピッチとが
互いに異なっている。このような際に、例えば同一信号
が供給される信号端子を、マクロセルの同一辺に複数設
けたとき、これら信号端子間の間隔を、Ｘ方向の配線ピ
ッチとＹ方向の配線ピッチとの公倍数に設定する。これ
により、マクロセルを９０度および２７０度のいずれか
に回転させても、複数設けられた信号端子の位置を、Ｘ
方向の配線トラックと、Ｙ方向の配線トラックとに合わ
せることができる。複数設けられた信号端子の位置が、
Ｘ方向の配線トラックと、Ｙ方向の配線トラックとに合
えば、マクロセルを９０度および２７０度のいずれかに
回転させても、マクロセルの信号端子どうしを、配線の
長さが短くなるように結線できる。よって、マクロセル
を９０度および２７０度のいずれかに回転可能となり、
マクロセルのレイアウトに、より高い自由度を得ること
ができる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００１５】［第１の実施例］図１は、この発明の第１
の実施例に係わるマクロセル設計法を説明するマクロセ
ル構成図である。
【００１６】図１に示すように、第１の実施例は、マク
ロセル１０、１２各々において、１つの辺に沿って同一
信号が供給される信号端子を複数設けたものである。例
えば信号Ａの入／出力に使用する信号端子としてＡ１お
よびＡ２がそれぞれ、マクロセル１０の１つの辺に沿っ
て設けられている。同様に、信号Ｂの入／出力に使用す
る信号端子としてＢ１およびＢ２、…、信号Ｈの入／出
力に使用する信号端子としてＨ１およびＨ２がそれぞ
れ、マクロセル１２の１つの辺に沿って設けられてい
る。
【００１７】上記構成のマクロセルによれば、例えば信
号Ａの信号端子と信号Ｆの信号端子とを結線する場合、
配線１４の長さが最も短くなる信号端子Ａ２と信号端子
Ｆ２とが選ばれて結線される。これにより、信号端子ど
うしを結線する配線１４を短くでき、かつ配線１４の折
れ曲がりも緩和できる。よって、配線領域を効率良く使
えるようになりチップサイズを縮小できる。
【００１８】［第２の実施例］図４６に示したような配
線ピッチが決められた自動配線技術を用いる場合、Ｘ方
向、Ｙ方向の配線ピッチがそれぞれ異なっているのが一
般的である。これは、例えばヴィアホ−ルによる段差数
の等により、第１層アルミニウムの平坦度と第２層アル
ミニウムの平坦度とに差が生じるためである。このよう
なセミカスタム集積回路装置は、従来、信号端子の設定
位置がＸ方向のピッチか、若しくはＹ方向のピッチかの
いずれかに合わせられていた。しかし、このようなマク
ロセルを９０度、あるいは２７０度回転させると、信号
端子の設定位置が配線ピッチに合わなくなり、信号端子
どうしを結線できなくなる。すなわち、マクロセルを０
度、１８０度のいずれかにしか回転できず、マクロセル
のレイアウトに自由度がない。
【００１９】そこで第２の実施例は、Ｘ方向、Ｙ方向の
配線ピッチがそれぞれ異なっていても、マクロセルを９
０度、あるいは２７０度回転を可能とした例である。
【００２０】図２は、この発明の第２の実施例に係わる
マクロセル設計法を説明するマクロセル構成図である。
【００２１】第２の実施例は、マクロセル２０に、１つ
の辺に沿って同一信号が供給される信号端子を複数設
け、かつこれら端子間の間隔ｄを、Ｘ方向の配線ピッチ
ＸとＹ方向の配線ピッチＹとの最小公倍数、または単に
その公倍数に設定したものである。
【００２２】上記マクロセル２０によれば、マクロセル
の１つの辺に沿って同一信号が供給される信号端子が複
数設けられている。これにより第１の実施例と同様、信
号端子どうしを結線する配線を短くでき、かつ配線１４
の折れ曲がりも緩和できる。その上、これらの複数の信
号端子、例えばＡ１とＡ２との間隔ｄが配線ピッチＸと
配線ピッチＹとの最小公倍数である。これにより図３に
示すように、マクロセル２０を９０度、もしくは２７０
度回転させても、信号端子Ａ１、Ａ２、Ｂ１、Ｂ２の設
定位置はそれぞれ、Ｙ方向の配線トラック２４に合うよ
うになる。従って、マクロセルを９０度、あるいは２７
０度に回転させられるようになり、マクロセルのレイア
ウトに自由度が得られる。
【００２３】図４は図２、図３にそれぞれに示したマク
ロセル２０を、配線１４により結線した状態を示す図で
ある。図４において、図２、図３と同一の部分には同一
の参照符号を付し、その説明については省略する。
【００２４】［第３の実施例］第３の実施例は、第２の
実施例と同様に、Ｘ方向、Ｙ方向の配線ピッチがそれぞ
れ異なっていても、マクロセルを９０度、あるいは２７
０度回転を可能とするものである。
【００２５】図５は、この発明の第３の実施例に係わる
マクロセル設計法を説明するマクロセル構成図である。
【００２６】第３の実施例は、図５に示すように、マク
ロセル３０の１つの辺に沿って同一信号が供給される信
号端子を複数設けたものである。さらに、これら複数の
端子のうち、少なくとも１つをＸ方向配線トラック２２
に合うようにし、また少なくとも１つをＹ方向配線トラ
ック２４に合うようにしたものである。例えば信号Ａの
入／出力に使用する信号端子としてＡｘおよびＡｙがそ
れぞれ、マクロセル３０の１つの辺に沿って設けられて
いる。信号端子ＡｘはＸ方向の配線トラック２２に合う
端子であり、また信号端子ＡｙはＹ方向の配線トラック
２４に合う端子である。同様に、信号Ｂの入／出力に使
用する信号端子としてＢｘおよびＢｙがそれぞれ設けら
れている。信号端子ＢｘはＸ方向の配線トラック２２に
合う端子であり、また信号端子ＢｙはＹ方向の配線トラ
ック２４に合う端子、…、信号端子ＦｘはＸ方向の配線
トラック２２に合う端子であり、また信号端子ＦｙはＹ
方向の配線トラック２４に合う端子である。
【００２７】上記構成のマクロセル３０によれば、Ｘ方
向の配線ピッチＸとＹ方向の配線ピッチＹとがそれぞれ
異なっていても、例えば信号端子Ａｘ、あるいはＡｙの
少なくともどちらかがＸ方向配線トラック２２に合う、
またはＹ方向配線トラック２４に合う。従って、図６に
示すように、マクロセル３０を９０度、もしくは２７０
度回転させても、信号端子どうしを結線でき、マクロセ
ルのレイアウトに自由度が得られる。
【００２８】図７は図５、図６にそれぞれ示したマクロ
セル３０を、配線１４により結線した状態を示す図であ
る。図７において、図５、図６と同一の部分には同一の
参照符号を付し、その説明については省略する。
【００２９】［第４の実施例］図８は、この発明の第４
の実施例に係わるマクロセル設計法を説明するマクロセ
ル構成図である。
【００３０】図８に示すように、第４の実施例は、マク
ロセル４０、４２各々において、隣接する各々の辺に沿
って同一信号が供給される信号端子をそれぞれ設けたも
のである。例えば信号Ａの入／出力に使用する信号端子
Ａ１がマクロセル４０の第１の辺４４に沿って設けら
れ、さらに信号端子Ａ２が第１の辺４４に隣接する第２
の辺４５に沿って設けられている。またマクロセル４２
には、例えば信号Ｅの入／出力に使用する信号端子Ｅ１
がマクロセル４２の第１の辺４６に沿って設けられ、さ
らに信号端子Ｅ２が第１の辺４６に隣接する第２の辺４
７に沿って設けられている。
【００３１】上記構成のマクロセルにおいても、第１の
実施例同様に、信号端子どうしを結線する配線１４の長
さを低減でき、また配線１４の折れ曲がりも緩和できる
のでチップサイズを縮小できる。
【００３２】［第５の実施例］図９は、この発明の第５
の実施例に係わるマクロセル設計法を説明するマクロセ
ル構成図である。
【００３３】図９に示すように第５の実施例は、マクロ
セル５０に第４の実施例と同様、隣接する各々の辺に沿
って同一信号が供給される信号端子をそれぞれ設けたも
のである。かつマクロセル５０の１つの辺に設けられた
信号端子間の間隔ｄを、Ｘ方向の配線ピッチＸとＹ方向
の配線ピッチＹとの最小公倍数、または単にその公倍数
としたものである。
【００３４】上記マクロセル５０によれば、図１０に示
すようにマクロセル５０を９０度、もしくは２７０度回
転させても、第２の実施例と同様に、信号端子Ａ１、Ａ
２、…、Ｄ１、Ｄ２の設定位置はそれぞれ、Ｘ方向の配
線トラック２２およびＹ方向の配線トラック２４にそれ
ぞれ合う。従って、マクロセルを９０度、あるいは２７
０度に回転でき、マクロセルのレイアウトに自由度が得
られる。
【００３５】図１１は図９、図１０にそれぞれに示した
マクロセル５０を、配線１４により結線した状態を示す
図である。図１１において、図９、図１０と同一の部分
には同一の参照符号を付し、その説明については省略す
る。
【００３６】［第６の実施例］図１２は、この発明の第
６の実施例に係わるマクロセル設計法を説明するマクロ
セル構成図である。
【００３７】第５の実施例は基本的に、マクロセル５０
に第４の実施例と同様、隣接する各々の辺に沿って同一
信号が供給される信号端子をそれぞれ設けたものであ
る。さらに、これら複数の端子のうち、少なくとも１つ
をＸ方向の配線トラック２２に合うようにし、また少な
くとも１つをＹ方向の配線トラック２４に合うようにし
たものである。例えば信号Ａの入／出力に使用する信号
端子としてＡｘ１、Ａｘ２、Ａｙ１、Ａｙ２が設けられ
ている。これらの端子のうち信号端子Ａｘ１、Ａｙ１は
マクロセル６０の第１の辺６４にそれぞれ設けられ、信
号端子Ａｘ２およびＡｙ２は第１の辺６４に隣接する第
２の辺６５にそれぞれ設けられている。信号端子Ａｘ１
およびＡｘ２はそれぞれＸ方向の配線トラック２２に合
う端子であり、また信号端子Ａｙ１およびＡｙ２はＹ方
向の配線トラック２４に合う端子である。同様に、信号
端子Ｂｘ１およびＢｘ２はそれぞれＸ方向の配線トラッ
ク２２に合う端子であり、また信号端子Ｂｙ１およびＢ
ｙ２はＹ方向の配線トラック２４に合う端子である。信
号端子Ｃｘ１およびＣｘ２はそれぞれＸ方向の配線トラ
ック２２に合う端子であり、また信号端子Ｃｙ１および
Ｃｙ２はＹ方向の配線トラック２４に合う端子である。
【００３８】上記構成のマクロセル６０によれば、第３
の実施例と同様、図１３に示すように、マクロセル６０
を９０度、もしくは２７０度回転させても、例えばＸ方
向配線トラック２２には、信号端子Ａｘ１およびＡｘ２
のいずれかが合う。またＹ方向配線トラック２４には、
信号端子Ａｙ１およびＡｙ２のいずれかが合う。従っ
て、マクロセルを９０度、あるいは２７０度に回転で
き、マクロセルのレイアウトに自由度が得られる。
【００３９】図１４は図１２、図１３にそれぞれ示した
マクロセル６０を、配線１４により結線した状態を示す
図である。図１４において、図１２、図１３と同一の部
分には同一の参照符号を付し、その説明については省略
する。
【００４０】［第７の実施例］図１５は、この発明の第
７の実施例に係わるマクロセル設計法を説明するマクロ
セル構成図である。
【００４１】図１５に示すように第７の実施例は、同一
信号が供給される信号端子を、マクロセルの一つの辺と
マクロセルの内部とにそれぞれ設けたものである。例え
ば信号Ａが供給される信号端子Ａ１がマクロセル７０の
一つの辺に沿って設けられ、さらに信号端子Ａ２、Ａ３
がマクロセル７０の内部にそれぞれ設けられている。同
様に、信号Ｂが供給される信号端子Ｂ１がマクロセル７
０の一つの辺に沿って設けられ、信号端子Ｂ２がマクロ
セル７０の内部に設けられている。…、信号Ｇが供給さ
れる信号端子Ｇ１がマクロセル７２の一つの辺に沿って
設けられ、また信号端子Ｇ２が信号端子Ｇ１が設けられ
ている辺と隣接する辺に沿って設けられている。信号端
子Ｇ３はマクロセル７２の内部に設けられている。
【００４２】上記構成のマクロセルにおいても、第１の
実施例と同様に、信号端子どうしを互いに結線する配線
１４の長さを低減でき、結果、チップサイズを縮小でき
る。
【００４３】［第８の実施例］図１６は、この発明の第
８の実施例に係わるマクロセル設計法を説明するマクロ
セル構成図である。
【００４４】図１６に示すように第８の実施例は、同一
信号が供給される信号端子を、マクロセル８０の一つの
辺とマクロセル８０の内部とにそれぞれ設け、かつ信号
端子Ａ１と信号端子Ａ２との間隔ｄが配線ピッチＸと配
線ピッチＹとの最小公倍数、または単にその公倍数に設
定されたものである。
【００４５】上記構成のマクロセル８０によれば、図１
７に示すようにマクロセル８０を９０度、もしくは２７
０度回転させても、端子Ａ１、Ａ２はともにＸ方向配線
トラック２２、Ｙ方向配線トラック２４にそれぞれ合
う。
【００４６】図１８は、図１６、図１７にそれぞれ示し
たマクロセル８０を、配線１４により結線した状態を示
す図である。図１８において、図１６、図１７と同一の
部分には同一の参照符号を付し、その説明については省
略する。
【００４７】［第９の実施例］図１９は、この発明の第
９の実施例に係わるマクロセル設計法を説明するマクロ
セル構成図である。
【００４８】図１９に示すように第９の実施例は、同一
信号が供給される信号端子を、マクロセル９０の一つの
辺に複数設け、さらにマクロセル９０の内部にも複数設
けたものである。その上さらに、例えばマクロセル９０
の一つの辺および内部各々に複数設けた信号端子のう
ち、少なくとも一つをＸ方向配線トラック２２に合うよ
うにし、また少なくとも一つをＹ方向配線トラック２４
に合うようにしたものである。例えばマクロセル９０の
内部に設けられた信号端子のうち、例えば信号端子Ａｘ
１、Ａｙ２ではそれぞれ、Ａｘ１がＸ方向配線トラック
２２に合い、またＡｘ２がＹ方向配線トラック２４に合
う。また、マクロセル９０の一つの辺に沿って設けられ
た信号端子Ａｙ３、Ａｘ４ではそれぞれ、Ａｙ３がＹ方
向配線トラック２４に合い、またＡｘ４がＸ方向配線ト
ラック２２に合う。さらにこの例では、第６の実施例の
ように信号端子Ａｙ３、Ａｘ４が設けられた辺と隣接す
る辺に、信号端子Ａｘ５、Ａｙ６が設けられている。こ
のように、この発明は各実施例を様々に組み合わせての
実施が可能である。
【００４９】上記構成のマクロセル９０によれば、図２
０に示すようにマクロセル９０を９０度、もしくは２７
０度回転にさせても、例えばＸ方向配線トラック２２に
は、信号端子Ａｘ１、Ａｘ４、Ａｘ５のいずれかが合
い、またＹ方向配線トラック２４には、信号端子Ａｙ
２、Ａｙ３、Ａｙ６のいずれかが合う。
【００５０】図２１は、図１９、図２０にそれぞれ示し
たマクロセル９０を、配線１４により結線した状態を示
す図である。図２１において、図１９、図２０と同一の
部分には同一の参照符号を付し、その説明については省
略する。
【００５１】［第１０の実施例］図２２は、この発明の
第１０の実施例に係わるマクロセル設計法を説明するマ
クロセル構成図である。
【００５２】図２２に示すように第１０の実施例は、同
一信号が供給される信号端子をマクロセル１００の一つ
の辺に複数設け、さらにマクロセル１００の内部にも複
数設けたものである。マクロセル１００の一つの辺に設
けられた複数の端子は、少なくとも一つがＸ方向配線ト
ラック２２に合い、また少なくとも一つがＹ方向配線ト
ラック２４に合う。さらにマクロセル１００の内部に設
けられた複数の端子は、Ｘ方向配線トラック２２および
Ｙ方向配線トラック２４との交点に設けられる。例えば
図２２では、信号端子Ａｘｙ１は、Ｘ方向配線トラック
２２とＹ方向配線トラック２４との交点に設けられてい
る。信号端子Ａｘｙ２は、端子Ａｘｙ１が設けられたＸ
方向配線トラック２２に設けられるとともに、Ｘ方向の
配線ピッチＸに合う位置に設けられている。このように
設けられた信号端子Ａｘｙ２は、例えば図２３に示すよ
うに、マクロセル１００を９０度もしくは２７０度回転
させた時には、Ｘ方向配線トラック２２とＹ方向配線ト
ラック２４との交点に来るようになる。
【００５３】上記構成のマクロセル１００によれば９０
度もしくは２７０度に回転させることができる。その
上、マクロセル１００の内部に設けられた信号端子がＸ
方向配線トラック２２とＹ方向配線トラック２４との交
点に設けられているため、内部の信号端子には、Ｘ方
向、Ｙ方向いずれの方向からでも配線を接続できる。
【００５４】図２４は、図２２、図２３にそれぞれ示し
たマクロセル１００を、配線１４により結線した状態を
示す図である。図２４において、図２２、図２３と同一
の部分には同一の参照符号を付し、その説明については
省略する。
【００５５】［第１１の実施例］図２５は、この発明の
第１１の実施例に係わるマクロセル設計法を説明するマ
クロセル構成図である。
【００５６】図２５に示すように第１１の実施例は、同
一信号が供給される信号端子を、マクロセル１１０の内
部にそれぞれ設けたものである。例えば信号Ａが供給さ
れる信号端子Ａ１、Ａ２がそれぞれマクロセル１１０の
内部に設けられており、また信号Ｂが供給される信号端
子Ｂ１、Ｂ２がそれぞれマクロセル１１０の内部に設け
られている。同様に、マクロセル１１２の内部には、例
えば信号Ｃが供給される信号端子Ｃ１、Ｃ２、信号Ｄが
供給される信号端子Ｄ１、Ｄ２がそれぞれ設けられてい
る。
【００５７】上記構成のマクロセルにおいても、第１の
実施例と同様に、信号端子どうしを互いに結線する配線
１４の長さを低減でき、結果、チップサイズを縮小でき
る。
【００５８】［第１２の実施例］図２６は、この発明の
第１２の実施例に係わるマクロセル設計法を説明するマ
クロセル構成図である。
【００５９】図２６に示すように第１２の実施例は、同
一信号が供給される信号端子を、マクロセル１２０の内
部にそれぞれ設け、かつ信号端子の間隔ｄ１、ｄ２をそ
れぞれ、配線ピッチＸと配線ピッチＹとの最小公倍数も
しくはその公倍数に設定したものである。
【００６０】上記構成のマクロセル１２０によれば、図
２７に示すように９０度もしくは２７０度回転させて
も、信号端子Ａ１、Ａ２、Ｂ１、Ｂ２はそれぞれ、Ｘ方
向の配線トラック２２、Ｙ方向の配線トラック２４に合
う。
【００６１】図２８は、図２６、図２７にそれぞれ示し
たマクロセル１２０を、配線１４により結線した状態を
示す図である。図２８において、図２６、図２７と同一
の部分には同一の参照符号を付し、その説明については
省略する。
【００６２】［第１３の実施例］図２９は、この発明の
第１３の実施例に係わるマクロセル設計法を説明するマ
クロセル構成図である。
【００６３】図２９に示すように第１３の実施例は、同
一信号が供給される信号端子を、マクロセル１３０の内
部に複数設け、かつ例えば複数設けた信号端子のうち、
少なくとも一つをＸ方向配線トラック２２に合うように
し、また少なくとも一つをＹ方向配線トラック２４に合
うようにしたものである。例えばマクロセル１３０の内
部に設けられた信号端子のうち、例えば信号端子Ａｘ１
はＸ方向配線トラック２２に合い、信号端子Ａｙ２がＹ
方向配線トラック２４に合う。また信号端子Ｂｘ１はＸ
方向配線トラック２２に合い、信号端子Ｂｙ２がＹ方向
配線トラック２４に合う。
【００６４】上記構成のマクロセル１３０によれば、図
３０に示すようにマクロセル１３０を９０度、もしくは
２７０度回転にさせると、例えばＹ方向配線トラック２
４には、信号端子Ａｙ２、Ｂｙ２が合う。
【００６５】図３１は、図２９、図３０にそれぞれ示し
たマクロセル１３０を、配線１４により結線した状態を
示す図である。図３１において、図２９、図３０と同一
の部分には同一の参照符号を付し、その説明については
省略する。
【００６６】［第１４の実施例］図３２は、この発明の
第１４の実施例に係わるマクロセル設計法を説明するマ
クロセル構成図である。
【００６７】図２９に示すように第１４の実施例は、同
一信号が供給される信号端子を、マクロセル１４０の内
部に複数設け、かつ例えば複数設けた信号端子をそれぞ
れ、Ｘ方向配線トラック２２とＹ方向配線トラック２４
との交点に設けたものである。例えばマクロセル１４０
の内部に設けられた信号端子のうち、例えば信号端子Ａ
ｘｙ１、Ｂｘｙ１はそれぞれＸ方向配線トラック２２と
Ｙ方向配線トラック２４との交点に設けられている。ま
た信号端子Ａｘｙ２、Ｂｘｙ２はそれぞれ、図３３に示
すようにマクロセル１４０を９０度もしくは２７０度回
転させた時、Ｘ方向配線トラック２２とＹ方向配線トラ
ック２４との交点に設けられている。
【００６８】上記構成のマクロセル１４０によれば、マ
クロセル１４０を９０度もしくは２７０度回転にさせる
ことができる。その上、マクロセル１４０内部に設けら
れた信号端子にはＸ方向、Ｙ方向のいずれからも配線を
接続できる。
【００６９】図３４は、図３２、図３３にそれぞれ示し
たマクロセル１４０を、配線１４により結線した状態を
示す図である。図３４において、図３２、図３３と同一
の部分には同一の参照符号を付し、その説明については
省略する。
【００７０】［第１５の実施例］第１５の実施例は、こ
の発明に係わる設計法を用いて形成されるセミカスタム
半導体集積回路の例を示すものである。
【００７１】図３５〜図３８はそれぞれ、そのセミカス
タム半導体集積回路装置において、チップ上でのマクロ
セル配置パタ−ンを示す図である。
【００７２】まず、図３５に示すように、半導体集積回
路装置チップ２００上にはマクロセルとして、ＲＡＭ、
ＲＯＭ等を成すマクロブロック２１０、２２０、２３０
が配置されている。またロジック等を成すブロックとし
てブロック２４０が配置されている。ブロック２４０は
スタンダ−ドセル方式やゲ−トアレイ方式等を用いて構
築されるものであり、そのブロック２４０は、ＡＮＤや
ＯＲ等の論理回路等より成るプリミティブセル２５０を
組み合わせることにより形成されている。この実施例で
は、マクロブロック２１０、２２０、２３０がそれぞ
れ、同一信号が供給される信号端子を複数持つ。例えば
マクロブロック２１０には、信号Ａが供給される信号端
子としてＡ１、Ａ２がそれぞれ、マクロブロック２１０
の同一の辺に沿って設けられ、またその辺に隣接する辺
に同じ信号Ａが供給される信号端子Ａ３が設けられてい
る。同様に、マクロセル２２０、２３０もそれぞれ、同
一信号が供給される信号端子を複数持つ。例えばＢ１と
Ｂ２、Ｄ１とＤ２等である。
【００７３】上記構成のセミカスタム半導体集積回路装
置において、マクロブロック２１０、２２０、２３０の
配置を変えると次のようになる。
【００７４】例えばロジック部の容量拡大を図るため
に、図３６に示すようにマクロブロック２１０をずら
し、ブロック２４０のプリミティブセル２５０のアレイ
を増加させたとする。このような場合、マクロブロック
２１０の信号端子Ａ１とマクロブロック２２０の信号端
子Ｂ１とを接続する配線が従来では長くなる。しかし、
この発明に係わるマクロセルを用いていれば、マクロブ
ロック２１０をずらしても、同一辺に設けられたもうひ
とつの信号端子Ａ２と信号端子Ｂ１とを接続することに
より配線の長大化を抑制できる。
【００７５】なお、この実施例において、マクロブロッ
クとプリミティブセルとの接続状態の図示は省略する。
【００７６】また、図３７に示すように、マクロブロッ
ク２３０を９０度回転させて、ブロック２４０の領域の
拡大を図った場合でも、この発明に係わるマクロセルを
用いていれば次のようになる。例えばマクロセル２４０
は、隣接した辺それぞれに信号Ｄが供給される信号端子
Ｄ１、Ｄ２を持っている。これらの端子を用いて、接続
されるべき信号端子Ｃ１に近いほうの端子を、Ｄ１とＤ
２とから選択して、選択された信号端子、例えばＤ２と
信号端子Ｃ１とを接続することにより、配線の長大化を
抑制できる。
【００７７】また、図３８に示すように、マクロブロッ
ク２１０を２７０度、マクロブロック２２０を９０度、
マクロブロック２３０を９０度にそれぞれ回転させた場
合でも、上記同様に、例えば配線が短くなる端子どうし
の組み合わせを選択し、接続することにより、配線の長
大化を抑制できる。
【００７８】［第１６の実施例］第１６の実施例は、こ
の発明に係わる設計法を用いて形成されるセミカスタム
半導体集積回路のその他の例である。
【００７９】この実施例は、特に第１５の実施例では省
略したマクロブロックとプリミティブセルとの接続、お
よびプリミティブセルどうしの接続について説明するも
のである。
【００８０】図３９、図４０はそれぞれ、そのセミカス
タム半導体集積回路装置において、チップ上でのマクロ
セル配置パタ−ンを示す図であり、特にマクロブロック
とプリミティブセルとの接続部分を拡大して示す図であ
る。
【００８１】図３９に示すように、マクロブロック３０
０は、信号Ｇが供給される信号端子としてＧ１、Ｇ２を
ブロック３００の隣接した辺にそれぞれ持つ。またブロ
ック３０２は、スタンダ−ドセル方式やゲ−トアレ−方
式等を用いて構築されるもので、例えばプリミティブセ
ル３１０Ａ〜３１０Ｉをそれぞれ組み合わせることによ
り成る。プリミティブセル３１０Ａ〜３１０Ｉも、マク
ロブロック３００と同様に、同一信号が供給される信号
端子を複数持っている。例えばこの実施例では、セル３
１０Ａ〜３１０Ｉそれぞれの同一の辺に、例えばＨ１と
Ｈ２、Ｊ１とＪ２というように複数持つ。
【００８２】上記構成のセミカスタム半導体集積回路装
置において、例えば図４０に示すように、ブロック３０
２を９０度もしくは２７０度回転させた場合には、次の
ようになる。
【００８３】すなわち、回転前には、マクロブロック３
００の信号端子Ｇ１と、プリミティブセル３１０Ａの信
号端子Ｈ２とをそれぞれ配線１４より接続していたが、
回転後には、端子Ｇ１よりも端子Ｇ２のほうが端子Ｈ２
に近くなるので、端子Ｇ２と端子Ｈ２とをそれぞれ配線
１４により接続する。
【００８４】また、図４０に示すように、例えばプリミ
ティブセル３１０Ｈと３１０Ｉとの配置位置をそれぞれ
変えた場合には、次のようになる。
【００８５】すなわち、プリミティブセルの位置を変え
る前は、セル３１０Ｆの信号端子Ｓ２とセル３１０Ｈの
信号端子Ｖ１とをそれぞれ配線１４より接続していた。
しかし、位置を変えた後は、端子Ｖ１よりも端子Ｖ２の
ほうが端子Ｓ１に近くなるので、端子Ｓ１と端子Ｖ２と
をそれぞれ配線１４により接続する。
【００８６】以上のように、この発明は、ＲＯＭ部、Ｒ
ＡＭ部等の大きいブロック（マクロブロック）から、ロ
ジック部等を構成するスタンダ−ドセル等の小さいブロ
ック（プリミティブセル）まで適用できる。そして、第
１〜第１４の実施例によりそれぞれ説明してきたよう
に、同一信号の信号端子を、マクロセルの同一の辺に複
数設ける、あるいは隣接する辺それぞれに設ける、ある
いは辺とマクロセルの内部とにそれぞれ設ける、あるい
はマクロセルの内部に複数設けるというようにして、Ｃ
ＡＤのライブラリ−に標準化して登録しておけば、配線
の長大化を抑制でき、チップサイズの縮小を図れる設計
法が得られるものである。
【００８７】［第１７の実施例］この実施例は、第１〜
第１６の実施例で説明したマクロセルを、半導体基板上
に形成した場合を示す例である。
【００８８】図４１は半導体基板上に形成されたゲ−ト
電極パタ−ンを示すパタ−ン平面図、図４２は図４１で
示したパタ−ン上に第１層メタル配線を形成した時のパ
タ−ンを示す図、図４３は第２層メタル配線を形成した
時のパタ−ンを示す図、図４４は第２層メタル配線を形
成した時のその他のパタ−ンを示す図である。
【００８９】図４１において、参照符号４００はセル枠
であり、例えばＣＡＤの登録パタ−ンの範囲を示してい
る。参照符号４０２はＮ型ウェルを示しており、同様に
参照符号４０４はＰ型ウェルを示している。参照符号４
０６はＰチャネル型ＭＯＳＦＥＴのＳＤＧ領域を示して
おり、同様に参照符号４０８はＮチャネル型ＭＯＳＦＥ
ＴのＳＤＧ領域を示している。ＳＤＧ領域４０６、４０
８上には、例えばポリシリコン等より成るゲ−ト電極４
１０が形成されている。ＳＤＧ領域４０６、４０８上に
それぞれ設けられているエリア４１２、およびゲ−ト電
極４１０上にそれぞれ設けられているエリア４１４はそ
れぞれ、第１層メタル配線がコンタクトされるコンタク
トエリアを示している。
【００９０】図４２は、図４１に示すパタ−ンの上に、
例えばアルミニウム等より成る第１層メタル配線４１６
Ａ、４１６Ｂ、４１６Ｃをそれぞれ形成した時の平面パ
タ−ンを示している。第１層メタル配線４１６Ａは、例
えばＶｃｃレベルが供給されている高電位電源線であ
り、第１層メタル配線４１６Ｂは、例えばＶｓｓレベル
が供給されている低電位電源線である。第１層メタル配
線４１６Ｃは、ＭＯＳＦＥＴのソ−ス／ドレインやゲ−
ト等に接続される回路配線である。第１層メタル配線４
１６Ｃ上に設けられたエリア４１８は、第２層メタル配
線がコンタクトされるコンタクトエリアを示している。
コンタクトエリア４１８は、第１層メタル配線４１６Ｃ
一つにつき、複数設けられている。すなわち、コンタク
トエリア４１８は信号端子となるものであり、例えばＣ
ＡＤには、このコンタクトエリア４１８の位置を信号端
子の設定位置として登録しておく。ＣＡＤはこのコンタ
クトエリア４１８を狙って、例えば図４３に示すような
第２層メタル配線４２０Ａ〜４２０Ｄを設計する。また
コンタクトエリア４１８は、第１層メタル配線４１６Ｃ
一つにつき、複数あるので、これらのうちから、第１〜
第１６の実施例で説明したように、配線４２０Ａ〜４２
０Ｄの長さがそれぞれ短くなるものが選ばれ、選ばれた
端子どうしが結線される。例えば図４３に示すパタ−ン
ではなく、例えば図４４に示すような第２層メタル配線
４２０Ａ〜４２０Ｄパタ−ンともできる。図４３、図４
４に示す双方のパタ−ンとも、信号の流れは全く同じで
ある。
【００９１】尚、この実施例ではパタ−ン例としてプリ
ミティブセルを選んだが、マクロブロックを形成する場
合にも、この実施例のように、例えば信号が流れる第１
層メタル配線に、第２層メタルのコンタクトエリアを複
数設けることによって、この発明を実施することができ
る。
【００９２】
【発明の効果】以上説明したようにこの発明によれば、
信号端子どうしを結線する配線の長さを低減でき、チッ
プサイズを縮小できるセミカスタム半導体集積回路マク
ロセル設計法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わるマクロ
セル設計法を説明するマクロセル構成図。
【図２】図２はこの発明の第２の実施例に係わるマクロ
セル設計法を説明するマクロセル構成図。
【図３】図３は図２に示すマクロセルを９０度もしくは
２７０度回転させた状態を示す図。
【図４】図４は図２、図３にそれぞれに示したマクロセ
ルを結線した状態を示す図。
【図５】図５はこの発明の第３の実施例に係わるマクロ
セル設計法を説明するマクロセル構成図。
【図６】図６は図５に示すマクロセルを９０度もしくは
２７０度回転させた状態を示す図。
【図７】図７は図５、図６にそれぞれに示したマクロセ
ルを結線した状態を示す図。
【図８】図８はこの発明の第４の実施例に係わるマクロ
セル設計法を説明するマクロセル構成図。
【図９】図９はこの発明の第５の実施例に係わるマクロ
セル設計法を説明するマクロセル構成図。
【図１０】図１０は図９に示すマクロセルを９０度もし
くは２７０度回転させた状態を示す図。
【図１１】図１１は図９、図１０にそれぞれに示したマ
クロセルを結線した状態を示す図。
【図１２】図１２はこの発明の第６の実施例に係わるマ
クロセル設計法を説明するマクロセル構成図。
【図１３】図１３は図１２に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図１４】図１４は図１２、図１３にそれぞれに示した
マクロセルを結線した状態を示す図。
【図１５】図１５はこの発明の第７の実施例に係わるマ
クロセル設計法を説明するマクロセル構成図。
【図１６】図１６はこの発明の第８の実施例に係わるマ
クロセル設計法を説明するマクロセル構成図。
【図１７】図１７は図１６に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図１８】図１８は図１６、図１７にそれぞれに示した
マクロセルを結線した状態を示す図。
【図１９】図１９はこの発明の第９の実施例に係わるマ
クロセル設計法を説明するマクロセル構成図。
【図２０】図２０は図１９に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図２１】図２１は図１９、図２０にそれぞれに示した
マクロセルを結線した状態を示す図。
【図２２】図２２はこの発明の第１０の実施例に係わる
マクロセル設計法を説明するマクロセル構成図。
【図２３】図２３は図２２に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図２４】図２４は図２２、図２３にそれぞれに示した
マクロセルを結線した状態を示す図。
【図２５】図２５はこの発明の第１１の実施例に係わる
マクロセル設計法を説明するマクロセル構成図。
【図２６】図２６はこの発明の第１２の実施例に係わる
マクロセル設計法を説明するマクロセル構成図。
【図２７】図２７は図２６に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図２８】図２８は図２６、図２７にそれぞれに示した
マクロセルを結線した状態を示す図。
【図２９】図２９はこの発明の第１３の実施例に係わる
マクロセル設計法を説明するマクロセル構成図。
【図３０】図３０は図２９に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図３１】図３１は図２９、図３０にそれぞれに示した
マクロセルを結線した状態を示す図。
【図３２】図３２はこの発明の第１４の実施例に係わる
マクロセル設計法を説明するマクロセル構成図。
【図３３】図３３は図３２に示すマクロセルを９０度も
しくは２７０度回転させた状態を示す図。
【図３４】図３４は図３２、図３３にそれぞれに示した
マクロセルを結線した状態を示す図。
【図３５】図３５はこの発明の第１５の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第１の図。
【図３６】図３６はこの発明の第１５の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第２の図。
【図３７】図３７はこの発明の第１５の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第３の図。
【図３８】図３８はこの発明の第１５の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第４の図。
【図３９】図３９はこの発明の第１６の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第１の図。
【図４０】図４０はこの発明の第１６の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの配置を
示す第２の図。
【図４１】図４１はこの発明の第１７の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの平面パ
タ−ンを示す第１の図。
【図４２】図４２はこの発明の第１７の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの平面パ
タ−ンを示す第２の図。
【図４３】図４３はこの発明の第１７の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの平面パ
タ−ンを示す第３の図。
【図４４】図４４はこの発明の第１７の実施例に係わる
セミカスタム半導体集積回路装置のマクロセルの平面パ
タ−ンを示す第４の図。
【図４５】図４５は従来のマクロセル構成を示す図。
【図４６】図４６は従来のその他のマクロセル構成を示
す図。
【符号の説明】
10,20,30,40,50,60,70,80,90,100,110,120,130,140…マ
クロセル １４…配線，２２…Ｘ方向配線トラック、２４…Ｙ方向
配線トラック ２１０，２２０，２３０，３００…マクロブロック ２５０，３１０Ａ〜３１０Ｉ…プリミティブセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 義則 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平３−205849（ＪＰ，Ａ) 特開 昭64−46952（ＪＰ，Ａ) 特開 昭62−122145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/118 H01L 21/822 H01L 27/04

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子をマク
    ロセルの同一辺に複数持たせ、かつ前記信号端子間の間
    隔をＸ方向の配線ピッチとＹ方向の配線ピッチとの公倍
    数に設定して前記信号端子各々を前記公倍数となる位置
    にのみ配置し、前記マクロセルを９０度および２７０度
    のいずれかに回転可能としたことを特徴とするセミカス
    タム半導体集積回路マクロセル設計法。
  2. 【請求項２】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子をマク
    ロセルの隣接する辺に複数持たせ、かつ一つの辺に設け
    られた信号端子間の間隔をＸ方向の配線ピッチとＹ方向
    の配線ピッチとの公倍数に設定して前記信号端子各々を
    前記公倍数となる位置にのみ配置し、前記マクロセルを
    ９０度および２７０度のいずれかに回転可能としたこと
    を特徴とするセミカスタム半導体集積回路マクロセル設
    計法。
  3. 【請求項３】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子をマク
    ロセルの少なくとも一つの辺とマクロセルの内部とにそ
    れぞれ持たせ、かつ前記一つの辺に設けられた信号端子
    と、マクロセルの内部に設けられた信号端子上を通り、
    前記一つの辺に対して平面的に直交する仮想的な線との
    間隔をＸ方向の配線ピッチとＹ方向の配線ピッチとの公
    倍数に設定して前記一つの辺に設けられた信号端子を前
    記公倍数となる位置に配置し、前記内部に設けられた信
    号端子をＸ方向の配線トラックとＹ方向の配線トラック
    との交点に配置し、前記マクロセルを９０度および２７
    ０度のいずれかに回転可能としたことを特徴とするセミ
    カスタム半導体集積回路マクロセル設計法。
  4. 【請求項４】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子をマク
    ロセルの内部に複数持たせ、かつ前記信号端子間の間隔
    をＸ方向の配線ピッチとＹ方向の配線ピッチとの公倍数
    に設定し、前記信号端子各々をＸ方向の配線トラックと
    Ｙ方向の配線トラックとの交点に配置し、前記マクロセ
    ルを９０度および２７０度のいずれかに回転可能とした
    ことを特徴とするセミカスタム半導体集積回路マクロセ
    ル設計法。
  5. 【請求項５】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子をマク
    ロセルの少なくとも一つの辺とマクロセルの内部とにそ
    れぞれ持たせ、かつ前記一つの辺に設けられた前記信号
    端子のうち、少なくとも一つをＸ方向の配線トラックに
    合う位置、少なくとも他の一つをＹ方向のトラックに合
    う位置にそれぞれ配置し、前記内部に設けられた前記信
    号端子をＸ方向の配線トラックとＹ方向の配線トラック
    との交点に配置し、前記マクロセルを９０度および２７
    ０度のいずれかに回転可能としたことを特徴とするセミ
    カスタム半導体集積回路マクロセル設計法。
  6. 【請求項６】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子を、マ
    クロセルの内部に複数持たせ、かつ前記信号端子のう
    ち、少なくとも一つをＸ方向の配線トラックに合う位
    置、少なくとも他の一つを前記Ｘ方向の配線トラックと
    Ｙ方向の配線トラックとの交点にそれぞれ配置し、前記
    マクロセルを９０度および２７０度のいずれかに回転可
    能としたことを特徴とするセミカスタム半導体集積回路
    マクロセル設計法。
  7. 【請求項７】 標準化された回路をマクロセルとして集
    積回路設計前に準備しておくセミカスタム半導体集積回
    路マクロセル設計法において、 Ｘ方向の配線ピッチとＹ方向の配線ピッチとが互いに異
    なっているとき、同一信号が供給される信号端子を、マ
    クロセルの内部に複数持たせ、前記信号端子各 々をＸ方
    向の配線トラックとＹ方向の配線トラックとの交点にそ
    れぞれ配置し、前記マクロセルを９０度および２７０度
    のいずれかに回転可能としたことを特徴とするセミカス
    タム半導体集積回路マクロセル設計法。
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Publication number Priority date Publication date Assignee Title
JP2793378B2 (ja) * 1991-03-28 1998-09-03 株式会社東芝 セミカスタム半導体集積回路マクロセル設計法
JPH1022458A (ja) * 1996-07-04 1998-01-23 Fujitsu Ltd 半導体装置及びピン配列
US5982653A (en) * 1997-08-06 1999-11-09 Ma Labs, Incorporated Add-on with intermixed pin connection
US6118669A (en) * 1998-02-13 2000-09-12 Intel Corporation Routing topology for identical connector point layouts on primary and secondary sides of a substrate
US6414852B1 (en) * 1999-01-19 2002-07-02 Seiko Epson Corporation Integrated circuit and method of design thereof
US6651236B2 (en) * 2000-09-13 2003-11-18 Ricoh Company, Ltd. Semiconductor integrated circuit device, and method of placement and routing for such device
US6910199B2 (en) * 2001-04-23 2005-06-21 Telairity Semiconductor, Inc. Circuit group design methodologies
JP4141322B2 (ja) * 2003-06-13 2008-08-27 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の自動配線方法及び半導体集積回路の設計のプログラム
EP1800230A2 (en) * 2004-10-04 2007-06-27 Koninklijke Philips Electronics N.V. Hard macro with configurable side input/output terminals, for a subsystem
JP2006229091A (ja) * 2005-02-21 2006-08-31 Fujitsu Ltd 半導体集積回路及び半導体集積回路のレイアウト方法
US8683416B1 (en) 2011-07-28 2014-03-25 Juniper Networks, Inc. Integrated circuit optimization

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62122145A (ja) * 1985-11-21 1987-06-03 Nec Corp マスタスライス方式ｌｓｉ
JPS6446952A (en) * 1987-08-17 1989-02-21 Nec Corp Integrated circuit functional element
JP2575180B2 (ja) * 1988-05-23 1997-01-22 株式会社日立製作所 半導体集積回路のレイアウト方法及び半導体集積回路
IL91421A0 (en) * 1988-09-01 1990-04-29 Dow Chemical Co Stable concentrate formulations and emulsions of water-insoluble organic pesticides,their use and preparation
JP2810181B2 (ja) * 1990-01-08 1998-10-15 株式会社日立製作所 セルレイアウト方法
JPH0456251A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp Ｌｓｉ自動レイアウト処理方法
JP2793378B2 (ja) * 1991-03-28 1998-09-03 株式会社東芝 セミカスタム半導体集積回路マクロセル設計法

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