JP2692357B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に半導体記憶装
置のデコーダ回路への配線接続に関する。

〔従来の技術〕

一般に半導体記憶装置には、１つのチップ上において
大きく分けて２つの領域が存在する。すなわち、１つ
は、チップ上のほぼ中央に複数配置されたメモリセルア
レイ及びこれに隣接する複数のデコーダ回路のブロック
等の、規則的な繰り返しパターンで形成される回路ブロ
ックからなる第１の領域であり、他の１つは、この規則
的パターン領域の外側に配置された例えばリダンダンシ
ー回路やアドレス発生回路のような回路が形成される第
２の領域である。

このような半導体記憶装置において、アドレス信号線
は、各デコーダ回路ブロックに共通の信号線であるた
め、各デコーダ回路ブロックを横切るように配置されて
いる。しかし、第２の領域に配置されている回路のう
ち、リダンダンシー回路やアドレス発生回路のように、
アドレス信号を入力又は出力する必要がある回路にもア
ドレス信号線を接続しなければならない。すなわち、第
２の領域の上記回路からの配線をアドレス信号線と接続
する必要がある。

第７図は、1MビットのDRAM（dynamic randam access
memory）の全体の構成を示す。一般に、半導体記憶装置
はチップのほぼ中央に位置する第１の領域Ａに複数（第
７図の例では４つ）のメモリセルアレイ１が配置されて
いる。それぞれのメモリセルアレイ１の周辺に隣接し
て、Ｘデコーダ回路ブロック９、Ｙデコーダ回路ブロッ
ク７、多数のセンスアンプが形成されるセンスアンプ回
路ブロック６、データ線プリチャージ回路８等の規則的
な繰り返しパターンの回路からなる回路ブロックが設け
られている。

一方、チップの周辺部にある第２の領域Ｂには、例え
ばリダンダンシー回路５やアドレス発生回路（図示せ
ず）のほか、制御信号発生回路、データ入出力回路、電
極パッドなど（いずれも図示せず）が形成されている。

第８図は第７図の半導体記憶装置のＸデコーダ回路ブ
ロック９付近の構成を示す。Ｘデコーダ回路ブロック９
は、同一回路構成のデコーダ回路２を複数個、等間隔に
配置することにより構成されている。各デコーダ回路２
に共通の信号線であるアドレス信号線３は、各デコーダ
回路２上を横切るように上層のアルミニウム配線により
配置されている。アドレス信号線３は、各Ｘデコーダ回
路ブロック９を横切る。

第２の領域Ｂに配置されている回路のうち、リダンダ
ンシー回路５やアドレス信号発生回路のように、アドレ
ス信号を入力又は出力する必要がある回路とアドレス信
号線３とを接続しなければならない。このためリダンダ
ンシー回路５からアドレス信号線３までの配線４がアド
レス信号線３と等しい数だけ設けられている。これらの
配線４はアドレス信号線３の下層に配置される高融点金
属層が用いられ、上層のアドレス信号線３に接続されて
いる。しかし、この配線４を製造する工程と同一工程に
より製造される配線がデコーダ回路２内にも存在するた
め、この配線４をデコーダ回路２内に配置することはで
きない。又、各デコーダ回路２の間には僅かな境界領域
が存在するが、配線４を配置できるほどの幅はない。

これを第９図、第10図、第11図を用いて更に詳細に説
明する。第９図は第８図に示す各デコーダ回路２の回路
構成を示す。アドレス信号線３から供給されるアドレス
信号▲▼、X1はそれぞれＮチャネルMOSトランジス
タQ₀₂、Q₁₂のゲートに印加されている。図示しない回路
で生成されたアドレス信号の論理積信号X2X3、X4X5はそ
れぞれ、直列に接続され一端がアルミニウム配線33によ
りGND（接地電位）に接続されたＮチャネルMOSトランジ
スタQ₆、Q₇のゲートに印加されている。又、アルミニウ
ム配線31から供給されるプリチャージ信号Ｐはアルミニ
ウム配線32により電源電圧V_ccソースが供給されている
ＰチャネルMOSトランジスタQ₀₁及びQ₁₁のゲートに印加
されている。以上のトランジスタによりNANDゲートが構
成されている。

アルミニウム配線32により電源電圧V_ccがソース供給
されているＰチャネルMOSトランジスタQ₀₄及びアルミニ
ウム配線33によりソースがGNDに接続されたＮチャネルM
OSトランジスタQ₀₅を直列に接続して構成されるインバ
ータ及び同様のトランジスタQ₁₄及びQ₁₅により構成され
るインバータの入力部に上記のNANDゲートの２つの出力
がそれぞ印加され、これらの出力線36、37から出力N0、
N1が取出される。この出力N0、N1に応じてワード線ドラ
イブ信号RA1〜RA4の一つが８本のワード線、WL01〜WL04
およびWL11〜WL14の一つに現れてメモリセルアレイ１の
ワードドライブ信号となる。

第10図は第９図に示すデコーダ回路のうちNAND回路及
びインバータ回路に相当する部分のパターン構成を示
す。第10図において第９図の回路内のトランジスタが形
成されている部分には同じ番号を付してある。又、第10
図における信号のための配線層は第９図の回路の記号と
同じ記号で示されている。図中ａで示した幅の中に１つ
のデコーダ回路が形成されている領域が存在する。ここ
でａの値はデコーダー回路の種類によって異なるが、こ
の例の場合、約28μｍである。

このデコーダ回路を形成するために、アドレス信号線
３、V_cc配線32、GND配線33、プリチャージ信号線31等の
ような各デコーダ回路に共通の信号線は、デコーダ回路
上を横切るように上層のアルミニウム配線で形成されて
いる。これらのアルミニウム配線層の下層に、例えばＰ
チャネルMOSトランジスタQ₀₁及びQ₁₁、ＮチャネルMOSト
ランジスタQ₀₂及びQ₁₂等のゲート電極として用いられて
いる多結晶シリコン層40〜43等が存在すると共に、イン
バータ出力N0、N1等の配線36、37として用いられる高融
点金属配線が存在する。

従って、高融点金属層等を使用した配線４をデコーダ
回路ブロック２内に配置することはできない。

第10図の幅ａの領域のデコーダ回路２は、第２図のデ
コーダ回路ブロック９内に同一回路構成で複数個均等に
配置されている。一般にデコーダ回路パターンのサイド
エッジ部は、隣接する回路を考慮して高融点金属配線等
が配置されていない空域部が設けられている。従って、
複数のデコーダ回路２の間にはそれぞれ境界領域ｂが等
しく存在することになる。この例の場合、境界領域ｂの
値は約10μｍである。このデコーダ回路のパターン構成
においては、コンタンクト孔の配置等により約10μｍの
幅では高融点金属配線を配置することは困難である。従
って、各デコーダ回路ブロック２の間に存在する境界領
域ｂに、リダンダンシー回路５からアドレス信号線３ま
での配線４を配置することはできない。

第11図は第10図に示すＡ−Ａ線の断面部分を示す。境
界領域ｂの領域において、電源電圧V_ccを供給するアル
ミニウム配線32とＮ型不純物領域26との間、すなわち
に、高融点金属配線36やトランジスタQ₀₂とゲートとな
り多結晶シリコン層と同一レベルの層に他の配線を設け
る余地はない。

以上説明したように、従来の半導体記憶装置では、デ
コーダ回路２が複数形成されているデコーダ回路ブロッ
ク９内に、アドレス信号線３とリダンダンシー回路５等
の第２の領域Ｂに配置されている回路とを接続する配線
４を配置することはできない。

そこで従来は、第８図に示すように、隣り合うデコー
ダ回路ブロック９間に存在する隙間10にアドレス信号線
３とリダンダンシー回路５とを接続する配線４を配置し
ていた。この隙間10が生じる理由は以下の通りである。
上述したように、それぞれのメモリセルアレイ１の間に
はＹデコーダ回路ブロックや、センスアンプ回路ブロッ
クが存在するため隙間が生じ、結果として、各メモリセ
ルアレイ１に対応して設けられているそれぞれのＸテコ
ーダ回路ブロック９間にも隙間が生じるためである。

［発明が解決しようとする課題〕 しかしながら、この隙間の位置はメモリセル領域の配
置により決定されてしまう。すると、リダンダンシー回
路などの配置場所も制約を受けてしまい、第２き領域に
おける回路配置の自由度が阻害されてしまうという問題
点があった。

更に、近年、半導体記憶装置の容量が増加してアドレ
ス線の本数が増加しているため、すべてのアドレス線に
対応した本数の配線を隙間に配置するためには、隙間を
そのために大きくしなければならず、チップ面積が増大
する欠点が生じてしまう。

したがって、本発明の第１の目的は、第２の領域での
回路配置を自由に行なうことができる半導体記憶装置を
提供することである。

本発明の第２の目的は、アドレス線の本数が増大して
も、チップ面積が増大しない半導体記憶装置を提供する
ことである。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、メモリセルアレイに対応
するデコーダ回路ブロック内の複数のデコーダ回路間に
それぞれ存在する境界領域のうち、少なくとも１つのデ
コーダ回路の所定部分を任意の距離だけ移動することに
より、配線用境界領域を配置し、配線用境界領域にデコ
ーダ回路内の配線からデコーダ回路ブロック外に設けら
れた回路に接続する配線を配置したことを特徴とする。

本発明の具体的な態様においては、複数のアドレス信
号線は上層配線層で形成され、この複数のデコーダ回路
は前記アドレス信号線より下層の配線によって内部接続
され同じパターンで配置された回路素子で構成されてい
る。１つの前記デコーダ回路パターンとその一方の側に
隣接する他のデコーダ回路パターンとの間に所定幅の第
１の境界領域が設けられ、１つのデコーダ回路パターン
をその他方の側に隣接するさらに他のデコーダ回路パタ
ーンとの間に前記所定幅より広い幅の第２の境界領域が
設けられ、第２の境界領域にアドレス配線と周辺回路と
を接続する配線をアドレス配線より下層に設けている。

〔実施例〕

第１図〜第７図を参照して、本発明の実施例について
説明する。

第１図は本発明の第１の実施例である半導体記憶装置
のＸデコーダ回路ブロック９付近の構成を示す。本実施
例では、アドレス信号線３とリダンダンシー回路５とを
接続する配線４を配置する場合について説明する。

Ｘデコーダ回路ブロック９は、デコーダ回路12を複数
個配置することにより構成されている。このデコーダ回
路12の回路構成は第９図に示すデコーダ回路２と同じで
ある。アドレス信号線３は、各デコーダ回路12上を横切
るように上層のアルミニウム配線により配置されてい
る。このアドレス信号線３とリダンダンシー回路５とを
接続する配線４を配置するため、本実施例では配線４を
２つのデコーダ回路12の間に存在する境界領域に配置し
ている。本実施例では所定のデコーダ回路12の一部領域
をずらすことにより境界領域の幅を広くし、配線４を配
置している。これを第２図及び第３図を用いて更に詳細
に説明する。

第２図は第１図に示すデコーダ回路12のうち、配線４
を配置するための境界領域に隣接するデコーダ回路のパ
ターン構成を示すものであり、第10図と同じ部分は同じ
番号で示してある。

第２図中ａで示した幅の中に１つのデコーダ回路が形
成されている領域が存在する。この例でのデコーダ回路
は第９図に示す回路と同じ回路構成であり、その回路の
部分のパターン構成も第10図と基本的には同じである。

前述したように、デコーダ回路パターンのサイドエッ
ジ部は、隣接する回路を考慮して高融点金属配線等が配
置されていない空域部が存在する。しかし、この空域部
の幅は余裕をもって設計されているので、この空域部の
幅が多少狭くなっても問題がないという知見を発明者は
得た。そこで本実施例では、第２図に示すように、中央
に設けられているデコーダ回路と左側に隣接しているデ
コーダ回路のそれぞれの空域部の一部が重り合うように
中央のデコーダ回路をパターン構成は変えずに、左側に
ｃだけ移動させた。その結果、これら２つのデコーダ回
路により形成される境界領域の幅をｂ−ｃとした。この
例では、移動距離ｃを約３μｍとしても問題がないこと
がわかった。

このように中央のデコーダ回路を左側にｃだけ移動す
ることにより、右側のデコーダ回路との間の境界領域の
幅はｂ＋ｃ、すなわち約13μｍとなる。

境界領域がｃだけ増加したことにより、この境界領域
に、アルミニウム配線31、32等より下層に高融点金属層
からなる配線４を設けることができるようにになった。
その結果、アドレス信号線３からアドレス信号▲▼
をリダンダンシー回路５に供給する配線４を境界領域に
１本配置することができた。

第３図は第２図に示すＢ−Ｂ線の断面部分を示す。境
界領域の幅がｂ＋ｃとなったため、電源電圧V_ccを供給
するアルミニウム配線32とＮ型不純物領域26との間のレ
ベルに、高融点金属配線36と同工程により製造される配
線４を１本配置することが可能となった。

第１図に戻って更に本実施例について説明する。

所定のデコーダ回路12の一部領域を移動させたことに
より境界領域の幅を広くし、配線４を配置することが可
能となった。そこで、デコーダ回路ブロック９に存在す
る複数のデコーダ回路12のうち、任意のデコーダ回路を
移動して、配線４の配置可能な境界領域を複数形成する
ことができる。つまり、アドレス信号線３の本数と同数
の配線４をデコーダ回路ブロック９内の任意の位置に配
置することが可能となった。従って、第２の領域Ｂに存
在するリダンダンシー回路５の配置場所の自由に決める
ことができるようになった。その結果、第２の領域Ｂに
おけるリダンダンシー回路等と電極パッドの配置の位置
が互いに影響されずに決定できるため、それぞれの配置
位置の自由度が増大することになった。

更に、半導体記憶装置の容量が増加してアドレス線の
本数が増加しても、アドレス線に対応した本数の配線４
をデコーダ回路ブロック９内に配置することができ、配
線４が一箇所に集中することはない。従って、従来のよ
うにテコーダ回路ブロック９間の隙間を大きくする必要
がないため、チップ面積が増大することがない。

前述したように、第２の領域Ｂに配置されている回路
のうち、アドレス信号発生回路もアドレス信号線３と接
続しなければならない。そこで、第４図を参照して、本
発明の第２の実施例として、アドレス信号線３とアドレ
ス発生回路13とを接続するための配線14を配置する場合
について説明する。

Ｘデコーダ回路ブロック９は、デコーダ回路12を複数
個配置することにより構成されている。このデコーダ回
路12の回路構成は第１の実施例で説明したデコーダ回路
12と同じである。アドレス信号線３は、各デコーダ回路
12上を横切るように上層のアルミニウム配線により配置
されている。この１本のアドレス信号線３にアドレス発
生回路13からの１つのアドレス信号を供給するため、ア
ドレス線３と、アドレス発生回路に接続されたアルミニ
ウム配線15との間に複数本、並列に配線４が配置されて
いる。それぞれの配線４は第１の実施例と同様、２つの
デコーダ回路12の間に存在する複数の境界領域を用いて
配置されている。

配線４が配置できるように境界領域の幅を広げる方法
は、第１の実施例と同じであり、ｃの幅だけ移動するデ
コーダ回路12のパターン構成も同じであるため、説明を
省略する。

ここではアドレス線３と、アルミニウム配線15との間
に複数本、並列に配線４を配置した理由およびその効果
について説明する。すなわち、従来のように隣り合うデ
コーダ回路ブロック９間に存在する隙間10等の狭い領域
に多数の配線を配置するためには、１本の配線幅が細く
なる。すると、配線の抵抗値が非常に大きくなって、ア
ドレス信号に遅延が生じるという問題点がある。そこ
で、本実施例では、たとえ１本の配線の抵抗値が大きく
ても、多数の配線４を並列に接続することにより配線の
抵抗値が下がるため、アドレス信号の遅延が生じないと
いう効果がある。

次に、デコーダ回路を形成する部分のうち、どの部分
を移動させるのかを説明する。つまり、第１及び第２の
実施例の説明においては、デコーダ回路２又は12のう
ち、NAND回路及びインバータ回路に相当する部分のパタ
ーン構成部分（第10図及び第２図）だけでデコーダ回路
の移動について述べた。しかし、本発明は１つのデコー
ダ回路を構成する部分のうち一部を移動して境界領域を
広げることも、又はデコーダ回路全体を移動して境界領
域を広げることも可能である。これを第５図を参照して
説明する。

まず、デコーダ回路の一部を移動して境界領域を広げ
る例について説明する。デコーダ回路102のうち領域Ｄ
の部分をｃだけ右に移動することにより、デコーダ回路
101と102により形成される境界領域の幅は、ｂ＋ｃとな
り、配線４を配置することが可能となる。ここで領域Ｄ
の部分は、第10図及び第２図に示すNAND回路及びインバ
ータ回路に相当する部分とは限らない。つまり、配線４
を配置するための広い境界領域は、アドレス信号線３と
配線４とがコンタンクトされる部分から第２の領域に存
在するリダンダンシー回路方向に存在すれば十分である
からである。尚、デコーダ回路102においては、領域Ｃ
と領域Ｂとの間でｃだけのずれを生じるが、この部分の
内部配線のずれた部分にそれぞれｃだけの配線を付加し
て内部を接続するように配線パターンを変更すればよい
だけである。

次に、デコーダ回路全体を移動して境界領域を広げる
例について説明する。デコーダ回路104全体をｃだけ右
に移動することにより、デコーダ回路103と102により形
成される境界領域の幅はｂ＋ｃとなり、配線４を配置す
ることが可能となる。この例によれば、デコーダ回路の
内部配線のパターン構成を変更せずに、境界領域を広げ
ることが可能となる。

上述した例では、１つのデコーダ回路をｃだけ移動さ
せて、境界領域の幅をｂ＋ｃとしたが、ｂ、ｃの値や、
配線４の種類によっては、ｂ＋ｃの幅では配線４を配置
できない場合が生じる。又、境界領域に複数の配線４を
配置したい場合も生じる。そこで、境界領域を更に広げ
る例について第６図を参照して説明する。

ここでは境界領域の幅をｂ＋2cとする例について２つ
の例を上げて説明する。まず、第１の方法として、デコ
ーダ回路D2を左にｃ移動させることにより、デコーダ回
路D1とD2との間の境界領域をｂ−ｃとする。更に、デコ
ーダ回路D3も左に2C移動させることによりデコーダ回路
D2とD3との境界領域もｂ−ｃとなる。その結果、デコー
ダ回路D3とD4との境界領域がｂ＋2cとなり、より広い境
界領域を形成することが可能となる。つまり、デコーダ
回路を複数、同方向に移動させることにより、広い境界
領域を形成することができる。

第２の方法として、デコーダ回路D6を左にｃ移動させ
ることにより、デコーダ回路D5とD6との間の境界領域を
ｂ−ｃとする。更に、デコーダ回路D7を右にｃ移動させ
ることにより、デコーダ回路D7とD8との間の境界領域を
ｂ−ｃとする。その結果、デコーダ回路D6とD7との境界
領域がｂ＋2cとなる。つまり、広げたい境界領域を形成
する２つのデコーダ回路をそれぞれ異なる方向に移動す
ることにより、広い境界領域を形成することができる。

これら２つの方法とも、デコーダ回路を２つ移動させ
て境界領域の幅をｂ＋2cとしたが、希望する境界領域の
幅に応じて移動させるデコーダの数を増加させることに
より、任意の境界領域の幅が形成することができる。
又、複数のデコーダ回路を移動させる場合、その移動距
離がすべてｃである必要はなく、それぞれ距離が異って
もかまわない。

以上説明した実施例では、メモリセルアレイ１として
DRAMを例に説明したが、本発明ではそれに限定されるこ
となく、SRAM（static RAM）等のメモリであれば同様な
効果が得られる。この場合、それぞれのメモリの種類に
応じてデコーダの種類も異なるが、どのようなデコーダ
回路であっても本発明は適用可能である。従って、デコ
ーダ回路の種類は第９図に示す回路構成及び第２図及び
第10図に示すパターン構成に本発明は限定されない。

更に、本発明においてＸデコーダ回路ブロック９をＹ
デコーダ回路ブロック７と入替えた場合でも同様の効果
が得られる。つまり、本発明は、Ｘデコーダ回路、Ｙデ
コーダ回路のいずれでも適用可能である。

又、第２の領域Ｂと接続する信号線はアドレス信号線
３である必要はない。つまり各デコーダ回路が共通に使
用する信号線であって、第２の領域Ｂの回路と接続する
必要があるものであればよい。例えば、プリチャージ信
号等のデコーダ回路の制御信号のための信号線であって
もよい。

配線４により接続される第２の領域に存在する回路は
リダンダンシー回路、アドレス発生回路に限らず、デコ
ーダに対する制御信号発生回路であってもよい。

配線４の材質としては、高融点金属に限らず、アルミ
ニウム、シリサイド、多結晶シリコンであってもよい。

又、配線４は第３図に示すような１層とするほか、多
層配線構造とすることにより、１本しか配線４が配置で
きない境界領域の幅でも２本以上の配線を形成すること
ができる。

［発明の効果〕 以上説明したように、本発明はメモリセルアレイに対
応するデコーダ回路ブロック内の複数のデコーダ回路間
にそれぞれ存在する境界領域のうち、少なくとも１つの
デコーダ回路の所定部分を任意の距離だけ移動して、配
線用境界領域を配置し、配線用境界領域にデコーダ回路
内の配線からデコーダ回路ブロック外に設けられた回路
に接続する配線を配置することにより、アドレス信号線
の本数と同数の配線をデコーダ回路ブロック内の任意の
位置に配置することが可能となった。

従って、第２の領域Ｂに存在するリダンダンシー回路
等の配置場所の自由に決めることができるようになっ
た。その結果、第２の領域Ｂにおけるリダンダンシー回
路等と電極パッドの配置の位置が互いに影響されずに決
定できるため、それぞれの配置位置の自由度が増大する
ことになった。

更に、半導体記憶装置の容量が増加してアドレス線の
本数が増加しても、アドレス線に対応した本数の配線を
デコーダ回路ブロック内に配置することができ、配線が
一箇所に集中することはない。従って、従来のようにデ
コーダ回路ブロック間の隙間を大きくする必要がないた
め、チップ面積が増大することがない。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の第１実施例を示す構
成図、第２図は第１図に示す半導体記憶装置のデコーダ
回路のうちNAND回路及びインバータ回路に相当する部分
のパターン構成を示す平面図、第３図は第２図に示すＢ
−Ｂ線の断面部分を示す断面図、第４図は本発明の半導
体記憶装置の第２実施例を示す構成図、第５図は本発明
の半導体記憶装置の第３実施例を示す構成図、第６図は
本発明の半導体記憶装置の第４実施例を示す構成図、第
７図は従来の半導体記憶装置の全体の構成を示す構成
図、第８図は従来のＸデコーダ回路ブロック付近の構成
を示す構成図、第９図は従来の各デコーダ回路の回路構
成を示す回路図、第10図は従来のデコーダ回路のうちNA
ND回路及びインバータ回路に相当する部分のパターン構
成を示す平面図、第11図は第10図に示すＡ−Ａ線の断面
部分を示す断面図である。 １……メモリセルアレイ、1,12……デコーダ回路、３…
…アドレス信号線、4,14……配線、５……リダンダンシ
ー回路、６……センスアンプ回路ブロック、７……Ｙデ
コーダ回路ブロック、８……データ線プリチャージ回
路、９……Ｘデコーダ回路ブロック、10……隙間

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルアレイと、このメモリセルアレ
   イの一辺に沿って設けられたデコーダ回路ブロックであ
   って、複数のデコーダ回路が所定の幅の境界領域をもっ
   て前記メモリセルアレイの前記一辺と平行する方向に配
   置されているデコーダ回路ブロックとを有する半導体記
   憶装置において、アドレス信号線が前記デコーダ回路ブ
   ロック上を前記平行する方向に横切って形成されて前記
   複数のデコーダ回路に接続され、前記複数のデコーダ回
   路の各々からは前記メモリセルアレイに延びる出力線が
   導出され、前記複数のデコーダ回路のうちの所定のデコ
   ーダ回路は前記平行な方向にずらして配置されることに
   より隣接するデコーダ回路との間に前記所定の幅より広
   い幅の境界領域が形成され、この広い境界領域において
   前記アドレス線と接続された信号配線が前記デコーダ回
   路の前記出力線とは反対方向に導出されて前記デコーダ
   回路ブロックの外側に設けられる他の回路に接続されて
   いることを特徴とする半導体記憶装置。
2. 【請求項２】前記所定のデコーダ回路は、前記複数のデ
   コーダ回路のうちの互いに隣接する二つのデコーダ回路
   であり、これら二つのデコーダ回路は前記平行な方向に
   対し同一側にずらして配置されていることを特徴とする
   請求項１記載の半導体記憶装置。
3. 【請求項３】前記所定のデコーダ回路は、前記複数のデ
   コーダ回路のうちの互いに隣接する二つのデコーダ回路
   であり、これら二つのデコーダ回路は前記平行な方向と
   互いに反対側にずらして配置されていることを特徴とす
   る請求項１記載の半導体記憶装置。
4. 【請求項４】前記所定のデコーダ回路は、前記複数のデ
   コーダ回路内に散在していることを特徴とする請求項1,
   2または３記載の半導体記憶装置。
5. 【請求項５】前記アドレス信号線が複数本あり、前記所
   定のデコーダ回路は、前記広い幅の境界領域の数が前記
   アドレス信号線の数に対応するように配置されているこ
   とを特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】前記アドレス信号線は前記デコーダ回路の
   各々を構成する配線層に対し上層の配線層として形成さ
   れ、前記信号配線は前記複数のデコーダ回路を構成する
   配線層と同層の配線層として形成されることを特徴とす
   る請求項１乃至５のいずれかに記載の半導体記憶装置。
7. 【請求項７】前記他の回路はリダンダンシー回路である
   ことを特徴とする請求項１乃至６のいずれかに記載の半
   導体記憶装置。
8. 【請求項８】前記他の回路はアドレス発生回路であるこ
   とを特徴とする請求項１乃至６のいずれかに記載の半導
   体記憶装置。
9. 【請求項９】前記他の回路は前記デコーダ回路に対する
   制御信号発生回路であることを特徴とする請求項１乃至
   ６のいずれかに記載の半導体記憶装置。
10. 【請求項１０】前記広い幅の境界領域には、前記信号配
    線が多層配線構造として複数本形成されていることを特
    徴とする請求項１乃至９のいずれかに記載の半導体記憶
    装置。