JP2692357B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2692357B2 JP2692357B2 JP2226133A JP22613390A JP2692357B2 JP 2692357 B2 JP2692357 B2 JP 2692357B2 JP 2226133 A JP2226133 A JP 2226133A JP 22613390 A JP22613390 A JP 22613390A JP 2692357 B2 JP2692357 B2 JP 2692357B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に半導体記憶装
置のデコーダ回路への配線接続に関する。
置のデコーダ回路への配線接続に関する。
一般に半導体記憶装置には、1つのチップ上において
大きく分けて2つの領域が存在する。すなわち、1つ
は、チップ上のほぼ中央に複数配置されたメモリセルア
レイ及びこれに隣接する複数のデコーダ回路のブロック
等の、規則的な繰り返しパターンで形成される回路ブロ
ックからなる第1の領域であり、他の1つは、この規則
的パターン領域の外側に配置された例えばリダンダンシ
ー回路やアドレス発生回路のような回路が形成される第
2の領域である。
大きく分けて2つの領域が存在する。すなわち、1つ
は、チップ上のほぼ中央に複数配置されたメモリセルア
レイ及びこれに隣接する複数のデコーダ回路のブロック
等の、規則的な繰り返しパターンで形成される回路ブロ
ックからなる第1の領域であり、他の1つは、この規則
的パターン領域の外側に配置された例えばリダンダンシ
ー回路やアドレス発生回路のような回路が形成される第
2の領域である。
このような半導体記憶装置において、アドレス信号線
は、各デコーダ回路ブロックに共通の信号線であるた
め、各デコーダ回路ブロックを横切るように配置されて
いる。しかし、第2の領域に配置されている回路のう
ち、リダンダンシー回路やアドレス発生回路のように、
アドレス信号を入力又は出力する必要がある回路にもア
ドレス信号線を接続しなければならない。すなわち、第
2の領域の上記回路からの配線をアドレス信号線と接続
する必要がある。
は、各デコーダ回路ブロックに共通の信号線であるた
め、各デコーダ回路ブロックを横切るように配置されて
いる。しかし、第2の領域に配置されている回路のう
ち、リダンダンシー回路やアドレス発生回路のように、
アドレス信号を入力又は出力する必要がある回路にもア
ドレス信号線を接続しなければならない。すなわち、第
2の領域の上記回路からの配線をアドレス信号線と接続
する必要がある。
第7図は、1MビットのDRAM(dynamic randam access
memory)の全体の構成を示す。一般に、半導体記憶装置
はチップのほぼ中央に位置する第1の領域Aに複数(第
7図の例では4つ)のメモリセルアレイ1が配置されて
いる。それぞれのメモリセルアレイ1の周辺に隣接し
て、Xデコーダ回路ブロック9、Yデコーダ回路ブロッ
ク7、多数のセンスアンプが形成されるセンスアンプ回
路ブロック6、データ線プリチャージ回路8等の規則的
な繰り返しパターンの回路からなる回路ブロックが設け
られている。
memory)の全体の構成を示す。一般に、半導体記憶装置
はチップのほぼ中央に位置する第1の領域Aに複数(第
7図の例では4つ)のメモリセルアレイ1が配置されて
いる。それぞれのメモリセルアレイ1の周辺に隣接し
て、Xデコーダ回路ブロック9、Yデコーダ回路ブロッ
ク7、多数のセンスアンプが形成されるセンスアンプ回
路ブロック6、データ線プリチャージ回路8等の規則的
な繰り返しパターンの回路からなる回路ブロックが設け
られている。
一方、チップの周辺部にある第2の領域Bには、例え
ばリダンダンシー回路5やアドレス発生回路(図示せ
ず)のほか、制御信号発生回路、データ入出力回路、電
極パッドなど(いずれも図示せず)が形成されている。
ばリダンダンシー回路5やアドレス発生回路(図示せ
ず)のほか、制御信号発生回路、データ入出力回路、電
極パッドなど(いずれも図示せず)が形成されている。
第8図は第7図の半導体記憶装置のXデコーダ回路ブ
ロック9付近の構成を示す。Xデコーダ回路ブロック9
は、同一回路構成のデコーダ回路2を複数個、等間隔に
配置することにより構成されている。各デコーダ回路2
に共通の信号線であるアドレス信号線3は、各デコーダ
回路2上を横切るように上層のアルミニウム配線により
配置されている。アドレス信号線3は、各Xデコーダ回
路ブロック9を横切る。
ロック9付近の構成を示す。Xデコーダ回路ブロック9
は、同一回路構成のデコーダ回路2を複数個、等間隔に
配置することにより構成されている。各デコーダ回路2
に共通の信号線であるアドレス信号線3は、各デコーダ
回路2上を横切るように上層のアルミニウム配線により
配置されている。アドレス信号線3は、各Xデコーダ回
路ブロック9を横切る。
第2の領域Bに配置されている回路のうち、リダンダ
ンシー回路5やアドレス信号発生回路のように、アドレ
ス信号を入力又は出力する必要がある回路とアドレス信
号線3とを接続しなければならない。このためリダンダ
ンシー回路5からアドレス信号線3までの配線4がアド
レス信号線3と等しい数だけ設けられている。これらの
配線4はアドレス信号線3の下層に配置される高融点金
属層が用いられ、上層のアドレス信号線3に接続されて
いる。しかし、この配線4を製造する工程と同一工程に
より製造される配線がデコーダ回路2内にも存在するた
め、この配線4をデコーダ回路2内に配置することはで
きない。又、各デコーダ回路2の間には僅かな境界領域
が存在するが、配線4を配置できるほどの幅はない。
ンシー回路5やアドレス信号発生回路のように、アドレ
ス信号を入力又は出力する必要がある回路とアドレス信
号線3とを接続しなければならない。このためリダンダ
ンシー回路5からアドレス信号線3までの配線4がアド
レス信号線3と等しい数だけ設けられている。これらの
配線4はアドレス信号線3の下層に配置される高融点金
属層が用いられ、上層のアドレス信号線3に接続されて
いる。しかし、この配線4を製造する工程と同一工程に
より製造される配線がデコーダ回路2内にも存在するた
め、この配線4をデコーダ回路2内に配置することはで
きない。又、各デコーダ回路2の間には僅かな境界領域
が存在するが、配線4を配置できるほどの幅はない。
これを第9図、第10図、第11図を用いて更に詳細に説
明する。第9図は第8図に示す各デコーダ回路2の回路
構成を示す。アドレス信号線3から供給されるアドレス
信号▲▼、X1はそれぞれNチャネルMOSトランジス
タQ02、Q12のゲートに印加されている。図示しない回路
で生成されたアドレス信号の論理積信号X2X3、X4X5はそ
れぞれ、直列に接続され一端がアルミニウム配線33によ
りGND(接地電位)に接続されたNチャネルMOSトランジ
スタQ6、Q7のゲートに印加されている。又、アルミニウ
ム配線31から供給されるプリチャージ信号Pはアルミニ
ウム配線32により電源電圧Vccソースが供給されている
PチャネルMOSトランジスタQ01及びQ11のゲートに印加
されている。以上のトランジスタによりNANDゲートが構
成されている。
明する。第9図は第8図に示す各デコーダ回路2の回路
構成を示す。アドレス信号線3から供給されるアドレス
信号▲▼、X1はそれぞれNチャネルMOSトランジス
タQ02、Q12のゲートに印加されている。図示しない回路
で生成されたアドレス信号の論理積信号X2X3、X4X5はそ
れぞれ、直列に接続され一端がアルミニウム配線33によ
りGND(接地電位)に接続されたNチャネルMOSトランジ
スタQ6、Q7のゲートに印加されている。又、アルミニウ
ム配線31から供給されるプリチャージ信号Pはアルミニ
ウム配線32により電源電圧Vccソースが供給されている
PチャネルMOSトランジスタQ01及びQ11のゲートに印加
されている。以上のトランジスタによりNANDゲートが構
成されている。
アルミニウム配線32により電源電圧Vccがソース供給
されているPチャネルMOSトランジスタQ04及びアルミニ
ウム配線33によりソースがGNDに接続されたNチャネルM
OSトランジスタQ05を直列に接続して構成されるインバ
ータ及び同様のトランジスタQ14及びQ15により構成され
るインバータの入力部に上記のNANDゲートの2つの出力
がそれぞ印加され、これらの出力線36、37から出力N0、
N1が取出される。この出力N0、N1に応じてワード線ドラ
イブ信号RA1〜RA4の一つが8本のワード線、WL01〜WL04
およびWL11〜WL14の一つに現れてメモリセルアレイ1の
ワードドライブ信号となる。
されているPチャネルMOSトランジスタQ04及びアルミニ
ウム配線33によりソースがGNDに接続されたNチャネルM
OSトランジスタQ05を直列に接続して構成されるインバ
ータ及び同様のトランジスタQ14及びQ15により構成され
るインバータの入力部に上記のNANDゲートの2つの出力
がそれぞ印加され、これらの出力線36、37から出力N0、
N1が取出される。この出力N0、N1に応じてワード線ドラ
イブ信号RA1〜RA4の一つが8本のワード線、WL01〜WL04
およびWL11〜WL14の一つに現れてメモリセルアレイ1の
ワードドライブ信号となる。
第10図は第9図に示すデコーダ回路のうちNAND回路及
びインバータ回路に相当する部分のパターン構成を示
す。第10図において第9図の回路内のトランジスタが形
成されている部分には同じ番号を付してある。又、第10
図における信号のための配線層は第9図の回路の記号と
同じ記号で示されている。図中aで示した幅の中に1つ
のデコーダ回路が形成されている領域が存在する。ここ
でaの値はデコーダー回路の種類によって異なるが、こ
の例の場合、約28μmである。
びインバータ回路に相当する部分のパターン構成を示
す。第10図において第9図の回路内のトランジスタが形
成されている部分には同じ番号を付してある。又、第10
図における信号のための配線層は第9図の回路の記号と
同じ記号で示されている。図中aで示した幅の中に1つ
のデコーダ回路が形成されている領域が存在する。ここ
でaの値はデコーダー回路の種類によって異なるが、こ
の例の場合、約28μmである。
このデコーダ回路を形成するために、アドレス信号線
3、Vcc配線32、GND配線33、プリチャージ信号線31等の
ような各デコーダ回路に共通の信号線は、デコーダ回路
上を横切るように上層のアルミニウム配線で形成されて
いる。これらのアルミニウム配線層の下層に、例えばP
チャネルMOSトランジスタQ01及びQ11、NチャネルMOSト
ランジスタQ02及びQ12等のゲート電極として用いられて
いる多結晶シリコン層40〜43等が存在すると共に、イン
バータ出力N0、N1等の配線36、37として用いられる高融
点金属配線が存在する。
3、Vcc配線32、GND配線33、プリチャージ信号線31等の
ような各デコーダ回路に共通の信号線は、デコーダ回路
上を横切るように上層のアルミニウム配線で形成されて
いる。これらのアルミニウム配線層の下層に、例えばP
チャネルMOSトランジスタQ01及びQ11、NチャネルMOSト
ランジスタQ02及びQ12等のゲート電極として用いられて
いる多結晶シリコン層40〜43等が存在すると共に、イン
バータ出力N0、N1等の配線36、37として用いられる高融
点金属配線が存在する。
従って、高融点金属層等を使用した配線4をデコーダ
回路ブロック2内に配置することはできない。
回路ブロック2内に配置することはできない。
第10図の幅aの領域のデコーダ回路2は、第2図のデ
コーダ回路ブロック9内に同一回路構成で複数個均等に
配置されている。一般にデコーダ回路パターンのサイド
エッジ部は、隣接する回路を考慮して高融点金属配線等
が配置されていない空域部が設けられている。従って、
複数のデコーダ回路2の間にはそれぞれ境界領域bが等
しく存在することになる。この例の場合、境界領域bの
値は約10μmである。このデコーダ回路のパターン構成
においては、コンタンクト孔の配置等により約10μmの
幅では高融点金属配線を配置することは困難である。従
って、各デコーダ回路ブロック2の間に存在する境界領
域bに、リダンダンシー回路5からアドレス信号線3ま
での配線4を配置することはできない。
コーダ回路ブロック9内に同一回路構成で複数個均等に
配置されている。一般にデコーダ回路パターンのサイド
エッジ部は、隣接する回路を考慮して高融点金属配線等
が配置されていない空域部が設けられている。従って、
複数のデコーダ回路2の間にはそれぞれ境界領域bが等
しく存在することになる。この例の場合、境界領域bの
値は約10μmである。このデコーダ回路のパターン構成
においては、コンタンクト孔の配置等により約10μmの
幅では高融点金属配線を配置することは困難である。従
って、各デコーダ回路ブロック2の間に存在する境界領
域bに、リダンダンシー回路5からアドレス信号線3ま
での配線4を配置することはできない。
第11図は第10図に示すA−A線の断面部分を示す。境
界領域bの領域において、電源電圧Vccを供給するアル
ミニウム配線32とN型不純物領域26との間、すなわち
に、高融点金属配線36やトランジスタQ02とゲートとな
り多結晶シリコン層と同一レベルの層に他の配線を設け
る余地はない。
界領域bの領域において、電源電圧Vccを供給するアル
ミニウム配線32とN型不純物領域26との間、すなわち
に、高融点金属配線36やトランジスタQ02とゲートとな
り多結晶シリコン層と同一レベルの層に他の配線を設け
る余地はない。
以上説明したように、従来の半導体記憶装置では、デ
コーダ回路2が複数形成されているデコーダ回路ブロッ
ク9内に、アドレス信号線3とリダンダンシー回路5等
の第2の領域Bに配置されている回路とを接続する配線
4を配置することはできない。
コーダ回路2が複数形成されているデコーダ回路ブロッ
ク9内に、アドレス信号線3とリダンダンシー回路5等
の第2の領域Bに配置されている回路とを接続する配線
4を配置することはできない。
そこで従来は、第8図に示すように、隣り合うデコー
ダ回路ブロック9間に存在する隙間10にアドレス信号線
3とリダンダンシー回路5とを接続する配線4を配置し
ていた。この隙間10が生じる理由は以下の通りである。
上述したように、それぞれのメモリセルアレイ1の間に
はYデコーダ回路ブロックや、センスアンプ回路ブロッ
クが存在するため隙間が生じ、結果として、各メモリセ
ルアレイ1に対応して設けられているそれぞれのXテコ
ーダ回路ブロック9間にも隙間が生じるためである。
ダ回路ブロック9間に存在する隙間10にアドレス信号線
3とリダンダンシー回路5とを接続する配線4を配置し
ていた。この隙間10が生じる理由は以下の通りである。
上述したように、それぞれのメモリセルアレイ1の間に
はYデコーダ回路ブロックや、センスアンプ回路ブロッ
クが存在するため隙間が生じ、結果として、各メモリセ
ルアレイ1に対応して設けられているそれぞれのXテコ
ーダ回路ブロック9間にも隙間が生じるためである。
[発明が解決しようとする課題〕 しかしながら、この隙間の位置はメモリセル領域の配
置により決定されてしまう。すると、リダンダンシー回
路などの配置場所も制約を受けてしまい、第2き領域に
おける回路配置の自由度が阻害されてしまうという問題
点があった。
置により決定されてしまう。すると、リダンダンシー回
路などの配置場所も制約を受けてしまい、第2き領域に
おける回路配置の自由度が阻害されてしまうという問題
点があった。
更に、近年、半導体記憶装置の容量が増加してアドレ
ス線の本数が増加しているため、すべてのアドレス線に
対応した本数の配線を隙間に配置するためには、隙間を
そのために大きくしなければならず、チップ面積が増大
する欠点が生じてしまう。
ス線の本数が増加しているため、すべてのアドレス線に
対応した本数の配線を隙間に配置するためには、隙間を
そのために大きくしなければならず、チップ面積が増大
する欠点が生じてしまう。
したがって、本発明の第1の目的は、第2の領域での
回路配置を自由に行なうことができる半導体記憶装置を
提供することである。
回路配置を自由に行なうことができる半導体記憶装置を
提供することである。
本発明の第2の目的は、アドレス線の本数が増大して
も、チップ面積が増大しない半導体記憶装置を提供する
ことである。
も、チップ面積が増大しない半導体記憶装置を提供する
ことである。
本発明の半導体記憶装置は、メモリセルアレイに対応
するデコーダ回路ブロック内の複数のデコーダ回路間に
それぞれ存在する境界領域のうち、少なくとも1つのデ
コーダ回路の所定部分を任意の距離だけ移動することに
より、配線用境界領域を配置し、配線用境界領域にデコ
ーダ回路内の配線からデコーダ回路ブロック外に設けら
れた回路に接続する配線を配置したことを特徴とする。
するデコーダ回路ブロック内の複数のデコーダ回路間に
それぞれ存在する境界領域のうち、少なくとも1つのデ
コーダ回路の所定部分を任意の距離だけ移動することに
より、配線用境界領域を配置し、配線用境界領域にデコ
ーダ回路内の配線からデコーダ回路ブロック外に設けら
れた回路に接続する配線を配置したことを特徴とする。
本発明の具体的な態様においては、複数のアドレス信
号線は上層配線層で形成され、この複数のデコーダ回路
は前記アドレス信号線より下層の配線によって内部接続
され同じパターンで配置された回路素子で構成されてい
る。1つの前記デコーダ回路パターンとその一方の側に
隣接する他のデコーダ回路パターンとの間に所定幅の第
1の境界領域が設けられ、1つのデコーダ回路パターン
をその他方の側に隣接するさらに他のデコーダ回路パタ
ーンとの間に前記所定幅より広い幅の第2の境界領域が
設けられ、第2の境界領域にアドレス配線と周辺回路と
を接続する配線をアドレス配線より下層に設けている。
号線は上層配線層で形成され、この複数のデコーダ回路
は前記アドレス信号線より下層の配線によって内部接続
され同じパターンで配置された回路素子で構成されてい
る。1つの前記デコーダ回路パターンとその一方の側に
隣接する他のデコーダ回路パターンとの間に所定幅の第
1の境界領域が設けられ、1つのデコーダ回路パターン
をその他方の側に隣接するさらに他のデコーダ回路パタ
ーンとの間に前記所定幅より広い幅の第2の境界領域が
設けられ、第2の境界領域にアドレス配線と周辺回路と
を接続する配線をアドレス配線より下層に設けている。
第1図〜第7図を参照して、本発明の実施例について
説明する。
説明する。
第1図は本発明の第1の実施例である半導体記憶装置
のXデコーダ回路ブロック9付近の構成を示す。本実施
例では、アドレス信号線3とリダンダンシー回路5とを
接続する配線4を配置する場合について説明する。
のXデコーダ回路ブロック9付近の構成を示す。本実施
例では、アドレス信号線3とリダンダンシー回路5とを
接続する配線4を配置する場合について説明する。
Xデコーダ回路ブロック9は、デコーダ回路12を複数
個配置することにより構成されている。このデコーダ回
路12の回路構成は第9図に示すデコーダ回路2と同じで
ある。アドレス信号線3は、各デコーダ回路12上を横切
るように上層のアルミニウム配線により配置されてい
る。このアドレス信号線3とリダンダンシー回路5とを
接続する配線4を配置するため、本実施例では配線4を
2つのデコーダ回路12の間に存在する境界領域に配置し
ている。本実施例では所定のデコーダ回路12の一部領域
をずらすことにより境界領域の幅を広くし、配線4を配
置している。これを第2図及び第3図を用いて更に詳細
に説明する。
個配置することにより構成されている。このデコーダ回
路12の回路構成は第9図に示すデコーダ回路2と同じで
ある。アドレス信号線3は、各デコーダ回路12上を横切
るように上層のアルミニウム配線により配置されてい
る。このアドレス信号線3とリダンダンシー回路5とを
接続する配線4を配置するため、本実施例では配線4を
2つのデコーダ回路12の間に存在する境界領域に配置し
ている。本実施例では所定のデコーダ回路12の一部領域
をずらすことにより境界領域の幅を広くし、配線4を配
置している。これを第2図及び第3図を用いて更に詳細
に説明する。
第2図は第1図に示すデコーダ回路12のうち、配線4
を配置するための境界領域に隣接するデコーダ回路のパ
ターン構成を示すものであり、第10図と同じ部分は同じ
番号で示してある。
を配置するための境界領域に隣接するデコーダ回路のパ
ターン構成を示すものであり、第10図と同じ部分は同じ
番号で示してある。
第2図中aで示した幅の中に1つのデコーダ回路が形
成されている領域が存在する。この例でのデコーダ回路
は第9図に示す回路と同じ回路構成であり、その回路の
部分のパターン構成も第10図と基本的には同じである。
成されている領域が存在する。この例でのデコーダ回路
は第9図に示す回路と同じ回路構成であり、その回路の
部分のパターン構成も第10図と基本的には同じである。
前述したように、デコーダ回路パターンのサイドエッ
ジ部は、隣接する回路を考慮して高融点金属配線等が配
置されていない空域部が存在する。しかし、この空域部
の幅は余裕をもって設計されているので、この空域部の
幅が多少狭くなっても問題がないという知見を発明者は
得た。そこで本実施例では、第2図に示すように、中央
に設けられているデコーダ回路と左側に隣接しているデ
コーダ回路のそれぞれの空域部の一部が重り合うように
中央のデコーダ回路をパターン構成は変えずに、左側に
cだけ移動させた。その結果、これら2つのデコーダ回
路により形成される境界領域の幅をb−cとした。この
例では、移動距離cを約3μmとしても問題がないこと
がわかった。
ジ部は、隣接する回路を考慮して高融点金属配線等が配
置されていない空域部が存在する。しかし、この空域部
の幅は余裕をもって設計されているので、この空域部の
幅が多少狭くなっても問題がないという知見を発明者は
得た。そこで本実施例では、第2図に示すように、中央
に設けられているデコーダ回路と左側に隣接しているデ
コーダ回路のそれぞれの空域部の一部が重り合うように
中央のデコーダ回路をパターン構成は変えずに、左側に
cだけ移動させた。その結果、これら2つのデコーダ回
路により形成される境界領域の幅をb−cとした。この
例では、移動距離cを約3μmとしても問題がないこと
がわかった。
このように中央のデコーダ回路を左側にcだけ移動す
ることにより、右側のデコーダ回路との間の境界領域の
幅はb+c、すなわち約13μmとなる。
ることにより、右側のデコーダ回路との間の境界領域の
幅はb+c、すなわち約13μmとなる。
境界領域がcだけ増加したことにより、この境界領域
に、アルミニウム配線31、32等より下層に高融点金属層
からなる配線4を設けることができるようにになった。
その結果、アドレス信号線3からアドレス信号▲▼
をリダンダンシー回路5に供給する配線4を境界領域に
1本配置することができた。
に、アルミニウム配線31、32等より下層に高融点金属層
からなる配線4を設けることができるようにになった。
その結果、アドレス信号線3からアドレス信号▲▼
をリダンダンシー回路5に供給する配線4を境界領域に
1本配置することができた。
第3図は第2図に示すB−B線の断面部分を示す。境
界領域の幅がb+cとなったため、電源電圧Vccを供給
するアルミニウム配線32とN型不純物領域26との間のレ
ベルに、高融点金属配線36と同工程により製造される配
線4を1本配置することが可能となった。
界領域の幅がb+cとなったため、電源電圧Vccを供給
するアルミニウム配線32とN型不純物領域26との間のレ
ベルに、高融点金属配線36と同工程により製造される配
線4を1本配置することが可能となった。
第1図に戻って更に本実施例について説明する。
所定のデコーダ回路12の一部領域を移動させたことに
より境界領域の幅を広くし、配線4を配置することが可
能となった。そこで、デコーダ回路ブロック9に存在す
る複数のデコーダ回路12のうち、任意のデコーダ回路を
移動して、配線4の配置可能な境界領域を複数形成する
ことができる。つまり、アドレス信号線3の本数と同数
の配線4をデコーダ回路ブロック9内の任意の位置に配
置することが可能となった。従って、第2の領域Bに存
在するリダンダンシー回路5の配置場所の自由に決める
ことができるようになった。その結果、第2の領域Bに
おけるリダンダンシー回路等と電極パッドの配置の位置
が互いに影響されずに決定できるため、それぞれの配置
位置の自由度が増大することになった。
より境界領域の幅を広くし、配線4を配置することが可
能となった。そこで、デコーダ回路ブロック9に存在す
る複数のデコーダ回路12のうち、任意のデコーダ回路を
移動して、配線4の配置可能な境界領域を複数形成する
ことができる。つまり、アドレス信号線3の本数と同数
の配線4をデコーダ回路ブロック9内の任意の位置に配
置することが可能となった。従って、第2の領域Bに存
在するリダンダンシー回路5の配置場所の自由に決める
ことができるようになった。その結果、第2の領域Bに
おけるリダンダンシー回路等と電極パッドの配置の位置
が互いに影響されずに決定できるため、それぞれの配置
位置の自由度が増大することになった。
更に、半導体記憶装置の容量が増加してアドレス線の
本数が増加しても、アドレス線に対応した本数の配線4
をデコーダ回路ブロック9内に配置することができ、配
線4が一箇所に集中することはない。従って、従来のよ
うにテコーダ回路ブロック9間の隙間を大きくする必要
がないため、チップ面積が増大することがない。
本数が増加しても、アドレス線に対応した本数の配線4
をデコーダ回路ブロック9内に配置することができ、配
線4が一箇所に集中することはない。従って、従来のよ
うにテコーダ回路ブロック9間の隙間を大きくする必要
がないため、チップ面積が増大することがない。
前述したように、第2の領域Bに配置されている回路
のうち、アドレス信号発生回路もアドレス信号線3と接
続しなければならない。そこで、第4図を参照して、本
発明の第2の実施例として、アドレス信号線3とアドレ
ス発生回路13とを接続するための配線14を配置する場合
について説明する。
のうち、アドレス信号発生回路もアドレス信号線3と接
続しなければならない。そこで、第4図を参照して、本
発明の第2の実施例として、アドレス信号線3とアドレ
ス発生回路13とを接続するための配線14を配置する場合
について説明する。
Xデコーダ回路ブロック9は、デコーダ回路12を複数
個配置することにより構成されている。このデコーダ回
路12の回路構成は第1の実施例で説明したデコーダ回路
12と同じである。アドレス信号線3は、各デコーダ回路
12上を横切るように上層のアルミニウム配線により配置
されている。この1本のアドレス信号線3にアドレス発
生回路13からの1つのアドレス信号を供給するため、ア
ドレス線3と、アドレス発生回路に接続されたアルミニ
ウム配線15との間に複数本、並列に配線4が配置されて
いる。それぞれの配線4は第1の実施例と同様、2つの
デコーダ回路12の間に存在する複数の境界領域を用いて
配置されている。
個配置することにより構成されている。このデコーダ回
路12の回路構成は第1の実施例で説明したデコーダ回路
12と同じである。アドレス信号線3は、各デコーダ回路
12上を横切るように上層のアルミニウム配線により配置
されている。この1本のアドレス信号線3にアドレス発
生回路13からの1つのアドレス信号を供給するため、ア
ドレス線3と、アドレス発生回路に接続されたアルミニ
ウム配線15との間に複数本、並列に配線4が配置されて
いる。それぞれの配線4は第1の実施例と同様、2つの
デコーダ回路12の間に存在する複数の境界領域を用いて
配置されている。
配線4が配置できるように境界領域の幅を広げる方法
は、第1の実施例と同じであり、cの幅だけ移動するデ
コーダ回路12のパターン構成も同じであるため、説明を
省略する。
は、第1の実施例と同じであり、cの幅だけ移動するデ
コーダ回路12のパターン構成も同じであるため、説明を
省略する。
ここではアドレス線3と、アルミニウム配線15との間
に複数本、並列に配線4を配置した理由およびその効果
について説明する。すなわち、従来のように隣り合うデ
コーダ回路ブロック9間に存在する隙間10等の狭い領域
に多数の配線を配置するためには、1本の配線幅が細く
なる。すると、配線の抵抗値が非常に大きくなって、ア
ドレス信号に遅延が生じるという問題点がある。そこ
で、本実施例では、たとえ1本の配線の抵抗値が大きく
ても、多数の配線4を並列に接続することにより配線の
抵抗値が下がるため、アドレス信号の遅延が生じないと
いう効果がある。
に複数本、並列に配線4を配置した理由およびその効果
について説明する。すなわち、従来のように隣り合うデ
コーダ回路ブロック9間に存在する隙間10等の狭い領域
に多数の配線を配置するためには、1本の配線幅が細く
なる。すると、配線の抵抗値が非常に大きくなって、ア
ドレス信号に遅延が生じるという問題点がある。そこ
で、本実施例では、たとえ1本の配線の抵抗値が大きく
ても、多数の配線4を並列に接続することにより配線の
抵抗値が下がるため、アドレス信号の遅延が生じないと
いう効果がある。
次に、デコーダ回路を形成する部分のうち、どの部分
を移動させるのかを説明する。つまり、第1及び第2の
実施例の説明においては、デコーダ回路2又は12のう
ち、NAND回路及びインバータ回路に相当する部分のパタ
ーン構成部分(第10図及び第2図)だけでデコーダ回路
の移動について述べた。しかし、本発明は1つのデコー
ダ回路を構成する部分のうち一部を移動して境界領域を
広げることも、又はデコーダ回路全体を移動して境界領
域を広げることも可能である。これを第5図を参照して
説明する。
を移動させるのかを説明する。つまり、第1及び第2の
実施例の説明においては、デコーダ回路2又は12のう
ち、NAND回路及びインバータ回路に相当する部分のパタ
ーン構成部分(第10図及び第2図)だけでデコーダ回路
の移動について述べた。しかし、本発明は1つのデコー
ダ回路を構成する部分のうち一部を移動して境界領域を
広げることも、又はデコーダ回路全体を移動して境界領
域を広げることも可能である。これを第5図を参照して
説明する。
まず、デコーダ回路の一部を移動して境界領域を広げ
る例について説明する。デコーダ回路102のうち領域D
の部分をcだけ右に移動することにより、デコーダ回路
101と102により形成される境界領域の幅は、b+cとな
り、配線4を配置することが可能となる。ここで領域D
の部分は、第10図及び第2図に示すNAND回路及びインバ
ータ回路に相当する部分とは限らない。つまり、配線4
を配置するための広い境界領域は、アドレス信号線3と
配線4とがコンタンクトされる部分から第2の領域に存
在するリダンダンシー回路方向に存在すれば十分である
からである。尚、デコーダ回路102においては、領域C
と領域Bとの間でcだけのずれを生じるが、この部分の
内部配線のずれた部分にそれぞれcだけの配線を付加し
て内部を接続するように配線パターンを変更すればよい
だけである。
る例について説明する。デコーダ回路102のうち領域D
の部分をcだけ右に移動することにより、デコーダ回路
101と102により形成される境界領域の幅は、b+cとな
り、配線4を配置することが可能となる。ここで領域D
の部分は、第10図及び第2図に示すNAND回路及びインバ
ータ回路に相当する部分とは限らない。つまり、配線4
を配置するための広い境界領域は、アドレス信号線3と
配線4とがコンタンクトされる部分から第2の領域に存
在するリダンダンシー回路方向に存在すれば十分である
からである。尚、デコーダ回路102においては、領域C
と領域Bとの間でcだけのずれを生じるが、この部分の
内部配線のずれた部分にそれぞれcだけの配線を付加し
て内部を接続するように配線パターンを変更すればよい
だけである。
次に、デコーダ回路全体を移動して境界領域を広げる
例について説明する。デコーダ回路104全体をcだけ右
に移動することにより、デコーダ回路103と102により形
成される境界領域の幅はb+cとなり、配線4を配置す
ることが可能となる。この例によれば、デコーダ回路の
内部配線のパターン構成を変更せずに、境界領域を広げ
ることが可能となる。
例について説明する。デコーダ回路104全体をcだけ右
に移動することにより、デコーダ回路103と102により形
成される境界領域の幅はb+cとなり、配線4を配置す
ることが可能となる。この例によれば、デコーダ回路の
内部配線のパターン構成を変更せずに、境界領域を広げ
ることが可能となる。
上述した例では、1つのデコーダ回路をcだけ移動さ
せて、境界領域の幅をb+cとしたが、b、cの値や、
配線4の種類によっては、b+cの幅では配線4を配置
できない場合が生じる。又、境界領域に複数の配線4を
配置したい場合も生じる。そこで、境界領域を更に広げ
る例について第6図を参照して説明する。
せて、境界領域の幅をb+cとしたが、b、cの値や、
配線4の種類によっては、b+cの幅では配線4を配置
できない場合が生じる。又、境界領域に複数の配線4を
配置したい場合も生じる。そこで、境界領域を更に広げ
る例について第6図を参照して説明する。
ここでは境界領域の幅をb+2cとする例について2つ
の例を上げて説明する。まず、第1の方法として、デコ
ーダ回路D2を左にc移動させることにより、デコーダ回
路D1とD2との間の境界領域をb−cとする。更に、デコ
ーダ回路D3も左に2C移動させることによりデコーダ回路
D2とD3との境界領域もb−cとなる。その結果、デコー
ダ回路D3とD4との境界領域がb+2cとなり、より広い境
界領域を形成することが可能となる。つまり、デコーダ
回路を複数、同方向に移動させることにより、広い境界
領域を形成することができる。
の例を上げて説明する。まず、第1の方法として、デコ
ーダ回路D2を左にc移動させることにより、デコーダ回
路D1とD2との間の境界領域をb−cとする。更に、デコ
ーダ回路D3も左に2C移動させることによりデコーダ回路
D2とD3との境界領域もb−cとなる。その結果、デコー
ダ回路D3とD4との境界領域がb+2cとなり、より広い境
界領域を形成することが可能となる。つまり、デコーダ
回路を複数、同方向に移動させることにより、広い境界
領域を形成することができる。
第2の方法として、デコーダ回路D6を左にc移動させ
ることにより、デコーダ回路D5とD6との間の境界領域を
b−cとする。更に、デコーダ回路D7を右にc移動させ
ることにより、デコーダ回路D7とD8との間の境界領域を
b−cとする。その結果、デコーダ回路D6とD7との境界
領域がb+2cとなる。つまり、広げたい境界領域を形成
する2つのデコーダ回路をそれぞれ異なる方向に移動す
ることにより、広い境界領域を形成することができる。
ることにより、デコーダ回路D5とD6との間の境界領域を
b−cとする。更に、デコーダ回路D7を右にc移動させ
ることにより、デコーダ回路D7とD8との間の境界領域を
b−cとする。その結果、デコーダ回路D6とD7との境界
領域がb+2cとなる。つまり、広げたい境界領域を形成
する2つのデコーダ回路をそれぞれ異なる方向に移動す
ることにより、広い境界領域を形成することができる。
これら2つの方法とも、デコーダ回路を2つ移動させ
て境界領域の幅をb+2cとしたが、希望する境界領域の
幅に応じて移動させるデコーダの数を増加させることに
より、任意の境界領域の幅が形成することができる。
又、複数のデコーダ回路を移動させる場合、その移動距
離がすべてcである必要はなく、それぞれ距離が異って
もかまわない。
て境界領域の幅をb+2cとしたが、希望する境界領域の
幅に応じて移動させるデコーダの数を増加させることに
より、任意の境界領域の幅が形成することができる。
又、複数のデコーダ回路を移動させる場合、その移動距
離がすべてcである必要はなく、それぞれ距離が異って
もかまわない。
以上説明した実施例では、メモリセルアレイ1として
DRAMを例に説明したが、本発明ではそれに限定されるこ
となく、SRAM(static RAM)等のメモリであれば同様な
効果が得られる。この場合、それぞれのメモリの種類に
応じてデコーダの種類も異なるが、どのようなデコーダ
回路であっても本発明は適用可能である。従って、デコ
ーダ回路の種類は第9図に示す回路構成及び第2図及び
第10図に示すパターン構成に本発明は限定されない。
DRAMを例に説明したが、本発明ではそれに限定されるこ
となく、SRAM(static RAM)等のメモリであれば同様な
効果が得られる。この場合、それぞれのメモリの種類に
応じてデコーダの種類も異なるが、どのようなデコーダ
回路であっても本発明は適用可能である。従って、デコ
ーダ回路の種類は第9図に示す回路構成及び第2図及び
第10図に示すパターン構成に本発明は限定されない。
更に、本発明においてXデコーダ回路ブロック9をY
デコーダ回路ブロック7と入替えた場合でも同様の効果
が得られる。つまり、本発明は、Xデコーダ回路、Yデ
コーダ回路のいずれでも適用可能である。
デコーダ回路ブロック7と入替えた場合でも同様の効果
が得られる。つまり、本発明は、Xデコーダ回路、Yデ
コーダ回路のいずれでも適用可能である。
又、第2の領域Bと接続する信号線はアドレス信号線
3である必要はない。つまり各デコーダ回路が共通に使
用する信号線であって、第2の領域Bの回路と接続する
必要があるものであればよい。例えば、プリチャージ信
号等のデコーダ回路の制御信号のための信号線であって
もよい。
3である必要はない。つまり各デコーダ回路が共通に使
用する信号線であって、第2の領域Bの回路と接続する
必要があるものであればよい。例えば、プリチャージ信
号等のデコーダ回路の制御信号のための信号線であって
もよい。
配線4により接続される第2の領域に存在する回路は
リダンダンシー回路、アドレス発生回路に限らず、デコ
ーダに対する制御信号発生回路であってもよい。
リダンダンシー回路、アドレス発生回路に限らず、デコ
ーダに対する制御信号発生回路であってもよい。
配線4の材質としては、高融点金属に限らず、アルミ
ニウム、シリサイド、多結晶シリコンであってもよい。
ニウム、シリサイド、多結晶シリコンであってもよい。
又、配線4は第3図に示すような1層とするほか、多
層配線構造とすることにより、1本しか配線4が配置で
きない境界領域の幅でも2本以上の配線を形成すること
ができる。
層配線構造とすることにより、1本しか配線4が配置で
きない境界領域の幅でも2本以上の配線を形成すること
ができる。
[発明の効果〕 以上説明したように、本発明はメモリセルアレイに対
応するデコーダ回路ブロック内の複数のデコーダ回路間
にそれぞれ存在する境界領域のうち、少なくとも1つの
デコーダ回路の所定部分を任意の距離だけ移動して、配
線用境界領域を配置し、配線用境界領域にデコーダ回路
内の配線からデコーダ回路ブロック外に設けられた回路
に接続する配線を配置することにより、アドレス信号線
の本数と同数の配線をデコーダ回路ブロック内の任意の
位置に配置することが可能となった。
応するデコーダ回路ブロック内の複数のデコーダ回路間
にそれぞれ存在する境界領域のうち、少なくとも1つの
デコーダ回路の所定部分を任意の距離だけ移動して、配
線用境界領域を配置し、配線用境界領域にデコーダ回路
内の配線からデコーダ回路ブロック外に設けられた回路
に接続する配線を配置することにより、アドレス信号線
の本数と同数の配線をデコーダ回路ブロック内の任意の
位置に配置することが可能となった。
従って、第2の領域Bに存在するリダンダンシー回路
等の配置場所の自由に決めることができるようになっ
た。その結果、第2の領域Bにおけるリダンダンシー回
路等と電極パッドの配置の位置が互いに影響されずに決
定できるため、それぞれの配置位置の自由度が増大する
ことになった。
等の配置場所の自由に決めることができるようになっ
た。その結果、第2の領域Bにおけるリダンダンシー回
路等と電極パッドの配置の位置が互いに影響されずに決
定できるため、それぞれの配置位置の自由度が増大する
ことになった。
更に、半導体記憶装置の容量が増加してアドレス線の
本数が増加しても、アドレス線に対応した本数の配線を
デコーダ回路ブロック内に配置することができ、配線が
一箇所に集中することはない。従って、従来のようにデ
コーダ回路ブロック間の隙間を大きくする必要がないた
め、チップ面積が増大することがない。
本数が増加しても、アドレス線に対応した本数の配線を
デコーダ回路ブロック内に配置することができ、配線が
一箇所に集中することはない。従って、従来のようにデ
コーダ回路ブロック間の隙間を大きくする必要がないた
め、チップ面積が増大することがない。
第1図は本発明の半導体記憶装置の第1実施例を示す構
成図、第2図は第1図に示す半導体記憶装置のデコーダ
回路のうちNAND回路及びインバータ回路に相当する部分
のパターン構成を示す平面図、第3図は第2図に示すB
−B線の断面部分を示す断面図、第4図は本発明の半導
体記憶装置の第2実施例を示す構成図、第5図は本発明
の半導体記憶装置の第3実施例を示す構成図、第6図は
本発明の半導体記憶装置の第4実施例を示す構成図、第
7図は従来の半導体記憶装置の全体の構成を示す構成
図、第8図は従来のXデコーダ回路ブロック付近の構成
を示す構成図、第9図は従来の各デコーダ回路の回路構
成を示す回路図、第10図は従来のデコーダ回路のうちNA
ND回路及びインバータ回路に相当する部分のパターン構
成を示す平面図、第11図は第10図に示すA−A線の断面
部分を示す断面図である。 1……メモリセルアレイ、1,12……デコーダ回路、3…
…アドレス信号線、4,14……配線、5……リダンダンシ
ー回路、6……センスアンプ回路ブロック、7……Yデ
コーダ回路ブロック、8……データ線プリチャージ回
路、9……Xデコーダ回路ブロック、10……隙間
成図、第2図は第1図に示す半導体記憶装置のデコーダ
回路のうちNAND回路及びインバータ回路に相当する部分
のパターン構成を示す平面図、第3図は第2図に示すB
−B線の断面部分を示す断面図、第4図は本発明の半導
体記憶装置の第2実施例を示す構成図、第5図は本発明
の半導体記憶装置の第3実施例を示す構成図、第6図は
本発明の半導体記憶装置の第4実施例を示す構成図、第
7図は従来の半導体記憶装置の全体の構成を示す構成
図、第8図は従来のXデコーダ回路ブロック付近の構成
を示す構成図、第9図は従来の各デコーダ回路の回路構
成を示す回路図、第10図は従来のデコーダ回路のうちNA
ND回路及びインバータ回路に相当する部分のパターン構
成を示す平面図、第11図は第10図に示すA−A線の断面
部分を示す断面図である。 1……メモリセルアレイ、1,12……デコーダ回路、3…
…アドレス信号線、4,14……配線、5……リダンダンシ
ー回路、6……センスアンプ回路ブロック、7……Yデ
コーダ回路ブロック、8……データ線プリチャージ回
路、9……Xデコーダ回路ブロック、10……隙間
Claims (10)
- 【請求項1】メモリセルアレイと、このメモリセルアレ
イの一辺に沿って設けられたデコーダ回路ブロックであ
って、複数のデコーダ回路が所定の幅の境界領域をもっ
て前記メモリセルアレイの前記一辺と平行する方向に配
置されているデコーダ回路ブロックとを有する半導体記
憶装置において、アドレス信号線が前記デコーダ回路ブ
ロック上を前記平行する方向に横切って形成されて前記
複数のデコーダ回路に接続され、前記複数のデコーダ回
路の各々からは前記メモリセルアレイに延びる出力線が
導出され、前記複数のデコーダ回路のうちの所定のデコ
ーダ回路は前記平行な方向にずらして配置されることに
より隣接するデコーダ回路との間に前記所定の幅より広
い幅の境界領域が形成され、この広い境界領域において
前記アドレス線と接続された信号配線が前記デコーダ回
路の前記出力線とは反対方向に導出されて前記デコーダ
回路ブロックの外側に設けられる他の回路に接続されて
いることを特徴とする半導体記憶装置。 - 【請求項2】前記所定のデコーダ回路は、前記複数のデ
コーダ回路のうちの互いに隣接する二つのデコーダ回路
であり、これら二つのデコーダ回路は前記平行な方向に
対し同一側にずらして配置されていることを特徴とする
請求項1記載の半導体記憶装置。 - 【請求項3】前記所定のデコーダ回路は、前記複数のデ
コーダ回路のうちの互いに隣接する二つのデコーダ回路
であり、これら二つのデコーダ回路は前記平行な方向と
互いに反対側にずらして配置されていることを特徴とす
る請求項1記載の半導体記憶装置。 - 【請求項4】前記所定のデコーダ回路は、前記複数のデ
コーダ回路内に散在していることを特徴とする請求項1,
2または3記載の半導体記憶装置。 - 【請求項5】前記アドレス信号線が複数本あり、前記所
定のデコーダ回路は、前記広い幅の境界領域の数が前記
アドレス信号線の数に対応するように配置されているこ
とを特徴とする請求項4記載の半導体記憶装置。 - 【請求項6】前記アドレス信号線は前記デコーダ回路の
各々を構成する配線層に対し上層の配線層として形成さ
れ、前記信号配線は前記複数のデコーダ回路を構成する
配線層と同層の配線層として形成されることを特徴とす
る請求項1乃至5のいずれかに記載の半導体記憶装置。 - 【請求項7】前記他の回路はリダンダンシー回路である
ことを特徴とする請求項1乃至6のいずれかに記載の半
導体記憶装置。 - 【請求項8】前記他の回路はアドレス発生回路であるこ
とを特徴とする請求項1乃至6のいずれかに記載の半導
体記憶装置。 - 【請求項9】前記他の回路は前記デコーダ回路に対する
制御信号発生回路であることを特徴とする請求項1乃至
6のいずれかに記載の半導体記憶装置。 - 【請求項10】前記広い幅の境界領域には、前記信号配
線が多層配線構造として複数本形成されていることを特
徴とする請求項1乃至9のいずれかに記載の半導体記憶
装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22371989 | 1989-08-30 | ||
JP1-223719 | 1989-08-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03232270A JPH03232270A (ja) | 1991-10-16 |
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Family
ID=16802605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2226133A Expired - Lifetime JP2692357B2 (ja) | 1989-08-30 | 1990-08-28 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0415369B1 (ja) |
JP (1) | JP2692357B2 (ja) |
DE (1) | DE69024427T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3815717B2 (ja) * | 2001-06-26 | 2006-08-30 | シャープ株式会社 | 半導体集積回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61227289A (ja) * | 1985-03-30 | 1986-10-09 | Fujitsu Ltd | 半導体記憶装置 |
JPH0642536B2 (ja) * | 1985-08-16 | 1994-06-01 | 富士通株式会社 | 半導体記憶装置 |
JPS6457486A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Semiconductor integrated circuit device |
EP0317666B1 (en) * | 1987-11-23 | 1992-02-19 | Koninklijke Philips Electronics N.V. | Fast operating static ram memory with high storage capacity |
-
1990
- 1990-08-28 JP JP2226133A patent/JP2692357B2/ja not_active Expired - Lifetime
- 1990-08-28 EP EP19900116509 patent/EP0415369B1/en not_active Expired - Lifetime
- 1990-08-28 DE DE1990624427 patent/DE69024427T2/de not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
EP0415369A2 (en) | 1991-03-06 |
JPH03232270A (ja) | 1991-10-16 |
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EP0415369B1 (en) | 1995-12-27 |
EP0415369A3 (en) | 1992-06-24 |
DE69024427D1 (de) | 1996-02-08 |
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