JPH0642536B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0642536B2 JPH0642536B2 JP60179443A JP17944385A JPH0642536B2 JP H0642536 B2 JPH0642536 B2 JP H0642536B2 JP 60179443 A JP60179443 A JP 60179443A JP 17944385 A JP17944385 A JP 17944385A JP H0642536 B2 JPH0642536 B2 JP H0642536B2
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- JP
- Japan
- Prior art keywords
- column decoder
- input
- cell array
- output buffer
- memory device
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Description
【発明の詳細な説明】 〔概要〕 本発明は、入出力端子が複数になっている、所謂、多ビ
ット構成の入出力バッファ回路を有している半導体記憶
装置に於いて、繰り返しパターンからなる複数のセル・
アレイと、該セル・アレイに対応して隣接し同じく繰り
返しパターンを有するカラム・デコーダと、該カラム・
デコーダの一部を移設して得られた空所と、前記セル・
アレイから前記空所を介し対応する入出力バッファ回路
に至るデータ母線と、前記移設されたカラム・デコーダ
の一部から前記空所を介して対応するセル・アレイに至
る配線とを備えるようにすることに依り、データ母線が
引き回されることを防止し、その結果、チップ面積の低
減及び配線容量の低減を達成し、半導体記憶装置を高速
化できるようにしたものである。
ット構成の入出力バッファ回路を有している半導体記憶
装置に於いて、繰り返しパターンからなる複数のセル・
アレイと、該セル・アレイに対応して隣接し同じく繰り
返しパターンを有するカラム・デコーダと、該カラム・
デコーダの一部を移設して得られた空所と、前記セル・
アレイから前記空所を介し対応する入出力バッファ回路
に至るデータ母線と、前記移設されたカラム・デコーダ
の一部から前記空所を介して対応するセル・アレイに至
る配線とを備えるようにすることに依り、データ母線が
引き回されることを防止し、その結果、チップ面積の低
減及び配線容量の低減を達成し、半導体記憶装置を高速
化できるようにしたものである。
本発明は、パターンのレイアウトを改良した半導体記憶
装置に関する。
装置に関する。
第４図は通常の半導体記憶装置に於ける主要部を表す要
部回路説明図である。
部回路説明図である。
図に於いて、ＢＬ及び▲▼はビット線、ＷＬはワー
ド線、ＱＬは負荷トランジスタ、ＭＣはメモリ・セル、
ＱＴはトランスファ・ゲート・トランジスタ、ＣＤはカ
ラム・デコーダ（Ｙデコーダ）、ＤＢ及び▲▼はデ
ータ母線、ＩＮ／ＯＵＴは入出力バッファ回路、ＤINは
データ入力端、ＤOUTはデータ出力端をそれぞれ表して
いる。
ド線、ＱＬは負荷トランジスタ、ＭＣはメモリ・セル、
ＱＴはトランスファ・ゲート・トランジスタ、ＣＤはカ
ラム・デコーダ（Ｙデコーダ）、ＤＢ及び▲▼はデ
ータ母線、ＩＮ／ＯＵＴは入出力バッファ回路、ＤINは
データ入力端、ＤOUTはデータ出力端をそれぞれ表して
いる。
この記憶装置では、ロウ・デコーダ（Ｘデコーダ）で制
御されたワード線ＷＬとカラム・デコーダＣＤで制御さ
れたビット線ＢＬ及び▲▼とに依り、その交点にあ
るメモリ・セルＭＣを選択してデータ母線ＤＢ及び▲
▼に接続し、入出力バッファ回路ＩＮ／ＯＵＴを介し
てデータの遣り取りをするようにしている。
御されたワード線ＷＬとカラム・デコーダＣＤで制御さ
れたビット線ＢＬ及び▲▼とに依り、その交点にあ
るメモリ・セルＭＣを選択してデータ母線ＤＢ及び▲
▼に接続し、入出力バッファ回路ＩＮ／ＯＵＴを介し
てデータの遣り取りをするようにしている。
当然のことではあるが、記憶装置に於いては、多数のメ
モリ・セルＭＣがマトリクス状に配列され、そして、チ
ップ面積を小さくする為、そのマトリクス配列は最小限
のピッチを採っている。
モリ・セルＭＣがマトリクス状に配列され、そして、チ
ップ面積を小さくする為、そのマトリクス配列は最小限
のピッチを採っている。
第５図はカラム・デコーダ近傍の要部回路図を表し、第
４図に関して説明した部分と同部分は同記号で指示して
ある。
４図に関して説明した部分と同部分は同記号で指示して
ある。
図に於いて、Ｙiはカラム・デコーダの出力線、ＡO乃至
Ａnはアドレス信号線、ＱＡO乃至ＱＡnはアドレス用ト
ランジスタ，Ｖccは正側電源レベル供給線をそれぞれ示
している。
Ａnはアドレス信号線、ＱＡO乃至ＱＡnはアドレス用ト
ランジスタ，Ｖccは正側電源レベル供給線をそれぞれ示
している。
第６図はカラム・デコーダ近傍のパターン、即ち、第５
図に見られる回路のパターン・レイアウトを表す要部説
明図であり、第４図及び第５図に関して説明した部分と
同部分は同記号で指示してある。
図に見られる回路のパターン・レイアウトを表す要部説
明図であり、第４図及び第５図に関して説明した部分と
同部分は同記号で指示してある。
図に於いて、ＣTはトランスファ・ゲート・トランジス
タＱＴに於ける多結晶Ｓｉゲート電極を表している。
タＱＴに於ける多結晶Ｓｉゲート電極を表している。
図では、一点鎖線から下がカラム・デコーダの部分を表
し、また、簡明にする為、ビット線ＢＬ及び▲▼、
データ母線ＤＢ及び▲▼、正側電源レベル供給線Ｖ
cc、接地側電源レベル供給線Ｖss、アドレス信号線ＡO
及び 乃至Ａn及び などの配線パターンは一部のみを表してある。
し、また、簡明にする為、ビット線ＢＬ及び▲▼、
データ母線ＤＢ及び▲▼、正側電源レベル供給線Ｖ
cc、接地側電源レベル供給線Ｖss、アドレス信号線ＡO
及び 乃至Ａn及び などの配線パターンは一部のみを表してある。
図から判るように、例えばカラム・デコーダの部分で
は、例えばＡｌなど金属からなるアドレス信号線ＡO及
び 正側電源レベル供給線Ｖcc、接地側電源レベル供給線Ｖ
ssなどが図の左右方向に於ける全面に亙り形成されてい
る。
は、例えばＡｌなど金属からなるアドレス信号線ＡO及
び 正側電源レベル供給線Ｖcc、接地側電源レベル供給線Ｖ
ssなどが図の左右方向に於ける全面に亙り形成されてい
る。
ところで、近年、半導体記憶装置に於ける入出力バッフ
ァ回路ＩＮ／ＯＵＴが多ビット構成、例えば、１６ｋで
あると２Ｋ×８、或いは、４Ｋ×４等、複数の入出力端
子を有するものが多用されつつある。
ァ回路ＩＮ／ＯＵＴが多ビット構成、例えば、１６ｋで
あると２Ｋ×８、或いは、４Ｋ×４等、複数の入出力端
子を有するものが多用されつつある。
第７図は多ビット構成の入出力バッファ回路を有するラ
ンダム・アクセス・メモリ（ｒａｎｄｏｍ ａｃｃｅｓ
ｓ ｍｅｍｏｒｙ：ＲＡＭ）を説明する為の要部ブロッ
ク図を表している。
ンダム・アクセス・メモリ（ｒａｎｄｏｍ ａｃｃｅｓ
ｓ ｍｅｍｏｒｙ：ＲＡＭ）を説明する為の要部ブロッ
ク図を表している。
図に於いて、ＣＡ１，ＣＡ２・・・・ＣＡ８はそれぞれ
が２Ｋであるセル・アレイ、ＲＤはロウ・デコーダ、Ｃ
Ｄ１及びＣＤ２はカラム・デコーダ、１乃至８は入出力
バッファ回路（Ｉ／Ｏ）、ＤＢ１乃至ＤＢ８はデータ母
線をそれぞれ表している。尚、データ母線ＤＢ１・・・
・は、それぞれがデータ母線ＤＢ及び▲▼からなっ
ているものとする。
が２Ｋであるセル・アレイ、ＲＤはロウ・デコーダ、Ｃ
Ｄ１及びＣＤ２はカラム・デコーダ、１乃至８は入出力
バッファ回路（Ｉ／Ｏ）、ＤＢ１乃至ＤＢ８はデータ母
線をそれぞれ表している。尚、データ母線ＤＢ１・・・
・は、それぞれがデータ母線ＤＢ及び▲▼からなっ
ているものとする。
このＲＡＭに於いては、図示されていないが、カラム・
デコーダＣＤ１及びＣＤ２はセル・アレイＣＡ１，ＣＡ
２・・・・それぞれに対応するカラム・デコーダのブロ
ックからなっていて、それ等のカラム・デコーダ・ブロ
ックはセル・アレイＣＡ１，ＣＡ２・・・・と同一幅で
且つ同一ピッチにレイアウトされ、それぞれ対応するセ
ル・アレイに接して配列されている。
デコーダＣＤ１及びＣＤ２はセル・アレイＣＡ１，ＣＡ
２・・・・それぞれに対応するカラム・デコーダのブロ
ックからなっていて、それ等のカラム・デコーダ・ブロ
ックはセル・アレイＣＡ１，ＣＡ２・・・・と同一幅で
且つ同一ピッチにレイアウトされ、それぞれ対応するセ
ル・アレイに接して配列されている。
前記したように、カラム・デコーダＣＤ１及びＣＤ２で
はセル・アレイＣＡ１，ＣＡ２・・・・にそれぞれ対応
するカラム・デコーダ・ブロックが密接して配置されて
いて、そこに余分な配線を通過させるだけの余裕は存在
しない。従って、各セル・アレイＣＡ１，ＣＡ２・・・
・とセンス増幅器や書込み増幅器などを含むＩ／Ｏ１乃
至８とを結ぶデータ母線ＤＢ１，ＤＢ２・・・・は図示
の如くカラム・デコーダＣＤ１及びＣＤ２をかなり迂回
させなければならず、その結果、チップ寸法が増大した
り、或いは、配線容量が増加するなどして、スイッチン
グ・スピードの低下を招いている。
はセル・アレイＣＡ１，ＣＡ２・・・・にそれぞれ対応
するカラム・デコーダ・ブロックが密接して配置されて
いて、そこに余分な配線を通過させるだけの余裕は存在
しない。従って、各セル・アレイＣＡ１，ＣＡ２・・・
・とセンス増幅器や書込み増幅器などを含むＩ／Ｏ１乃
至８とを結ぶデータ母線ＤＢ１，ＤＢ２・・・・は図示
の如くカラム・デコーダＣＤ１及びＣＤ２をかなり迂回
させなければならず、その結果、チップ寸法が増大した
り、或いは、配線容量が増加するなどして、スイッチン
グ・スピードの低下を招いている。
本発明は、ＲＡＭのパターンに極めて簡単な改変を加え
ることで、前記説明したようなデータ母線ＤＢ１，ＤＢ
２・・・・などの不都合な迂回を解消し、より一層の高
速化を果たそうとするものである。
ることで、前記説明したようなデータ母線ＤＢ１，ＤＢ
２・・・・などの不都合な迂回を解消し、より一層の高
速化を果たそうとするものである。
本発明一実施例を解説する為の図である第１図乃至第３
図を借りて説明する。
図を借りて説明する。
本発明の半導体記憶装置では、繰り返しパターンからな
る複数のセル・アレイ（例えばセル・アレイＣＡ１，Ｃ
Ａ２・・・・）と、該セル・アレイと入出力バッファ回
路（例えば入出力バッファ回路６並びに７）との間に在
って該セル・アレイに対応して隣接し同じく繰り返しパ
ターンを有するカラム・デコーダ（例えばカラム・デコ
ーダＣＤ１１，ＤＣ１２・・・・）と、該カラム・デコ
ーダの一部（例えばカラム・データの小ブロックＹO）
を移設して得られた空所と、前記セル・アレイのうち対
象となるセル・アレイ（例えばセル・アレイＣＡ６並び
にＣＡ７）から前記空所を介し対応する入出力バッファ
回路（例えば入出力バッファ回路６並びに７）に至るデ
ータ母線（例えばデータ母線ＤＢ６並びにＤＢ７）と、
前記移設されたカラム・デコーダの一部（例えばカラム
・データの小ブロックＹO）から前記空所を介して対応
するセル・アレイ（例えばセル・アレイＣＡ６並びにＣ
Ａ７）に至る配線とを備える構成になっている。
る複数のセル・アレイ（例えばセル・アレイＣＡ１，Ｃ
Ａ２・・・・）と、該セル・アレイと入出力バッファ回
路（例えば入出力バッファ回路６並びに７）との間に在
って該セル・アレイに対応して隣接し同じく繰り返しパ
ターンを有するカラム・デコーダ（例えばカラム・デコ
ーダＣＤ１１，ＤＣ１２・・・・）と、該カラム・デコ
ーダの一部（例えばカラム・データの小ブロックＹO）
を移設して得られた空所と、前記セル・アレイのうち対
象となるセル・アレイ（例えばセル・アレイＣＡ６並び
にＣＡ７）から前記空所を介し対応する入出力バッファ
回路（例えば入出力バッファ回路６並びに７）に至るデ
ータ母線（例えばデータ母線ＤＢ６並びにＤＢ７）と、
前記移設されたカラム・デコーダの一部（例えばカラム
・データの小ブロックＹO）から前記空所を介して対応
するセル・アレイ（例えばセル・アレイＣＡ６並びにＣ
Ａ７）に至る配線とを備える構成になっている。
前記手段に依れば、データ母線はカラム・デコーダ内を
通過して入出力バッファ回路に到達することができるの
で、従来のように大きな迂回は不要となり、従って、チ
ップ寸法を小さくすることが可能となり、また、配線容
量も低減され、動作速度は向上する。
通過して入出力バッファ回路に到達することができるの
で、従来のように大きな迂回は不要となり、従って、チ
ップ寸法を小さくすることが可能となり、また、配線容
量も低減され、動作速度は向上する。
第１図は本発明一実施例の要部ブロック図を表し、第７
図に関して説明した部分と同部分は同記号で指示してあ
る。
図に関して説明した部分と同部分は同記号で指示してあ
る。
本実施例が第７図に関して説明した従来例と相違する点
は、第７図に示されたカラム・デコーダＣＤ１及びＣＤ
２がそれぞれ分割され、カラム・デコーダＣＤ１１及び
ＣＤ１２に、また、カラム・デコーダＣＤ２１及びＣＤ
２２になっていて、その分割されたカラム・デコーダの
間にデータ母線ＤＢ２及びＤＢ３、或いは、データ母線
ＤＢ６及びＤＢ７が通過してＩ／Ｏ２及び３、或いは、
Ｉ／Ｏ６及び７に接続されていることである。
は、第７図に示されたカラム・デコーダＣＤ１及びＣＤ
２がそれぞれ分割され、カラム・デコーダＣＤ１１及び
ＣＤ１２に、また、カラム・デコーダＣＤ２１及びＣＤ
２２になっていて、その分割されたカラム・デコーダの
間にデータ母線ＤＢ２及びＤＢ３、或いは、データ母線
ＤＢ６及びＤＢ７が通過してＩ／Ｏ２及び３、或いは、
Ｉ／Ｏ６及び７に接続されていることである。
さて、第１図に見られるようなデータ母線ＤＢ２及びＤ
Ｂ３、或いは、データ母線ＤＢ６及びＤＢ７が通過し得
る間隙を形成するには次のようにする。
Ｂ３、或いは、データ母線ＤＢ６及びＤＢ７が通過し得
る間隙を形成するには次のようにする。
第２図は第１図で破線で囲んだ部分を拡大して表した要
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示してある。
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示してある。
図に於いて、ＣＤ２１Ｂはカラム・デコーダＣＤ２１内
のセル・アレイＣＡ６対応のブロック、ＣＤ２２Ａはカ
ラム・デコーダＣＤ２２内のセル・アレイＣＡ７対応の
ブロック、ＹO乃至Ｙnは一つのセル・アレイに対応する
カラム・デコーダ・ブロックＣＤ２１Ｂ或いはＣＤ２２
Ａ内にあって０番〜ｎ番のＹ方向アドレス信号を出力す
る小ブロックを表している。
のセル・アレイＣＡ６対応のブロック、ＣＤ２２Ａはカ
ラム・デコーダＣＤ２２内のセル・アレイＣＡ７対応の
ブロック、ＹO乃至Ｙnは一つのセル・アレイに対応する
カラム・デコーダ・ブロックＣＤ２１Ｂ或いはＣＤ２２
Ａ内にあって０番〜ｎ番のＹ方向アドレス信号を出力す
る小ブロックを表している。
図から明らかなように、本実施例ではカラム・デコーダ
・ブロックＣＤ２１Ｂ及びＣＤ２２Ａ内でアドレス信号
線Ａ0〜Ａnに於ける信号が全て０であるようなときに選
択される小ブロックＹ0が正規の位置から離れた適所に
形成され、それに依って空所となった領域に所謂クロス
・アンダの配線、例えば拡散領域或いは多結晶Ｓｉに依
る配線からなるデータ母線ＤＢ６（及び▲▼）及
びＤＢ７（及び▲▼）を通過させ、また、小ブロ
ックＹ0からセル・アレイＣＡ６及びＣＡ７に至る配線
を通過させるようにしてある。この場合、カラム・デコ
ーダ・ブロックＣＤ２１Ｂに於ける小ブロックとカラム
・デコーダＣＤ２２Ａに於けるそれとは小ブロックＹ1
どうしが隣接するように配置すると小ブロックＹ0の２
個分の空所が得られる。尚、チップ内に於いて、前記の
ように小ブロックＹ0を正規の位置から離れた適所に配
設することは極めて容易である。
・ブロックＣＤ２１Ｂ及びＣＤ２２Ａ内でアドレス信号
線Ａ0〜Ａnに於ける信号が全て０であるようなときに選
択される小ブロックＹ0が正規の位置から離れた適所に
形成され、それに依って空所となった領域に所謂クロス
・アンダの配線、例えば拡散領域或いは多結晶Ｓｉに依
る配線からなるデータ母線ＤＢ６（及び▲▼）及
びＤＢ７（及び▲▼）を通過させ、また、小ブロ
ックＹ0からセル・アレイＣＡ６及びＣＡ７に至る配線
を通過させるようにしてある。この場合、カラム・デコ
ーダ・ブロックＣＤ２１Ｂに於ける小ブロックとカラム
・デコーダＣＤ２２Ａに於けるそれとは小ブロックＹ1
どうしが隣接するように配置すると小ブロックＹ0の２
個分の空所が得られる。尚、チップ内に於いて、前記の
ように小ブロックＹ0を正規の位置から離れた適所に配
設することは極めて容易である。
第３図は本発明一実施例のパターン・レイアウトを表す
要部説明図であり、第１図及び第２図に関して説明した
部分と同部分は同記号で指示してあり、また、この図で
はデータ母線をＤＢとして代表させることなく▲▼
側も表してある。
要部説明図であり、第１図及び第２図に関して説明した
部分と同部分は同記号で指示してあり、また、この図で
はデータ母線をＤＢとして代表させることなく▲▼
側も表してある。
図に於いて、ＣＵＤは拡散領域に依るクロス・アンダ配
線、ＣＴＡはクロス・アンダ配線とデータ母線とのコン
タクト領域、ＣＴＢはクロス・アンダ配線と入出力バッ
ファ回路に向かう金属配線とのコンタクト領域、ＣＵＰ
は多結晶Ｓｉに依るクロス・アンダ配線をそれぞれ示し
ている。尚、クロス・アンダ配線ＣＵＤは拡散領域でな
く多結晶Ｓｉ配線にしても良く、また、図に繰り返しレ
イアウトと記載して矢印で表示してあるのは、第６図に
示したようなパターンが繰り返されることを意味してい
る。
線、ＣＴＡはクロス・アンダ配線とデータ母線とのコン
タクト領域、ＣＴＢはクロス・アンダ配線と入出力バッ
ファ回路に向かう金属配線とのコンタクト領域、ＣＵＰ
は多結晶Ｓｉに依るクロス・アンダ配線をそれぞれ示し
ている。尚、クロス・アンダ配線ＣＵＤは拡散領域でな
く多結晶Ｓｉ配線にしても良く、また、図に繰り返しレ
イアウトと記載して矢印で表示してあるのは、第６図に
示したようなパターンが繰り返されることを意味してい
る。
図から明らかなように、本実施例では、カラム・デコー
ダの小ブロックＹ0を適所に移設して得られた空所にク
ロス・アンダ配線ＣＵＤを４本とクロス・アンダ配線Ｃ
ＵＰを１本の計５本の配線を通過させてある。
ダの小ブロックＹ0を適所に移設して得られた空所にク
ロス・アンダ配線ＣＵＤを４本とクロス・アンダ配線Ｃ
ＵＰを１本の計５本の配線を通過させてある。
前記実施例では、入出力端子が複数になっている、所
謂、多ビット構成の半導体記憶装置について説明した
が、入出力端子が一つ、即ち、単ビット構成の半導体記
憶装置に於いても、高速化の為に、チップ内部でセル・
アレイを複数のブロックに分割し、その各々に対応させ
て複数のデータ母線及びＩ／Ｏバッファを設けることが
あり、そのような場合には本発明を適用することができ
る。
謂、多ビット構成の半導体記憶装置について説明した
が、入出力端子が一つ、即ち、単ビット構成の半導体記
憶装置に於いても、高速化の為に、チップ内部でセル・
アレイを複数のブロックに分割し、その各々に対応させ
て複数のデータ母線及びＩ／Ｏバッファを設けることが
あり、そのような場合には本発明を適用することができ
る。
また、前記実施例では、データ母線がＤＢ及び▲▼
のペアからなるスタティックＲＡＭについて説明した
が、データ母線が一本からなる半導体記憶装置或いはダ
イナミックＲＡＭなどについても本発明を適用できるこ
とは云うまでもない。
のペアからなるスタティックＲＡＭについて説明した
が、データ母線が一本からなる半導体記憶装置或いはダ
イナミックＲＡＭなどについても本発明を適用できるこ
とは云うまでもない。
本発明の半導体記憶装置では、繰り返しパターンからな
る複数のセル・アレイと、該セル・アレイと入出力バッ
ファ回路との間に在って該セル・アレイに対応して隣接
し同じく繰り返しパターンを有するカラム・デコーダ
と、該カラム・デコーダの一部を移設して得られた空所
と、前記セル・アレイから前記空所を介し対応する入出
力バッファ回路に至るデータ母線と、前記移設されたカ
ラム・デコーダの一部から前記空所を介して対応するセ
ル・アレイに至る配線とを備える構成になっている。
る複数のセル・アレイと、該セル・アレイと入出力バッ
ファ回路との間に在って該セル・アレイに対応して隣接
し同じく繰り返しパターンを有するカラム・デコーダ
と、該カラム・デコーダの一部を移設して得られた空所
と、前記セル・アレイから前記空所を介し対応する入出
力バッファ回路に至るデータ母線と、前記移設されたカ
ラム・デコーダの一部から前記空所を介して対応するセ
ル・アレイに至る配線とを備える構成になっている。
このような構成を採ることに依り、セル・アレイと入出
力バッファ回路を結ぶデータ母線は、カラム・デコーダ
の一部を移設して形成された空所を通過することができ
るので、従来のような大きな迂回を強いられることはな
く、従って、チップ寸法を小さくすることができ、且
つ、配線容量も低減されるので動作速度は向上する。
力バッファ回路を結ぶデータ母線は、カラム・デコーダ
の一部を移設して形成された空所を通過することができ
るので、従来のような大きな迂回を強いられることはな
く、従って、チップ寸法を小さくすることができ、且
つ、配線容量も低減されるので動作速度は向上する。
第１図は本発明一実施例の要部ブロック図、第２図は第
１図の要部拡大ブロック図、第３図は本発明一実施例の
パターン・レイアウトを示す要部説明図、第４図は通常
の半導体記憶装置に於ける主要部を示す要部回路説明
図、第５図はカラム・デコーダ近傍の要部回路図、第６
図はカラム・デコーダ近傍のパターン・レイアウトを示
す要部説明図、第７図は多ビット構成の入出力バッファ
回路を有するＲＡＭの要部ブロック図をそれぞれ表して
いる。 図に於いて、ＣＡ１乃至ＣＡ８はセル・アレイ、ＲＤは
ロウ・デコーダ、ＣＤ１１，ＣＤ１２，ＣＤ２１，ＣＤ
２２はカラム・デコーダ、１乃至８はＩ／Ｏ、ＤＢ１乃
至ＤＢ８はデータ母線、Ｙ0〜Ｙnはカラム・デコーダの
小ブロックをそれぞれ示している。
１図の要部拡大ブロック図、第３図は本発明一実施例の
パターン・レイアウトを示す要部説明図、第４図は通常
の半導体記憶装置に於ける主要部を示す要部回路説明
図、第５図はカラム・デコーダ近傍の要部回路図、第６
図はカラム・デコーダ近傍のパターン・レイアウトを示
す要部説明図、第７図は多ビット構成の入出力バッファ
回路を有するＲＡＭの要部ブロック図をそれぞれ表して
いる。 図に於いて、ＣＡ１乃至ＣＡ８はセル・アレイ、ＲＤは
ロウ・デコーダ、ＣＤ１１，ＣＤ１２，ＣＤ２１，ＣＤ
２２はカラム・デコーダ、１乃至８はＩ／Ｏ、ＤＢ１乃
至ＤＢ８はデータ母線、Ｙ0〜Ｙnはカラム・デコーダの
小ブロックをそれぞれ示している。
Claims (1)
- 【請求項１】繰り返しパターンからなる複数のセル・ア
レイと、 該セル・アレイと入出力バッファ回路との間に在って該
セル・アレイに対応して隣接し同じく繰り返しパターン
を有するカラム・デコーダと、 該カラム・デコーダの一部を移設して得られた空所と、 前記セル・アレイから前記空所を介し対応する入出力バ
ッファ回路に至るデータ母線と、 前記移設されたカラム・デコーダの一部から前記空所を
介して対応するセル・アレイに至る配線と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179443A JPH0642536B2 (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
| DE8686306203T DE3682346D1 (de) | 1985-08-16 | 1986-08-11 | Halbleiterspeicheranordnung. |
| EP86306203A EP0213835B1 (en) | 1985-08-16 | 1986-08-11 | Semiconductor memory device |
| US06/895,641 US4779227A (en) | 1985-08-16 | 1986-08-12 | Semiconductor memory device |
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