JP3856596B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。
【０００２】
【従来の技術】
図７は、同一構成のバンク０と１とを備えた従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【０００３】
例えばバンク０のメモリセルアレイ１０内のメモリセルＣ１及びＣ２の内容を読み出す場合、ロウデコーダ１１によりワード線ＷＬが活性化されてこれに結合された複数のメモリセルが各列のビット線と導通され、次にワード線ＷＬを含むメモリセルブロック２１の両側に配置されたセンスアンプ行３１及び３２により、微小変化したビット線の電圧が増幅される。
【０００４】
他方、ブロックデコーダ１３により、選択されたメモリセルブロック２１に対応したブロックスイッチＢＳ０１及びＢＳ０２がオンになり、センスアンプ行３１及び３２内に配置されたローカルデータバスＬＤＢ０１及びＬＤＢ０２がそれぞれグローバルデータバスＧＤＢ１及びグローバルデータバスＧＤＢ０と導通される。
【０００５】
次に、コラムデコーダ１２によりコラム選択線ＣＳＬが活性化されてコラムスイッチＣＳ２０〜ＣＳ２４がオンになり、コラムスイッチＣＳ２０〜ＣＳ２４と接続されたビット線の電圧がそれぞれローカルデータバスＬＤＢ００〜ＬＤＢ０４上に取り出される。ブロックスイッチＢＳ０１及びＢＳ０２以外のブロックスイッチＢＳ００、ＢＳ０３、ＢＳ０４及びＢＳ１０〜ＢＳ１４がオフであるので、ローカルデータバスＬＤＢ０１及びＬＤＢ０２上の電圧がそれぞれグローバルデータバスＧＤＢ１及びＧＤＢ０に伝達され、次にリード／ライト増幅回路４０でこの電圧が増幅され、さらにＩ／Ｏデータバッファ回路４１で外部電圧に変換され、ＤＡＴＡとして外部に取り出される。
【０００６】
ライトの場合には、外部から供給されたＤＡＴＡがＩ／Ｏデータバッファ回路４１で内部電圧に変換され、リード／ライト増幅回路４０により増幅され、上述のリードの場合と逆向きに電圧が伝達されて、選択されたメモリセルにデータが書き込まれる。
【０００７】
２進数のアドレスでメモリブロックが選択されるので、その数は偶数Ｎとなり、メモリブロックを挟んでいるセンスアンプ行の数は奇数（Ｎ＋１）となる。また、選択されたブロックを挟むセンスアンプ行内のローカルデータバスから異なるグローバルデータバスに電圧が伝達されるので、ローカルデータバスＬＤＢ００〜ＬＤＢ０４がグローバルデータバスＧＤＢ０及びＧＤＢ１に対し交互に結合されている。
【０００８】
このような条件の下で、従来ではバンク毎に同一のレイアウトデータを用いてチップ上に同一パターンを繰り返し配置することにより、複数バンクを構成していた。
【０００９】
【発明が解決しようとする課題】
このため、グローバルデータバスＧＤＢ０とＧＤＢ１とにそれぞれ接続されたローカルデータバスの本数が異なり、図７の場合にはグローバルデータバスＧＤＢ０の方がグローバルデータバスＧＤＢ１よりも負荷が重い。リード及びライトの動作速度は、負荷の重い方のデータバスにより制限されるので、動作速度が遅くなる原因となる。
【００１０】
本発明の目的は、このような事実に着目し、データバス間で負荷に差が生じないようにして動作を高速化することが可能な半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
請求項１では、バンクを偶数備え、各バンクは、
ローカルデータバスを含むセンスアンプ行を３以上の奇数有し、行及び列に配置されたメモリセルのブロックが隣り合うセンスアンプ行の間に配置され、選択されたブロック内の２つのメモリセルに対しそれぞれこのブロックを挟む一方及び他方の該ローカルデータバスを介して同時にアクセスされるメモリセルアレイを有し、
各バンクに共通であり、隣り合う該ローカルデータバスがそれぞれ結合された第１及び第２グローバルデータバスを有する半導体記憶装置において、
該第１グローバルデータバスに結合された該ローカルデータバスの数と該第２グローバルデータバスに結合された該ローカルデータバスの数とが等しい。
【００１２】
この半導体記憶装置によれば、第１グローバルデータバスに結合されたローカルデータバスの数と第２グローバルデータバスＧＤＢ１のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【００１３】
請求項２の半導体記憶装置では、請求項１において、隣り合うバンクの一方の両側に配置されたローカルデータバスは上記第１グローバルデータバスに結合され、該隣り合うバンクの他方の両側に配置されたローカルデータバスは上記第２グローバルデータバスに結合されている。
【００１４】
請求項３の半導体記憶装置では、請求項２の上記メモリセルアレイにおいて、各上記列は複数のメモリセルが結合されたビット線を含み、各上記センスアンプ行は、上記ローカルデータバスと１つおきのビット線との間に接続されたコラムスイッチ及び該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプを含み、隣り合うビット線がそれぞれ該隣り合うセンスアンプ行の一方及び他方の該コラムスイッチを介して該ローカルビット線に接続され、該隣り合うビット線に接続された該コラムスイッチが同一コラム選択線でオン／オフされる。
【００１５】
請求項４の半導体記憶装置では、請求項３において、上記ビット線は、隣り合うブロックの一方及び他方の隣り合う列に配置され、両者が該隣り合うブロックの間のセンスアンプ行を斜めに横切って結合されており、
ビット線パターンが上記隣り合うバンクに関し互いに反転したものになっている。
【００１６】
この半導体記憶装置によれば、隣り合うバンクの対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスとバンクとの対応関係を半導体記憶装置の品種に応じ考慮する必要がない。
【００１７】
請求項５の半導体記憶装置では、請求項４において、上記ローカルデータバスと上記グローバルデータバスとが層間コンタクトを介して直結され、該層間コンタクトのパターンが上記隣り合うバンクに関し互いに反転したものになっている。
【００１８】
半導体記憶装置の設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、この半導体記憶装置によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。複数の図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図であり、図７と対応している。
【００２１】
このＤＲＡＭは、図７と同一構成のバンク０と１のコア部を備えており、これらは互いに同一のレイアウトパターンで構成されている。図２は、図１中の一部の構成を示す概略ブロック図である。
【００２２】
バンク０では、メモリセルアレイ１０の一辺に沿ってロウデコーダ１１が配置され、この辺と隣り合う辺に沿ってコラムデコーダ１２が配置されている。メモリセルアレイ１０は、メモリセルが行及び列に配置されたメモリセルブロック２０〜２３と、ブロック２０〜２３の各々を挟むように配置されたセンスアンプ行３０〜３４とを備えている。
【００２３】
図中、ＷＬはワード線であり、ＢＬ１３及びＢＬ２３はビット線であり、Ｃ１及びＣ２はメモリセルであり、ＣＳ２０〜ＣＳ２４はコラムスイッチであり、ＳＡ２１及びＳＡ２２はセンスアンプである。ビット線は、リード及びライトに共通である１対の相補信号線である。
【００２４】
各メモリブロックについて、各行は複数のメモリセルと結合されたワード線を含み、各列は複数のメモリセルと結合されたビット線を含んでいる。各センスアンプ行は、ローカルデータバスと、１つおきのビット線と該ローカルデータバスとの間に接続されたコラムスイッチと、該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプとを含んでいる。
【００２５】
隣り合うビット線、例えばビット線ＢＬ１３とＢＬ２３とはそれぞれ、隣り合うセンスアンプ行のコラムスイッチＣＳ２１及びＣＳ２２を介してローカルデータバスＬＤＢ０１及びＬＤＢ０２に接続されている。隣り合うブロック間でセンスアンプを共用することにより充分なセンスアンプ配置スペースを確保するために、例えばビット線ＢＬ１３のように隣り合うメモリブロックのビット線が同一のセンスアンプに結合されて共用されている。また、隣り合うビット線に接続されたコラムスイッチを同一のコラム選択線ＣＳＬでオン／オフ可能にするために、例えばビット線ＢＬ１３のように隣り合うメモリブロックの隣り合う列に配置されたビット線が、センスアンプ行を斜めに横切る傾斜部ＳＬ１で結合されている。
【００２６】
周辺回路の一部であるグローバルデータバスＧＤＢ０及びＧＤＢ１は、バンク０及び１に共通に配置されている。グローバルデータバスＧＤＢ０は、ブロックスイッチＢＳ００、ＢＳ０２及びＢＳ０４を介し、バンク０の両側を含む１つおきのローカルデータバスＬＤＢ００、ＬＤＢ０２及びＬＤＢ０４に接続されている。グローバルデータバスＧＤＢ１は、ブロックスイッチＢＳ０１及びＢＳ０３を介し、バンク０の両側を含まない１つおきのローカルデータバスＬＤＢ０１及びＬＤＢ０３に接続されている。
【００２７】
ローカルデータバス及びグローバルデータバスはいずれも、リード及びライトに共通である１対の相補信号線であっても、リード用とライト用とで別々である２対の相補信号線であってもよい。
【００２８】
以上の構成は、図７のそれと同一である。
【００２９】
図１では図７と異なり、バンク１のローカルデータバスに対するグローバルデータバスＧＤＢ０及びＧＤＢ１の結合が、バンク０のそれと逆になっている。すなわち、グローバルデータバスＧＤＢ１は、ブロックスイッチＢＳ１０、ＢＳ１２及びＢＳ１４を介し、バンク１の両側を含む１つおきのローカルデータバスＬＤＢ１０、ＬＤＢ１２及びＬＤＢ１４に接続されている。グローバルデータバスＧＤＢ０は、ブロックスイッチＢＳ１１及びＢＳ１３を介し、バンク１の両側を含まない１つおきのローカルデータバスＬＤＢ１１及びＬＤＢ１３に接続されている。
【００３０】
バンクアドレスＢＮＫＡが‘０’のときバンク０のみ活性化され、バンクアドレスＢＮＫＡが‘１’のときバンク１のみ活性化される。
【００３１】
次に、バンクアドレスＢＮＫＡが‘０’のときの概略動作を説明する。
【００３２】
ロウデコーダ１１は、ロウアドレスＲＯＷＡの値に応じて、選択されたワード線ＷＬに結合されているメモリセルをビット線と導通させる。他方、ブロックデコーダ１３は、ブロックアドレスＢＬＫＡの値に応じて、ブロックスイッチＢＳ００〜ＢＳ０４のうち、選択されたメモリセルブロックの両側のローカルデータバスと接続されたブロックスイッチのみオンにする。コラムデコーダ１２は、コラムアドレスＣＡの値に応じて、１つのコラム選択線ＣＳＬに結合されたコラムスイッチをオンにして、ビット線とローカルデータバスとを導通させる。他の動作は、従来の技術の欄で述べたものと同一であるので省略する。
【００３３】
バンクアドレスＢＮＫＡが‘１’のときの動作も上記同様である。
【００３４】
本第１実施形態によれば、グローバルデータバスＧＤＢ０に接続されたローカルデータバスの数とグローバルデータバスＧＤＢ１のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【００３５】
［第２実施形態］
図１において例えば、バンク０のメモリセルＣ３はグローバルデータバスＧＤＢ０を介してアクセスされるが、これに対応したバンク１のメモリセルＣ５はグローバルデータバスＧＤＢ１を介してアクセスされる。あるアドレスに書き込まれたデータは同一アドレスから読み出されるので、バンク０と１との間のこのような相違は、通常使用時には問題とならない。しかし、故障解析においては、バンク０と１とでこのような異なる対応関係を考慮する必要がある。
【００３６】
本発明の第２実施形態では、このような対応関係を考慮しなくてもよいようにするために、同期型ＤＲＡＭを図３に示す如く構成している。
【００３７】
すなわち、ビット線パターンについて、センスアンプ行を斜めに横切る部分（例えばＳＬ１、ＳＬ２）の列方向に対する傾斜角を、バンク０とバンク１とで逆にしている。換言すれば、バンク０のビット線パターンを左右又は上下に反転させたものが、バンク１のビット線パターンに等しくなっている。他の点は、図１と同一構成である。
【００３８】
例えばバンク０のメモリセルＣ３をアクセスする場合、メモリセルＣ３を含むメモリセルブロック２０に対応したブロックスイッチＢＳ００及びＢＳ０１がオンになり、メモリセルＣ３がブロックスイッチＢＳ００及びグローバルデータバスＧＤＢ０を介してアクセスされる。
【００３９】
このメモリセルＣ３に対応したバンク１のメモリセルＣ５をアクセスする場合には、メモリセルＣ５を含むメモリセルブロック５０に対応したブロックスイッチＢＳ１０及びＢＳ１１がオンになり、メモリセルＣ５がブロックスイッチＢＳ１１及びグローバルデータバスＧＤＢ０を介してアクセスされる。
【００４０】
同様に、バンク０のメモリセルＣ４がグローバルデータバスＧＤＢ１を介してアクセスされるのに対し、このメモリセルＣ４に対応したバンク１のメモリセルＣ６もグローバルデータバスＧＤＢ１を介してアクセスされる。
【００４１】
本第２実施形態によれば、バンク０とバンク１の対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスに関するバンク０とバンク１の対応関係をＤＲＡＭの品種に応じ考慮する必要がない。
【００４２】
［第３実施形態］
図４は、本発明の第３実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【００４３】
このＤＡＲＭでは、図３に示すブロックスイッチＢＳ００〜ＢＳ０４及びＢＳ１０〜ＢＳ１４が省略されて、基板に関し上下方向に隣り合う配線層に配置されたグローバルデータバスとローカルデータバスとが層間コンタクトを介し直結されている。ブロックデコーダ１３の機能は、ロウデコーダ１１Ａに含まれている。
【００４４】
図５は、図４の一部の構成を示す概略ブロック図である。
【００４５】
ローカルデータバスと各ビット線との間には、コラムスイッチとブロックスイッチとが直列接続されている。例えばローカルデータバスＬＤＢ０１とビット線ＢＬ１３との間には、コラムスイッチＣＳ２１とブロックスイッチＢＳ１２とが直列接続され、ローカルデータバスＬＤＢ０２とビット線ＢＬ２３との間には、コラムスイッチＣＳ２２とブロックスイッチＢＳ２２とが直列接続されている。ブロックスイッチは、ロウデコーダ１１Ａ内のブロックデコーダ部（不図示）に接続されたブロック選択線ＢＳＬ１及びＢＳＬ２によりオン／オフ制御される。例えばメモリセルブロック２１を選択する場合には、ブロック選択線ＢＳＬ１とＢＳＬ２とが活性化され、これに接続されたブロックスイッチがオンになる。次に、例えばコラム選択線ＣＳＬが活性化されると、これに結合されたコラムスイッチがオンになり、結果として、ビット線ＢＬ１３がスイッチＢＳ２１及びＣＳ２１を介してローカルデータバスＬＤＢ０１と導通され、ビット線ＢＬ２３がスイッチＢＳ２２及びＣＳ２２を介してローカルデータバスＬＤＢ０２と導通される。したがって、アクセス動作は図３の場合と同様になる。
【００４６】
バンク０と１に関するレイアウトパターンの相違は、図６に示す如く、センスアンプ行を横切るビットパターン傾斜部と、ローカルデータバスとグローバルデータバスとの間を接続するための層間コンタクトホールパターンである。図６では図４との関係で簡単化のために、各データバスが１本である場合のコンタクトホールパターンを示している。
【００４７】
図３の場合には、バンク０と１とでブロックスイッチ（トランジスタ）のレイアウトパターンが異なるが、図４では、このような相違が無いので、バンク０と１とで異なるパターンが図６に示す如く簡単になる。
【００４８】
ＬＳＩの設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、本第３実施形態によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になるという利点を有する。
【図面の簡単な説明】
【図１】本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図２】図１中の一部の構成を示す概略ブロック図である。
【図３】本発明の第２実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図４】本発明の第３実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図５】図４の一部の構成を示す概略ブロック図である。
【図６】図４のバンク０と１に関するレイアウトパターンの相違部を示す概略パターン図である。
【図７】従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【符号の説明】
１０ メモリセルアレイ
１１、１１Ａ ロウデコーダ
１２ コラムデコーダ
１３ ブロックデコーダ
２０〜２３ メモリセルブロック
３０〜３４ センスアンプ行
４０ リード／ライト増幅回路
４１ Ｉ／Ｏデータバッファ回路
ＷＬ ワード線
ＢＬ１３、ＢＬ２３ ビット線
ＣＳＬ コラム選択線
ＢＳＬ１、ＢＳＬ２ ブロック選択線
Ｃ１〜Ｃ６ メモリセル
ＳＬ１、ＳＬ２ 傾斜部
ＳＡ１２、ＳＡ２２ センスアンプ
ＣＳ２０〜ＣＳ２４ コラムスイッチ
ＢＳ００〜ＢＳ０４、ＢＳ１０〜ＢＳ１４、ＢＳ２１、ＢＳ２２ ブロックスイッチ
ＬＤＢ００〜ＬＤＢ０４、ＬＤＢ１０〜ＬＤＢ１４ ローカルデータバス
ＧＤＢ０、ＧＤＢ１ グローバルデータバス
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。
【０００２】
【従来の技術】
図７は、同一構成のバンク０と１とを備えた従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【０００３】
例えばバンク０のメモリセルアレイ１０内のメモリセルＣ１及びＣ２の内容を読み出す場合、ロウデコーダ１１によりワード線ＷＬが活性化されてこれに結合された複数のメモリセルが各列のビット線と導通され、次にワード線ＷＬを含むメモリセルブロック２１の両側に配置されたセンスアンプ行３１及び３２により、微小変化したビット線の電圧が増幅される。
【０００４】
他方、ブロックデコーダ１３により、選択されたメモリセルブロック２１に対応したブロックスイッチＢＳ０１及びＢＳ０２がオンになり、センスアンプ行３１及び３２内に配置されたローカルデータバスＬＤＢ０１及びＬＤＢ０２がそれぞれグローバルデータバスＧＤＢ１及びグローバルデータバスＧＤＢ０と導通される。
【０００５】
次に、コラムデコーダ１２によりコラム選択線ＣＳＬが活性化されてコラムスイッチＣＳ２０〜ＣＳ２４がオンになり、コラムスイッチＣＳ２０〜ＣＳ２４と接続されたビット線の電圧がそれぞれローカルデータバスＬＤＢ００〜ＬＤＢ０４上に取り出される。ブロックスイッチＢＳ０１及びＢＳ０２以外のブロックスイッチＢＳ００、ＢＳ０３、ＢＳ０４及びＢＳ１０〜ＢＳ１４がオフであるので、ローカルデータバスＬＤＢ０１及びＬＤＢ０２上の電圧がそれぞれグローバルデータバスＧＤＢ１及びＧＤＢ０に伝達され、次にリード／ライト増幅回路４０でこの電圧が増幅され、さらにＩ／Ｏデータバッファ回路４１で外部電圧に変換され、ＤＡＴＡとして外部に取り出される。
【０００６】
ライトの場合には、外部から供給されたＤＡＴＡがＩ／Ｏデータバッファ回路４１で内部電圧に変換され、リード／ライト増幅回路４０により増幅され、上述のリードの場合と逆向きに電圧が伝達されて、選択されたメモリセルにデータが書き込まれる。
【０００７】
２進数のアドレスでメモリブロックが選択されるので、その数は偶数Ｎとなり、メモリブロックを挟んでいるセンスアンプ行の数は奇数（Ｎ＋１）となる。また、選択されたブロックを挟むセンスアンプ行内のローカルデータバスから異なるグローバルデータバスに電圧が伝達されるので、ローカルデータバスＬＤＢ００〜ＬＤＢ０４がグローバルデータバスＧＤＢ０及びＧＤＢ１に対し交互に結合されている。
【０００８】
このような条件の下で、従来ではバンク毎に同一のレイアウトデータを用いてチップ上に同一パターンを繰り返し配置することにより、複数バンクを構成していた。
【０００９】
【発明が解決しようとする課題】
このため、グローバルデータバスＧＤＢ０とＧＤＢ１とにそれぞれ接続されたローカルデータバスの本数が異なり、図７の場合にはグローバルデータバスＧＤＢ０の方がグローバルデータバスＧＤＢ１よりも負荷が重い。リード及びライトの動作速度は、負荷の重い方のデータバスにより制限されるので、動作速度が遅くなる原因となる。
【００１０】
本発明の目的は、このような事実に着目し、データバス間で負荷に差が生じないようにして動作を高速化することが可能な半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
請求項１では、バンクを偶数備え、各バンクは、
ローカルデータバスを含むセンスアンプ行を３以上の奇数有し、行及び列に配置されたメモリセルのブロックが隣り合うセンスアンプ行の間に配置され、選択されたブロック内の２つのメモリセルに対しそれぞれこのブロックを挟む一方及び他方の該ローカルデータバスを介して同時にアクセスされるメモリセルアレイを有し、
各バンクに共通であり、隣り合う該ローカルデータバスがそれぞれ結合された第１及び第２グローバルデータバスを有する半導体記憶装置において、
該第１グローバルデータバスに結合された該ローカルデータバスの数と該第２グローバルデータバスに結合された該ローカルデータバスの数とが等しい。
【００１２】
この半導体記憶装置によれば、第１グローバルデータバスに結合されたローカルデータバスの数と第２グローバルデータバスＧＤＢ１のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【００１３】
請求項２の半導体記憶装置では、請求項１において、隣り合うバンクの一方の両側に配置されたローカルデータバスは上記第１グローバルデータバスに結合され、該隣り合うバンクの他方の両側に配置されたローカルデータバスは上記第２グローバルデータバスに結合されている。
【００１４】
請求項３の半導体記憶装置では、請求項２の上記メモリセルアレイにおいて、各上記列は複数のメモリセルが結合されたビット線を含み、各上記センスアンプ行は、上記ローカルデータバスと１つおきのビット線との間に接続されたコラムスイッチ及び該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプを含み、隣り合うビット線がそれぞれ該隣り合うセンスアンプ行の一方及び他方の該コラムスイッチを介して該ローカルビット線に接続され、該隣り合うビット線に接続された該コラムスイッチが同一コラム選択線でオン／オフされる。
【００１５】
請求項４の半導体記憶装置では、請求項３において、上記ビット線は、隣り合うブロックの一方及び他方の隣り合う列に配置され、両者が該隣り合うブロックの間のセンスアンプ行を斜めに横切って結合されており、
ビット線パターンが上記隣り合うバンクに関し互いに反転したものになっている。
【００１６】
この半導体記憶装置によれば、隣り合うバンクの対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスとバンクとの対応関係を半導体記憶装置の品種に応じ考慮する必要がない。
【００１７】
請求項５の半導体記憶装置では、請求項４において、上記ローカルデータバスと上記グローバルデータバスとが層間コンタクトを介して直結され、該層間コンタクトのパターンが上記隣り合うバンクに関し互いに反転したものになっている。
【００１８】
半導体記憶装置の設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、この半導体記憶装置によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。複数の図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図であり、図７と対応している。
【００２１】
このＤＲＡＭは、図７と同一構成のバンク０と１のコア部を備えており、これらは互いに同一のレイアウトパターンで構成されている。図２は、図１中の一部の構成を示す概略ブロック図である。
【００２２】
バンク０では、メモリセルアレイ１０の一辺に沿ってロウデコーダ１１が配置され、この辺と隣り合う辺に沿ってコラムデコーダ１２が配置されている。メモリセルアレイ１０は、メモリセルが行及び列に配置されたメモリセルブロック２０〜２３と、ブロック２０〜２３の各々を挟むように配置されたセンスアンプ行３０〜３４とを備えている。
【００２３】
図中、ＷＬはワード線であり、ＢＬ１３及びＢＬ２３はビット線であり、Ｃ１及びＣ２はメモリセルであり、ＣＳ２０〜ＣＳ２４はコラムスイッチであり、ＳＡ２１及びＳＡ２２はセンスアンプである。ビット線は、リード及びライトに共通である１対の相補信号線である。
【００２４】
各メモリブロックについて、各行は複数のメモリセルと結合されたワード線を含み、各列は複数のメモリセルと結合されたビット線を含んでいる。各センスアンプ行は、ローカルデータバスと、１つおきのビット線と該ローカルデータバスとの間に接続されたコラムスイッチと、該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプとを含んでいる。
【００２５】
隣り合うビット線、例えばビット線ＢＬ１３とＢＬ２３とはそれぞれ、隣り合うセンスアンプ行のコラムスイッチＣＳ２１及びＣＳ２２を介してローカルデータバスＬＤＢ０１及びＬＤＢ０２に接続されている。隣り合うブロック間でセンスアンプを共用することにより充分なセンスアンプ配置スペースを確保するために、例えばビット線ＢＬ１３のように隣り合うメモリブロックのビット線が同一のセンスアンプに結合されて共用されている。また、隣り合うビット線に接続されたコラムスイッチを同一のコラム選択線ＣＳＬでオン／オフ可能にするために、例えばビット線ＢＬ１３のように隣り合うメモリブロックの隣り合う列に配置されたビット線が、センスアンプ行を斜めに横切る傾斜部ＳＬ１で結合されている。
【００２６】
周辺回路の一部であるグローバルデータバスＧＤＢ０及びＧＤＢ１は、バンク０及び１に共通に配置されている。グローバルデータバスＧＤＢ０は、ブロックスイッチＢＳ００、ＢＳ０２及びＢＳ０４を介し、バンク０の両側を含む１つおきのローカルデータバスＬＤＢ００、ＬＤＢ０２及びＬＤＢ０４に接続されている。グローバルデータバスＧＤＢ１は、ブロックスイッチＢＳ０１及びＢＳ０３を介し、バンク０の両側を含まない１つおきのローカルデータバスＬＤＢ０１及びＬＤＢ０３に接続されている。
【００２７】
ローカルデータバス及びグローバルデータバスはいずれも、リード及びライトに共通である１対の相補信号線であっても、リード用とライト用とで別々である２対の相補信号線であってもよい。
【００２８】
以上の構成は、図７のそれと同一である。
【００２９】
図１では図７と異なり、バンク１のローカルデータバスに対するグローバルデータバスＧＤＢ０及びＧＤＢ１の結合が、バンク０のそれと逆になっている。すなわち、グローバルデータバスＧＤＢ１は、ブロックスイッチＢＳ１０、ＢＳ１２及びＢＳ１４を介し、バンク１の両側を含む１つおきのローカルデータバスＬＤＢ１０、ＬＤＢ１２及びＬＤＢ１４に接続されている。グローバルデータバスＧＤＢ０は、ブロックスイッチＢＳ１１及びＢＳ１３を介し、バンク１の両側を含まない１つおきのローカルデータバスＬＤＢ１１及びＬＤＢ１３に接続されている。
【００３０】
バンクアドレスＢＮＫＡが‘０’のときバンク０のみ活性化され、バンクアドレスＢＮＫＡが‘１’のときバンク１のみ活性化される。
【００３１】
次に、バンクアドレスＢＮＫＡが‘０’のときの概略動作を説明する。
【００３２】
ロウデコーダ１１は、ロウアドレスＲＯＷＡの値に応じて、選択されたワード線ＷＬに結合されているメモリセルをビット線と導通させる。他方、ブロックデコーダ１３は、ブロックアドレスＢＬＫＡの値に応じて、ブロックスイッチＢＳ００〜ＢＳ０４のうち、選択されたメモリセルブロックの両側のローカルデータバスと接続されたブロックスイッチのみオンにする。コラムデコーダ１２は、コラムアドレスＣＡの値に応じて、１つのコラム選択線ＣＳＬに結合されたコラムスイッチをオンにして、ビット線とローカルデータバスとを導通させる。他の動作は、従来の技術の欄で述べたものと同一であるので省略する。
【００３３】
バンクアドレスＢＮＫＡが‘１’のときの動作も上記同様である。
【００３４】
本第１実施形態によれば、グローバルデータバスＧＤＢ０に接続されたローカルデータバスの数とグローバルデータバスＧＤＢ１のそれとが等しいので、データバス間で負荷のアンバランスが生ぜず、アンバランスが生じていた従来よりも動作速度が向上する。
【００３５】
［第２実施形態］
図１において例えば、バンク０のメモリセルＣ３はグローバルデータバスＧＤＢ０を介してアクセスされるが、これに対応したバンク１のメモリセルＣ５はグローバルデータバスＧＤＢ１を介してアクセスされる。あるアドレスに書き込まれたデータは同一アドレスから読み出されるので、バンク０と１との間のこのような相違は、通常使用時には問題とならない。しかし、故障解析においては、バンク０と１とでこのような異なる対応関係を考慮する必要がある。
【００３６】
本発明の第２実施形態では、このような対応関係を考慮しなくてもよいようにするために、同期型ＤＲＡＭを図３に示す如く構成している。
【００３７】
すなわち、ビット線パターンについて、センスアンプ行を斜めに横切る部分（例えばＳＬ１、ＳＬ２）の列方向に対する傾斜角を、バンク０とバンク１とで逆にしている。換言すれば、バンク０のビット線パターンを左右又は上下に反転させたものが、バンク１のビット線パターンに等しくなっている。他の点は、図１と同一構成である。
【００３８】
例えばバンク０のメモリセルＣ３をアクセスする場合、メモリセルＣ３を含むメモリセルブロック２０に対応したブロックスイッチＢＳ００及びＢＳ０１がオンになり、メモリセルＣ３がブロックスイッチＢＳ００及びグローバルデータバスＧＤＢ０を介してアクセスされる。
【００３９】
このメモリセルＣ３に対応したバンク１のメモリセルＣ５をアクセスする場合には、メモリセルＣ５を含むメモリセルブロック５０に対応したブロックスイッチＢＳ１０及びＢＳ１１がオンになり、メモリセルＣ５がブロックスイッチＢＳ１１及びグローバルデータバスＧＤＢ０を介してアクセスされる。
【００４０】
同様に、バンク０のメモリセルＣ４がグローバルデータバスＧＤＢ１を介してアクセスされるのに対し、このメモリセルＣ４に対応したバンク１のメモリセルＣ６もグローバルデータバスＧＤＢ１を介してアクセスされる。
【００４１】
本第２実施形態によれば、バンク０とバンク１の対応するメモリセルに対し、同一のグローバルデータバスを介してアクセスされるので、故障解析において、グローバルデータバスに関するバンク０とバンク１の対応関係をＤＲＡＭの品種に応じ考慮する必要がない。
【００４２】
［第３実施形態］
図４は、本発明の第３実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【００４３】
このＤＡＲＭでは、図３に示すブロックスイッチＢＳ００〜ＢＳ０４及びＢＳ１０〜ＢＳ１４が省略されて、基板に関し上下方向に隣り合う配線層に配置されたグローバルデータバスとローカルデータバスとが層間コンタクトを介し直結されている。ブロックデコーダ１３の機能は、ロウデコーダ１１Ａに含まれている。
【００４４】
図５は、図４の一部の構成を示す概略ブロック図である。
【００４５】
ローカルデータバスと各ビット線との間には、コラムスイッチとブロックスイッチとが直列接続されている。例えばローカルデータバスＬＤＢ０１とビット線ＢＬ１３との間には、コラムスイッチＣＳ２１とブロックスイッチＢＳ１２とが直列接続され、ローカルデータバスＬＤＢ０２とビット線ＢＬ２３との間には、コラムスイッチＣＳ２２とブロックスイッチＢＳ２２とが直列接続されている。ブロックスイッチは、ロウデコーダ１１Ａ内のブロックデコーダ部（不図示）に接続されたブロック選択線ＢＳＬ１及びＢＳＬ２によりオン／オフ制御される。例えばメモリセルブロック２１を選択する場合には、ブロック選択線ＢＳＬ１とＢＳＬ２とが活性化され、これに接続されたブロックスイッチがオンになる。次に、例えばコラム選択線ＣＳＬが活性化されると、これに結合されたコラムスイッチがオンになり、結果として、ビット線ＢＬ１３がスイッチＢＳ２１及びＣＳ２１を介してローカルデータバスＬＤＢ０１と導通され、ビット線ＢＬ２３がスイッチＢＳ２２及びＣＳ２２を介してローカルデータバスＬＤＢ０２と導通される。したがって、アクセス動作は図３の場合と同様になる。
【００４６】
バンク０と１に関するレイアウトパターンの相違は、図６に示す如く、センスアンプ行を横切るビットパターン傾斜部と、ローカルデータバスとグローバルデータバスとの間を接続するための層間コンタクトホールパターンである。図６では図４との関係で簡単化のために、各データバスが１本である場合のコンタクトホールパターンを示している。
【００４７】
図３の場合には、バンク０と１とでブロックスイッチ（トランジスタ）のレイアウトパターンが異なるが、図４では、このような相違が無いので、バンク０と１とで異なるパターンが図６に示す如く簡単になる。
【００４８】
ＬＳＩの設計においては、各バンクに共通のレイアウトパターンと、バンク間で異なるレイアウトパターンとを設計すればよいが、本第３実施形態によれば、後者のパターンが簡単になるので、バンク数が多くても設計が容易になるという利点を有する。
【図面の簡単な説明】
【図１】本発明の第１実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図２】図１中の一部の構成を示す概略ブロック図である。
【図３】本発明の第２実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図４】本発明の第３実施形態の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【図５】図４の一部の構成を示す概略ブロック図である。
【図６】図４のバンク０と１に関するレイアウトパターンの相違部を示す概略パターン図である。
【図７】従来の同期型ＤＲＡＭの構成を示す概略ブロック図である。
【符号の説明】
１０ メモリセルアレイ
１１、１１Ａ ロウデコーダ
１２ コラムデコーダ
１３ ブロックデコーダ
２０〜２３ メモリセルブロック
３０〜３４ センスアンプ行
４０ リード／ライト増幅回路
４１ Ｉ／Ｏデータバッファ回路
ＷＬ ワード線
ＢＬ１３、ＢＬ２３ ビット線
ＣＳＬ コラム選択線
ＢＳＬ１、ＢＳＬ２ ブロック選択線
Ｃ１〜Ｃ６ メモリセル
ＳＬ１、ＳＬ２ 傾斜部
ＳＡ１２、ＳＡ２２ センスアンプ
ＣＳ２０〜ＣＳ２４ コラムスイッチ
ＢＳ００〜ＢＳ０４、ＢＳ１０〜ＢＳ１４、ＢＳ２１、ＢＳ２２ ブロックスイッチ
ＬＤＢ００〜ＬＤＢ０４、ＬＤＢ１０〜ＬＤＢ１４ ローカルデータバス
ＧＤＢ０、ＧＤＢ１ グローバルデータバス
Claims (5)
- バンクを偶数備え、各バンクは、
ローカルデータバスを含むセンスアンプ行を３以上の奇数有し、行及び列に配置されたメモリセルのブロックが隣り合うセンスアンプ行の間に配置され、選択されたブロック内の２つのメモリセルに対しそれぞれこのブロックを挟む一方及び他方の該ローカルデータバスを介して同時にアクセスされるメモリセルアレイを有し、
各バンクに共通であり、隣り合う該ローカルデータバスがそれぞれ結合された第１及び第２グローバルデータバスを有する半導体記憶装置において、
該第１グローバルデータバスに結合された該ローカルデータバスの数と該第２グローバルデータバスに結合された該ローカルデータバスの数とが等しいことを特徴とする半導体記憶装置。 - 隣り合うバンクの一方の両側に配置されたローカルデータバスは上記第１グローバルデータバスに結合され、該隣り合うバンクの他方の両側に配置されたローカルデータバスは上記第２グローバルデータバスに結合されていることを特徴とする請求項１記載の半導体記憶装置。
- 上記メモリセルアレイにおいて、
各上記列は複数のメモリセルが結合されたビット線を含み、各上記センスアンプ行は、上記ローカルデータバスと１つおきのビット線との間に接続されたコラムスイッチ及び該コラムスイッチに接続されたビット線上の電圧を増幅するセンスアンプを含み、隣り合うビット線がそれぞれ該隣り合うセンスアンプ行の一方及び他方の該コラムスイッチを介して該ローカルビット線に接続され、該隣り合うビット線に接続された該コラムスイッチが同一コラム選択線でオン／オフされることを特徴とする請求項２記載の半導体記憶装置。 - 上記ビット線は、隣り合うブロックの一方及び他方の隣り合う列に配置され、両者が該隣り合うブロックの間のセンスアンプ行を斜めに横切って結合されており、
ビット線パターンが上記隣り合うバンクに関し互いに反転したものになっていることを特徴とする請求項３記載の半導体記憶装置。 - 上記ローカルデータバスと上記グローバルデータバスとが層間コンタクトを介して直結され、該層間コンタクトのパターンが上記隣り合うバンクに関し互いに反転したものになっていることを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917599A JP3856596B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
| TW089105575A TW451465B (en) | 1999-05-28 | 2000-03-27 | Semiconductor memory device having multi-bank and global data bus |
| US09/537,385 US6278647B1 (en) | 1999-05-28 | 2000-03-29 | Semiconductor memory device having multi-bank and global data bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917599A JP3856596B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340763A JP2000340763A (ja) | 2000-12-08 |
| JP3856596B2 true JP3856596B2 (ja) | 2006-12-13 |
Family
ID=15469449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14917599A Expired - Fee Related JP3856596B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6278647B1 (ja) |
| JP (1) | JP3856596B2 (ja) |
| TW (1) | TW451465B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344976A (ja) * | 2000-06-05 | 2001-12-14 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP4421957B2 (ja) * | 2004-06-29 | 2010-02-24 | 日本電気株式会社 | ３次元半導体装置 |
| US7286385B2 (en) * | 2005-07-27 | 2007-10-23 | International Business Machines Corporation | Differential and hierarchical sensing for memory circuits |
| US20160189755A1 (en) * | 2015-08-30 | 2016-06-30 | Chih-Cheng Hsiao | Low power memory device |
| US10403338B2 (en) | 2015-08-30 | 2019-09-03 | Chih-Cheng Hsiao | Low power memory device with column and row line switches for specific memory cells |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224769B1 (ko) * | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
| JP2000021168A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体メモリ及びこれを備えた半導体装置 |
| JP2000048570A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1999
- 1999-05-28 JP JP14917599A patent/JP3856596B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-27 TW TW089105575A patent/TW451465B/zh not_active IP Right Cessation
- 2000-03-29 US US09/537,385 patent/US6278647B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW451465B (en) | 2001-08-21 |
| JP2000340763A (ja) | 2000-12-08 |
| US6278647B1 (en) | 2001-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060912 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| R350 | Written notification of registration of transfer |
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