JP3732111B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリに係り、高集積でしかもメモリアレーからの信号読出しを高速に行なうためのメモリアレー構成法に関するものである。
【0002】
【従来の技術】
従来、ダイナミック形 ランダム アクセス メモリ(以下DRAMと略す)では、図2に示すようなメモリアレー(MA1〜MAr)と、Yデコーダ(YDEC)、およびメインアンプ(MAMP)と、この図では省略したチップ制御用のクロック系回路やXアドレス系回路から成る。ここでメモリアレーは多分割データ線方式(特公平2-043279)を仮定してMA1〜MArにr分割している。各メモリアレーはk個の第1データ線対(D1〜Dk、以後単にデータ線対と略す)とk個のセンスアンプ(SA)、およびデータ線対と第2データ線対(IO1〜IOr、以後メイン読出し線対と略す)とを接続するためのk個のスイッチ(SS1〜SSk)で構成される。各メモリアレー内のスイッチは1組のYデコーダの出力YS1〜YSkで制御する。メイン読出し線対はメモリアレーを通して配置される。MAMPはメモリアレー外の信号増幅回路である。SAはCMOSフリップフロップ、スイッチはMOSトランジスタで構成される。MAMPはCMOSまたはバイポーラを用いた差動アンプ、YDECはNANDやインバータ等の論理回路で構成される。ダイナミックメモリではこのほかに各データ線対毎にプリチャージ回路が必要だが図では省略した。次にこの回路の動作を説明する。ワード信号(WL)が高電位(選択)に立ち上がるとMA1内のメモリセル(MC)からデータ線対(D1〜Dk)に100mV程度の微小信号が読出される。これをSAで電源電圧または内部電圧(例えば3V)程度に増幅する。この後またはこれと平行し、YDEC出力信号(YS1〜YSk)で制御されるスイッチ(SS1〜SSk)により、1本のデータ線対信号だけがメイン読出し線対に伝達される。これをMAMPで増幅しDOUTとして外部に出力する。なお、図2に示したメモリアレー構成およびスイッチ(SS1〜SSk)の詳細については、「大容量DRAM」(青木 ,電子情報通信学会誌 Vol.73 No.4 pp369〜376 1990 4月)、及び特開昭61-142594と特開平1-155589に示されている。
【0003】
【発明が解決しようとする課題】
上記従来技術では、MA1内の多数のデータ線対毎にスイッチがあり、このスイッチがすべて1組のメイン読出し線対IOに接続される。スイッチはMOSトランジスタで構成され、IO線にはスイッチの数だけゲート容量や接合容量等の寄生容量が付く。メモリ容量が増大するに従がいデータ線対数は増加するため、IO線の負荷容量が増大し、高速読出し動作の障害となる。
【0004】
このIO線のスイッチ数を減らすため、特公平3-21996では図3の回路が提案されている。これは図3に示したようにIO線対(第2データ線対)をデータ線対と同一方向に配置し、IO線に接続されるスイッチ数をアレー分割数rだけに減らしIO線の寄生容量の低減を図るものである。しかしこの方式ではIO線対はデータ線対と異なる配線層でかつレイアウトピッチはデータ線対と同程度の微細さが必要である。さらに大容量メモリでは一般にこのIO線方向がワード線方向より長くなるのでIO線の配線容量が増加する。以上からこの方式は実用には適さないと考えられる。
【0005】
本発明の目的は、メモリアレーからの信号の読出しを高速に行なうためのメモリアレー構成を提供することにある。
【0006】
【課題を解決するための手段】
本願発明の代表的な一例を示せば以下の通りである。即ち、複数のデータ線対と複数のワード線との交点に設けられた複数のメモリセルを含む長方形の第1領域、 前記第1領域の第1の辺に沿って設けられ、その中にサブ共通データ線対、前記複数のデータ線に対応して設けられた複数のセンスアンプ、及び前記複数のデータ線に対応して設けられ前記サブ共通データ線対との接続のために設けられた複数の第1スイッチ対が配置された長方形の第2領域、 前記第1領域の長方形の一つの角を前記第1領域の第1の辺と共有する前記第1領域の第2の辺に沿って設けられ、その中に第1の層に形成された複数の上層ワード線の信号を前記第1の層よりも下層の第2の層に形成された前記複数のワード線に伝達するために設けられた長方形の第3領域、 及び前記第1領域の前記一つの角と、前記第2領域の一辺と、前記第3領域の一辺とによって規定される長方形の第4領域をそれぞれに有する複数の単位メモリアレーと、複数の読み出し線対と、複数の列選択線と、前記複数の第1スイッチ対を選択的に動作させるために前記複数の列選択線を介して接続されるYデコーダとを備える半導体装置であって、
前記複数の単位メモリアレーのそれぞれは、前記第1領域から第4領域によって新たな長方形の領域を形成し、前記複数の単位メモリアレイーは、前記ワード線の延在する方向と前記データ線対の延在する方向にマトリクス状に配置され、前記Yデコーダは、前記複数の単位メモリアレーが前記データ線対の延在する方向に繰り返し配置された端に配置され、前記単位メモリアレーの前記第4領域は、前記複数の読み出し線対の一対と同じ前記単位メモリアレーの前記サブ共通データ線対とを接続するための第2スイッチ対を更に含み、前記複数の列選択線は前記データ線と同じ方向に延在し、前記第1領域と前記第2領域が繰り返し配置される領域に配置され、
前記複数の読み出し線は前記データ線と同じ方向に延在し、前記第3領域と前記第4領域が繰り返し配置される領域に配置されるようにする。ここで、単位メモリアレーの配置は代表的には図16に示され、読み出し線の配置は代表的には図14に示される。
【0007】
【発明の実施の形態】
以下、本発明を実施例を用いて詳細に説明する。
【0008】
図1は本発明の概念を示した第1の実施例である。本実施例の特徴は、k個のデータ線対(D1〜Dk)およびセンスアンプ(SA)から成るメモリアレー(MA)を、ワード線に沿ってm個のサブブロック(BA1〜BAm)に等分割し、MAPとつながるメイン読出し線対(MIO)とは別に各サブブロック毎に専用のサブ読出し線対(SIO1〜SIOm)を設けたことである。1サブブロック内のデータ線対は全て、Yデコーダ回路の出力信号(YS1〜YSk)で制御されるスイッチ(SS1〜SSk)を介してサブ読出し線対(SIO1〜SIOm)に接続する。このサブ読出し線対は、1サブブロックに1個設けるスイッチ(SB1〜SBm)を介してメイン読出し線対(MIO)に接続する。スイッチ(SB1〜SBm)はサブブロック選択回路(BDEC)の選択信号(BS1〜BSm)によって制御される。次に回路動作を説明する。アドレス信号によってワード信号(WL)が選択されると、MA1内のデータ線対(D1〜Dk)にメモリセル(MC)から100mV程度の微小信号が読出される。これをセンスアンプ(SA)で電源電圧または内部電圧(例えば3V)に増幅する。この後またはこれと平行し、Yデコーダによって1本の列選択信号(例えばYS1)が選択され、サブ読出し線対(例えばSIO1)にメモリ信号が伝達される。YS1とほぼ同時にサブブロック選択回路(BDEC)からの選択信号(例えばBS1)も入力され、メイン読出し線対(MIO)にメモリ読出し信号が伝達される。これをメモリアレーの外にあるメインアンプ(MAMP)で増幅して出力する。サブ読出し線対とメイン読出し線対はデータ線と垂直に、ワード線と平行に配線する。このように本実施例では、データ線対とサブ読出し線対とを接続する第1スイッチ(SS1〜SSk)をm個のサブブロックに分割し、その中の1サブブロック用のサブ読出し線対だけを第2スイッチ(SB1〜SBm)でメイン読出し線対に接続する構成にしている。このためメイン読出し線対の寄生容量を大幅に低減できる。例えば、64Mb DRAMに適用した場合の効果は以下のようになる。なお、この64Mb DRAMの詳細は「64MビットDRAMの低電圧・高速化技術」(中込 他,電子情報通信学会技術研究報告 電子デバイス研究会(ED)90−73,集積回路研究会(ICD)90−98,第1〜9頁 1990年)に記載されているのでここでは省略する。まず従来技術の場合、読出し線対には512個のスイッチが接続される。このため読出し線対の負荷容量は2.57pFと大きい。一方、本発明を適用し16個のサブブロックとサブ読出し線対に分割した場合は、サブブロック内の第1スイッチ32個とメイン読出し線対に接続する第2スイッチ16個とを合わせ、合計48個とスイッチ数を少なくできる。このため負荷容量も1.01pFと従来技術に比べて61%も低減できる。このように本発明では、読出し線対の負荷容量に起因した信号遅延が少なくできるので、高速な読出し動作を実現できる。
【0009】
しかし図1の場合、サブ読出し線対とメイン読出し線対とを接続する第2スイッチ(SB1〜SBm)を新たにメモリアレー内にレイアウトする必要がある。通常DRAMでは、メモリアレー内は使用するプロセス技術で可能な最小配線ピッチでレイアウトしており、レイアウトの自由度が少ない。このため第2スイッチ(SB1〜SBm)を新たにメモリアレー内に加えると、スイッチのレイアウト分だけチップ面積が増加するという問題がある。この問題の対策を次に示す。
【0010】
図4はこれを解決するための本発明の第2の実施例を示す図である。本実施例の特徴は、図1で述べたサブ読出し線対とメイン読出し線対との間の第2スイッチ(SB1〜SBm)を、後述するワード線のワードシャント領域(WSH)に配置していることである。その他の部分は図1と同一である。まずワードシャントについて説明する。通常のCMOSプロセスを用いたメモリでは、メモリセル用トランスファーMOSのゲートを形成する配線(WLG)は、比較的抵抗の高いポリシリコンなどが使われる。このためメモリ容量が増加してWLGの負荷容量が大きくなると、配線の抵抗と容量で決まる信号遅延が大きくなり、高速動作の障害となる。このため特開昭51-023321に示されたような、低抵抗のアルミニウムなどを用いた配線(WL)をWLGと重ねてレイアウトし、WL上の数十箇所でコンタクトホール(CONT)によって、WLとWLGとを短絡し配線抵抗を低減する、一般にワードシャントと呼ばれる方法が必須である。このワードシャントには、メモリセル存在領域(図4のBA1,BA2〜BAm)とは別に、CONTで短絡するためのレイアウト領域(以下、ワードシャント領域WSHと呼ぶ)が必要である。
【0011】
このワードシャント領域(WSH)の構成を図5と図6を用いて説明する。まず図5は通常のDRAMのワードシャント領域(WSH)の断面構成を示したものである。MOSのゲートを形成するWLGを最下位の配線とし、その上にワード線と直角方向にデータ線対を形成する配線(図5ではTS)、更にその上に低抵抗配線(WL)が形成される。このように、通常のDRAMではWLGとWLとの間にデータ線を形成する配線層TSがある。ワードシャント領域では、WLからコンタクトホール(CONT2)を介してTSにつなぎ、次にこのTSを別工程のコンタクトホール(CONT1)でWLGにつなぐ。このように2段階に分けてワードシャントを行なう。
【0012】
図6は前述の64Mb DRAMのワードシャント領域の平面構成を示したものである。図5で説明したように、ワードシャントには2個のコンタクトホール(CONT1,CONT2)が必要なため、ワードシャント部のレイアウト面積が大きくなる。しかもワード線の配線ピッチはメモリセル寸法(0.8×1.6μm2)で決まる0.8μmピッチを守らなければならない。このためワードシャント領域は、図6に示すようにワード線4本(WL1〜WL4)を1セットにして、階段状にレイアウトする必要がある。このためワードシャント領域(WSH)の寸法は大きくなり、0.3μm微細加工技術を用いた64Mb DRAMでも10μm程度と大きい。センスアンプやプリチャージ回路がデータ線対ピッチ1.6μmにレイアウトされることを考えると、このワードシャント領域(WSH)が非常に広い領域であることがわかる。したがって、図4に示したようにこのWSH領域に対応するセンスアンプのすき間に第2スイッチ(SB1〜SBm)をレイアウトしても、チップ面積には影響しない。この領域は従来は配線があるだけだった。このように図4の構成により、高速でしかも高集積のDRAMを実現できる。なお図4はサブブロックを挟むようにワードシャント部を設けた場合だが、サブブロックの中央にワードシャント部を設けることも可能である。
【0013】
ところで、これまではメモリアレー内のサブブロック分割方法については、特に言及していなかった。以下では、このサブブロック分割方法について述べる。サブブロックの分割は、メモリアレー内からの信号読出し速度だけではなく、Yデコーダ回路(YDEC)およびサブブロック選択回路(BDEC)の構成と密接に関係する。それは第1(図1)および第2(図4)の実施例におけるYデコーダ(YDEC)の選択信号(YS1〜YSk)と、サブブロック選択回路(BDEC)の選択信号(BS1〜BSm)とが同じサブブロックを選択しなければならないためである。これらの信号が別々のサブブロックを選択すると、メインアンプに正しい信号が伝達されないため誤動作が生じる。動作速度だけを考慮してサブブロック分割を決定すると、常に一致したサブブロックを選択するためには、BDECの論理設計が非常に複雑となる。例えば、256データ線対のメモリアレーを、動作速度だけを考慮して10個のサブブロックに分割する場合を考える。この場合サブブロックのデータ線対の数は、25個のものと26個のものに分かれる。この他にも10個に分割する方法があるが、いずれの場合でも各サブブロックのデータ線対の数を統一できない。このため、データ線対の数に応じてそれぞれ専用のBDECの論理設計が必要になり、設計が複雑になる。さらに、従来のデコーダ回路はNAND等の簡単な論理回路を用いて、アドレス信号の組み合わせで選択しているため、選択する単位が2の累乗となっている。このためデータ線対の数が25個や26個といったような構成の場合、従来のデコーダ回路は使用できない。したがって、デコーダ回路の論理設計自体が複雑となり、設計工数が増加してしまう。これを避け設計を簡単化するためには、サブブロック内のデータ線対の数が2の累乗となるようにサブブロックを分割する必要がある。これによって従来のデコーダ回路を使用できるようになり、設計が簡略化できる。このように分割した場合のYデコーダおよびサブブロック選択回路の構成例を図7に示す。Yデコーダ(YDEC)およびサブブロック選択回路(BDEC)は、CMOSのインバータ(INV)と否定論理積(NAND)といった簡単な回路で構成している。ここで、AY00〜AY33はプリデコーダからのアドレス信号である。この場合はYDECの出力信号は16個の単位で繰り返しているため、1度に16本のYS信号が選択される。この場合でもBDEC選択信号が1本だけ選択されるので、メイン読出し線には16本のデータ線対のうちの1対のみが読出され論理機能的には問題ないが、消費電流が増加する問題がある。そこで、図7に点線で示したように、BDECの出力をYDECに入力することで、YDECの選択信号も1信号だけ選択する。
【0014】
図8は、本発明の第3の実施例を示す図である。この実施例は図1の第1実施例、および図4の第2実施例における第1スイッチ、第2スイッチやセンスアンプSA、プリチャージ回路PCの具体的な回路構成を示したものである。各スイッチ(SS1,SB1)には1対のMOSトランジスタを使用し、信号線(D1,SIO1,MIO)をそれぞれソースとドレインに、デコーダ信号(YS1,BS1)をゲートに接続している。ΦS、/ΦSがオンしSAがデータ線微小信号を増幅した後またはこれと平行し、デコーダ信号によってMOSスイッチSS1、SB1を選択的にオンすることにより、第1および第2の実施例で示したような動作が可能となる。なお、サブ読出し線対(SIO1)にはデータ線対と同じプリチャージ回路(PC)を接続している。これはチップが非動作の時に、サブ読出し線対(SIO1)をデータ線対(D1)と同じ電圧(HVD)にプリチャージするためである。もしSIO1対間に電位差があったり、D1とSIO1とに大きな電位差がある場合は、スイッチ(SS1)がオンしたときにD1のメモリ信号が小さくなり、センスアンプ(SA)の動作が不安定になるためPCは必要である。SB1とPCはワードシャント部に置ける。なおこの実施例のスイッチはメモリ信号の読出しだけでなく、MIOからSIO1、SIO1からD1へと逆に書込むときにも使用できる。したがって、書込み用に別の回路や配線を設ける必要はない。
【0015】
図9は、本発明の第4の実施例を示す図である。この実施例の特徴は図1および図8でのスイッチ(SS1)を、読出し用(SS1)と書き込み用(SW1)に分離したことにある。SS1を構成するMOSトランジスタのゲートに、データ線対D1を接続している。これによりD1対の信号電位差がSIO1対の電流差となる。この電流差はSB1を介してMIO対に現われ、メインアンプ(MAMP)で電圧変換して読出す。この実施例では、D1をMOSトランジスタのゲートに入力しているため、YS1をセンスアンプ(SA)が動作する前にオンしても誤動作は生じない。したがって、SAの動作が始まるまで読出しを待つ必要が無く、図8より高速な読出し動作が実現できる。なお、この実施例では、SIO1からD1への書き込みは出来ないため、書き込み用のスイッチ(SW1)、および書き込み用信号配線(WE,WI対)が新たに必要である。
【0016】
図10は、本発明の第5の実施例を示す図である。この実施例の特徴は、図9の第4実施例とは逆に、D1対をMOSスイッチ(SS1)のドレインに入力し、SIO1をスイッチ機能付きMOS回路(SB1)のゲートに入力していることである。また、書き込み用のスイッチ(SW1)もSIO1に接続している。この様な構成とすることにより、レイアウトの自由度のない領域(図6で1.6μm幅)にあるスイッチ(SS1)の素子数を少なくし、広いワードシャント領域(図6で10μm幅)に素子数の多いSB1やSW1を配置するため、高集積化と高速化を両立できる。この実施例ではメイン読出し線対(MIO)と、書き込み線対(WI)を分離したが、共通化することも可能である。
【0017】
図11は、本発明の第6の実施例を示す図である。この実施例の特徴は、2つのスイッチ(SS1,SB1)を共にゲート受けのMOS差動回路とし、SIO1、MIOのどちらも電流差で読出す構成にしたことである。このためSIO1には電流差を電圧差に変換するための負荷回路(LOAD)が必要である。この図のLOADはカレントミラー形負荷回路である。これにより、D1対の微小読出し信号が2段増幅されるため、MIOに流れる電流差が大きくなり、メインアンプへの読出しを図8〜図10よりさらに高速化できる。
【0018】
図12は、本発明の第7の実施例を示す図である。この実施例の特徴は、サブ読出し線対(SIO1)にも、通常のデータ線対(D1)と同じセンスアンプ(SA)を設けていることである。その他は図8に示した第3実施例と同様である。この構成にすることにより、SIO1およびMIOの負荷容量をD1上とSIO1上にある2個のセンスアンプで加算駆動するため、読出し動作が図8より高速化できる。なおこの構成は、図10の第5実施例にも適用できる。
【0019】
図13は、本発明の第8の実施例を示す図である。この実施例の特徴は、Yデコーダ(YDEC)の選択信号(YS1〜YSn)を、ワード信号(WL)と同一方向に配置していることである。その他は図1の第1実施例と同じである。この様な構成にすることで、データ線方向の配線はサブブロック選択回路(BDEC)の選択信号(BS1〜BSm)だけになる。したがって、BS1〜BSmの配線の自由度が大きくなり、メモリアレー内に電源線や各種信号線をレイアウトできるようになる。これによってメモリアレー以外の配線領域を小さくでき高集積化に有効である。なお読出し動作の高速化の効果については、第1の実施例と同じである。
【0020】
図14は、本発明の第9の実施例を示す図である。本実施例の特徴はこれまでの実施例と同様な通常の高速読出し機能に加え、並列読出し/書込みテスト(多数ビット同時テスト)機能を付加したことにある。MIO1〜MIOmはこれまでと同様の通常読出し線対である。PIO1〜PIOmが新たに設けた並列読出し線対である。これらはデータ線対と同方向に配置し、しかもr個のメモリアレー(MA1〜MAr)で共有させる。第2スイッチSB1〜SBmはBS1〜BSmあるいはBSTによりMIO線あるいはPIO線のいずれかに接続される。通常読出し時にはこれまでの実施例と同様にBS1〜BSmのいずれかが高電位(選択)、BSTが低電位(非選択)になり、SB1〜SBmのいずれかでSIO線対とMIO線対とが接続される。一方、並列読出し時はBSTが高電位(選択)、BS1〜BSmのすべてが低電位(非選択)となるようBDECの論理をとる。SB1〜SBmのすべてでSIO線対とPIO線対とが接続される。この時YS1〜YSkはm個のサブブロックのすべてで1本ずつ、合計m本が同時選択されるようにYDECの論理をとる。PIO線は横方向にr個のアレーでのSB1〜SBmと論理和をとりながら排他的論理和回路(EXOR)に導かれる。ここで論理をとりCOUTとして出力する。1本のワード信号(例えばWL11)を選択すると、MA1内のm個のサブブロック(BA1〜BAm)からYS1〜YSkによりそれぞれ1個ずつ、合計でm個の情報を1度にEXOR回路に読出すことができる。書込みについては次の実施例で述べる。さらに次の実施例のようにSB1〜SBmの回路を工夫すれば複数のメモリアレー内でワード線WL11、WL21〜WLr1が同時に選ばれれば、m xrビットの超並列テストもできる。このように一度の動作で多数の情報を読出すことは、テスト時間を短縮するための並列テストとして有効である。また通常読出しと並列読出しは経路が異なり通常読出し側の負荷容量やMAMPの回路構成は変わらないので、本発明による通常読出しの高速性は何ら阻害されない。PIO線対2本とBS1線1本の合わせて3本はワードシャント部にデータ線と平行に十分配置できる。BST線は図14ではセンスアンプ部の上をワード線と平行に配置する場合を示した。この他にBST線もBS1線、PIO線対と同様にワードシャント部におき、合計4本をデータ線と平行に置くことも十分可能である。
【0021】
図15は、本発明の第10の実施例を示す図である。本実施例は図14の全体構成と組合せ並列読出し/書込みテスト(多数ビット同時テスト)が行えるようにしたものである。この回路は図10の回路をもとにつくったものである。SIO1線対をゲート入力とするスイッチ機能付きMOS差動回路SB1の出力を2系統(MIO1、PIO1)に分けた。まず読出しについて説明する。通常読出し時はBS1が高電位になりMIO1線対に信号電流が現われる。並列読出し時はBSTが高電位になり信号電流がPIO1線対に現われる。BS1が印加されるMOSは高速動作のための大電流が必要で、BSTが印加されるMOSは並列動作のため1回路あたりの低電流が望まれるのでゲート幅を変えるのがよい。図14のようにPIO1線対には複数(例えばr個)のメモリアレーのSB1が接続される。並列テストでは多数のビットに同一データを書込みこれを一斉に読出す。これらr個の読出しデータが一致していればPIO線対は高低に分かれる。ところがメモリセルに不良があり不一致であればPIO線対は2本とも低電位になる。これをエラーとみなすように後段のEXOR回路の論理を組めばよい。BSTの印加タイミングはセンスアンプSAが完全に動作を終えSIO線対が十分に高低に分かれてからオンするのがよい。さもないとPIO線対には2本とも電流が流れエラーとみなしてしまう。このためにはBSTはBS1〜BSm系よりオンタイミングを遅らせるのがよい。書込みは回路ブロックSW1で行う。通常書込みと並列書込みをともにWI線対から行うようにした。この場合も通常書込みでBS1が印加されるMOSと、並列書込みでBSTが印加されるMOSは高速性か低電流性かによりゲート幅を変えるのがよい。これらSW1、SB1、PC、SAを含むブロックS2はいずれもワードシャント部に置くことができる。PIO1線対2本とBS1線1本の合わせて3本はワード線(例えば第1層アルミ)とは異なる配線層(例えば第2層アルミ)を用いれば、ワードシャント部にデータ線と平行に十分配置できる。YS1〜YSk線は例えば第2層アルミでメモリセルアレー内をデータ線と平行に配置する。BST線はセンスアンプ部の上をワード線と平行に例えば第1層アルミで配置してもよいし、BS1と平行に例えば第2層アルミで配置してもよい。この回路方式により高速の通常読出し動作と、超並列読出し/書込み動作を両立できる。
【0022】
図16は本発明の第11の実施例を示す図である。この図は図14、図15の回路構成の平面チップ配置を示すものである。ここでMCAはワードシャント領域WSHにはさまれたメモリセルアレー部分、S1は第1スイッチとプリチャージ回路を含むセンスアンプ部、S2は第2スイッチを含む部分で図15の破線ブロックS2と同じである。XDECはXデコーダ、ワードドライバであり、ワード線WLはここから複数のMCAと複数のWSH上を走る。WSHではCONTによりワード線WLの第1層アルミとポリシリコン層WLGが接続される(図5、図6参照)。MCAとS1を合わせたものを図14までの実施例ではサブブロックBA1〜BAmと呼んだ。この平面配置により、図15までの実施例回路はワードシャント方式で派生的に生じたS2で示す配線だけだった領域に配置できるのでチップ面積の増加はない。
【0023】
【発明の効果】
以上述べてきた様に、本発明によればメモリアレーからの読出し動作を高速化できる。
【図面の簡単な説明】
【図1】第1の実施例。
【図2】従来例1。
【図3】従来例2。
【図4】第2の実施例。
【図5】ワードシャントの断面構成。
【図6】ワードシャントの平面構成。
【図7】デコーダ回路構成。
【図8】第3の実施例。
【図9】第4の実施例。
【図10】第5の実施例。
【図11】第6の実施例。
【図12】第7の実施例。
【図13】第8の実施例。
【図14】第9の実施例。
【図15】第10の実施例。
【図16】第11の実施例。
【符号の説明】
MA1〜MAr…メモリアレー、MAMP…メインアンプ、YDEC,BDEC…デコーダ回路、D1〜Dk…データ線対、IO1〜r,MIO1〜r…メイン読出し線対、SIO1〜m…サブ読出し線対、PIO1〜m…並列テスト用読出し線、MC…メモリセル、MCA…メモリセルアレー、SA…センスアンプ、S1…第1スイッチを含むセンスアンプ部、S2…第2スイッチ部、PC…プリチャージ回路、EXOR…排他的論理和回路、SS1〜k…第1スイッチ、SB1〜m…第2スイッチ、SW1…書込みスイッチ、WL…ワード線、WLG…ワード線のゲート部、YS1〜k…列選択信号線、BS1〜m…サブブロック選択信号線、BST…並列テスト用サブブロック選択信号線、WE…書込み制御信号線、WI…書込み入力信号線、CONT,CONT1,CONT2…コンタクトホール、WSH…ワードシャント領域、INV…インバータ、NAND…否定論理積、LOAD…負荷回路。
Claims (4)
- 複数のデータ線対と複数のワード線との交点に設けられた複数のメモリセルを含む長方形の第1領域、 前記第1領域の第1の辺に沿って設けられ、その中にサブ共通データ線対、前記複数のデータ線に対応して設けられた複数のセンスアンプ、及び前記複数のデータ線に対応して設けられ前記サブ共通データ線対との接続のために設けられた複数の第1スイッチ対が配置された長方形の第2領域、
前記第1領域の長方形の一つの角を前記第1領域の第1の辺と共有する前記第1領域の第2の辺に沿って設けられ、その中に第1の層に形成された複数の上層ワード線の信号を前記第1の層よりも下層の第2の層に形成された前記複数のワード線に伝達するために設けられた長方形の第3領域、 及び前記第1領域の前記一つの角と、前記第2領域の一辺と、前記第3領域の一辺とによって規定される長方形の第4領域をそれぞれに有する複数の単位メモリアレーと、
複数の読み出し線対と、
複数の列選択線と、
前記複数の第1スイッチ対を選択的に動作させるために前記複数の列選択線を介して接続されるYデコーダとを備える半導体装置であって、
前記複数の単位メモリアレーのそれぞれは、前記第1領域から第4領域によって新たな長方形の領域を形成し、
前記複数の単位メモリアレイーは、前記ワード線の延在する方向と前記データ線対の延在する方向にマトリクス状に配置され、
前記Yデコーダは、前記複数の単位メモリアレーが前記データ線対の延在する方向に繰り返し配置された端に配置され、
前記単位メモリアレーの前記第4領域は、前記複数の読み出し線対の一対と同じ前記単位メモリアレーの前記サブ共通データ線対とを接続するための第2スイッチ対を更に含み、
前記複数の列選択線は前記データ線と同じ方向に延在し、前記第1領域と前記第2領域が繰り返し配置される領域に配置され、
前記複数の読み出し線は前記データ線と同じ方向に延在し、前記第3領域と前記第4領域が繰り返し配置される領域に配置されることを特徴とする半導体装置。 - 請求項1において、
前記単位メモリアレーの前記第2領域は前記複数のデータ線対に対応して設けられた複数の第1プリチャージ回路を更に有し、
前記単位メモリアレーの前記第4領域は前記サブ共通データ線対に接続された第2プリチャージ回路を更に有することを特徴とする半導体装置。 - 請求項1または2のいずれかにおいて、前記複数のセンスアンプのそれぞれは、交差結合された2つのCOMSインバータで構成されることを特徴とする半導体装置。
- 請求項1から3のいずれかにおいて、前記複数のメモリセルのそれぞれは、ダイナミック形メモリセルであることを特徴とする半導体装置。
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