JPH01241094A

JPH01241094A - 半導体メモリ装置

Info

Publication number: JPH01241094A
Application number: JP63067453A
Authority: JP
Inventors: Takesada Akiba; 武定秋葉; Jun Eto; 潤衛藤; Hitoshi Tanaka; 均田中; Shinji Horiguchi; 真志堀口; Yoshinobu Nakagome; 儀延中込; Masakazu Aoki; 正和青木; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1988-03-23
Filing date: 1988-03-23
Publication date: 1989-09-26
Anticipated expiration: 2012-11-19
Also published as: JP2680025B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに係り、特にメモリアレーからの
信号の読み出しを高速に行うことを可能とするメモリア
レー構成法に関する。

【従来の技術〕

メモリ容量の増加に伴い、メモリアレーから情報を読み
出す入出力線に接続するデータ線数が増大する。このた
め、入出力線の負荷容量が増大し、読み出し動作が遅く
なる。ＳＲＡＭではこの対策として、特許１１８５８６
９に述べられているように、入出力線を複数に分割する
方法がある。

第２Ａ図は、この方式をＤＲＡＭに適用した例である。

同図において、メモリアレーＭＡは、２ｈ対のデータ線
（Ｄ１９石１　””　Ｄ　ｚ　ｎ　ｇ丘π）と複数のワ
ード線Ｗ（図では図面簡略のため１本のみ示した）、デ
ータ線とワード線との交点に配置された複数のメモリセ
ルＭＣで構成されている。メモリセルはトランジスタ１
個とキャパシタ１個で構成される。また、各データ線対
にはデータ線に読み出した信号を増幅するセンスアンプ
ＳＡおよびデータ線と入出力線■○ａ、Ｔでａ−ＩＯｂ
、Ｉ万τとの接続スイッチＳＷｚ〜ＳＷ２．が接続され
ている。入出力線は、寄生容量を小さくするために複数
のサブ入出力線に分割する。同図では、２分割の場合を
示す。接続スイッチは、ＹデコーダＹＤの出力線ＹＳｚ
〜ＹＳｚｎにより制御される。サブ入出力線は、メモリ
アレーの外でデータ出力アンプＡＭＰａ、ＡＭＰｂに接
続し、その出力端子は。

コモン出力線ＭＯを通して出力バッファ回路ＤＯＢに接
続している。なお、データ出力アンプは、特許１１８５
８６９号に記載されているように構成とし、アドレス信
号によって、選択的に動作させる。また、ＸＤはワード
線Ｗを選択するＸデコーダである。

次にこのメモリアレーの動作を説明する。メモリ待機時
、あらかじめ定めた電位にデータ線対を充電しておく。

メモリが動作状態にはいると、Ｘデコーダによりワード
線が選択される。ここでは、ワード線Ｗが選択されたと
すると、データ線Ｄ１゜Ｄ２Ｉｌに電位変化が生じる。

一方、対となるデータ線Ｄ　ｉ　、　Ｄ　ａｎの電位は
変化しない、したがって対となるデータ線には、メモリ
セルの蓄積情報に従った微小な電位差を生じる。この電
位差は、その後センスアンプＳＡにより増幅される。こ
の後、ＹデコーダＹＤにより、出力線の１本がＨｉｇｈ
レベルになる。ここでは、ＹＳｚがＨｉｇｈレベルにな
ったとすると、Ｄ　ｉ　、　Ｄ　ｔの情報がサブ入出力
線ＩＯｂ。

了τ刑に読み出される。この情報はデコーダ出力アンプ
Ａ　Ｍ　Ｐ　ｂによって増幅され、コモン出力線ＭＯを
通して出力バッファ回路ＤＯＢに読み出される。ここで
、データ線と接続されないサブ入出力線Ｉ　Ｏａ＠　Ｉ
　Ｏａにつながるデータ出力アンプＡ　Ｍ　Ｐ　ａは非
動作である。すなわち、ＹＤによって、Ｙ８１〜．が選
択される場合はＡ　Ｍ　Ｐ　ｂが動作し、ＹＳｎ＋ｘ＝
ｚｎが選択される場合はＡＭＰＡが動作する。以上述べ
たように入出力線を分割することによりメモリを高速に
動作させる構成となっていた。

〔発明が解決しようとする問題点〕

ＤＲＡＭではメモリが高集積化されるに伴ってメモリセ
ル容量が減少し、データ線への読み出し信号が減少する
。この対策として、特開昭５７−１９８５９２号公報に
記載されている。データ線を複数に分割する。いわゆる
多分割データ線回路方式が採られている。従来技術では
、多分割回路方式を用いた場合の入出力線の分割やデー
タ出力アンプの配置に関しては、考慮されていなかった
。

第２Ｂ図は、多分割データ線回路方式を用いたＤＲＡＭ
に、単純に従来の入出力線分割法を用いた場合のチップ
構成例である。チップ中央にメモリアレー、上下にメモ
リアレーを制御する周辺回路を配置している。同図では
、データ線を横方向に配置し、４つに分割して、　Ａ　
１　”−Ａ　ａのサブアレーとしている。各サブアレー
は、第２Ａ図と同じくデータ線対ＤＰとワード線Ｗおよ
びその交点に設けたメモリセルＭＣと、データ線対ＤＰ
と入出力線対との接続スイッチＳＷで構成される。入出
力線対は、ＩＰａ、ＩＰｂにて分割され、サブアレーの
上部のデータ線はＩＰａに、サブアレーの下部のデータ
線はＩＰｂに接続される。接続スイッチＳＷは、複数の
サブアレーに共通に設けたＹデコーダＹＤの出力線ＹＳ
により制御される。各サブ入出力線は、サブアレー間に
配置したデータ出力アンプＡＭＰに接続され、その出力
端子は、コモン出力線ＭＯに接続している。ＭＯは、チ
ップ上部に配置した出力バッファ回路ＤＯＢに接続して
いる。このメモリの動作は、第２Ａ図と同じである。

第２Ｂ図に示したように、ＡＭＰを各サブアレーの間に
配置することにより、ＡＭＰをサブ入出力線の直近に配
置できる。このため、ＡＭＰとサブ入出力線を継ぐ配線
は非常に短くなり、それに起因する信号の遅延は無視で
きる。したがって、メモリアレーからの情報を高速に読
み出すことができる。しかし、規則的な操返しパターン
が高密度にレイアウトされるサブアレーの間に、不規則
で比較的レイアウト密度の低いデータ出力アンプを配置
することにより、サブアレー間に回路レイアウト使用し
ない領域ができてしまう。これにより、チップ寸法が増
大してしまう、といった問題がある。

第２Ｃ図は多分割データ線回路方式を用いたＤＲＡＭに
入出力線分割寸法を適用した他のチップ構成例である。

データ出力アンプを、メモリアレー外のチップ上部に、
まとめて配置している点が、第２Ｂ図と異なる。このよ
うにメモリアレー外にデータ出力アンプを配置すること
により、メモリアレー内を高密度にレイアウトできる。

また、メモリアレー外は、比較的レイアウトの自由度が
大きいので、無駄なくレイアウトできるため、チップ寸
法は増加しない。しかしその反面、サブ入出力線ＩＰｂ
のように、サブアレー下部のサブ入出力線は、データ出
力アンプまでの配線が長くなり、寄生抵抗および寄生容
量が大きくなる。サブ入出力線は、接続スイッチＳＷを
通して、センスアンプ（図示せず）によって駆動される
０通常は、レイアウト寸法を小さくするため、接続スイ
ッチＳＷとセンスアンプは、ゲートの幅の小さいＭＯＳ
ＦＥＴで構成される。このため駆動能力は小さく、サブ
入出力線の寄生抵抗および寄生容量が増大すると、メモ
リアレーからの読み出し動作が遅くなる。したがって、
メモリ全体の動作が遅くなる、といった問題が生じる。

本発明の目的、多分割データ線回路方式を用いたＤＲＡ
Ｍにおいて、上記したチップ寸法の増加およびメモリ動
作の遅延を低減し、高集積で高速な半導体メモリ装置を
提供することにある。

〔問題点を解決するための手段〕

上記目的は１分割したサブ入出力線ごとに設けるデータ
出力アンプ群を２組に分け、メモリアレーをはさむよう
に、メモリアレーの両側の直近に配置することにより、
達成される。

〔作用〕

データ出力アンプをメモリアレー外に配置することによ
り、メモリアレー内の集積度が上がる。

また、メモリアレー外はレイアウトの自由度が高いため
、データ出力アンプを無駄なくレイアウトすることがで
きる。このため、チップ寸法は増加しない。

また、データ出力アンプを、メモリアレー外の両側に配
置することにより、サブ入出力線とデー゛り出力アンプ
は最も短い配線で接続できる。これにより、サブ入出力
線からデータ出力アンプまでの配線の寄生抵抗および寄
生容量が小さくなり。

メモリアレーからの情報の読み出しが速くなる。

したがって、チップ寸法を増加することなく、高速なメ
モリ動作が可能となる。

〔実施例〕

以下１本発明を実施例により説明する。

第１図は、本発明の第１の実施例を示す６第４図は、チ
ップＣＨＩＰの中央にメモリアレー、その上下にデータ
出力アンプＡＭＰを配置している。

メモリアレーを制御する周辺回路ＰＲＣＩ、ＰＲＣ２は
、ＡＭＰのさらに外側に配置している。なお、出力バッ
ファ回路ＤＯＢは、チップの上辺に配置している。メモ
リアレー内は、データ線を４つに分割した。Ａｓ−Ａ４
のサブアレーと、ワード線Ｗを選択するＸデコーダＸＤ
およびＹデコーダＹＤで構成される。各サブアレーは、
複数のデータ線対ＤＰと複数のワード線Ｗ（図では図面
簡略のため１本のみ示した）、データ線対とワード線の
交点に配置された複数のメモリセルＭＣで構成されてい
る。メモリセルはトランジスタ１個とキャパシタ１個で
構成される。データ線対ＤＰは、ＹデコーダＶＤの出力
線ＹＳによって制御される接続スイッチＳＷを介して、
入出力線に接続している。

この入出力線はＩＰａとＩＰｂの２つのサブ入出力線に
分割されている。サブアレー上部のデータ線対はＩＰａ
に接続され、ＩＰａはチップ上部に配置したデータ出力
アンプＡＭＰに接続する。また、サブアレー下部のデー
タ線対はＩＰｂに接続され、ＩＰｂはチップ下部に配置
したデータ出力アンプＡＭＰに接続する。各データ出力
アンプＡＭＰの出力端は、コモン出力線ＭＯに接続され
、ＭＯは出力バッファ回路ＤＯＢに接続する。

次に動作を説明する。メモリが待機状態の時、あらかじ
め定めた電位にデータ線対ＤＰを充電しておく。メモリ
が動作状態にはいると、Ｘデコーダによりワード線Ｗが
選択され、メモリセルＭＣの蓄積情報に従って、データ
線に微小な電位差が生じる。これをセンスアンプ（図面
簡略のため省略）で増幅した後、ＹデコーダＹＤの出力
線ＹＳがＨｉｇｈになり、データ線の情報は、サブ入出
力線を通してデータ出力アンプＡＭＰに読み出される。

例えば、ＹＤによって、サブアレー下部のＹデコーダ出
力線が選択されると、サブ入出力線ＩＰｂを通して、チ
ップ下部のデータ出力アンプＡＭＰにデータ線の情報が
読み出される。このときチップ上部のデータ出力アンプ
は非動作である。また。

チップ下部のデータ出力アンプは、アドレス信号によっ
て１個だけが選択的に動作する。データ出力アンプの出
力は、コモン出力線ＭＯを通して出力バッファ回路ＤＯ
Ｂに読み出される。

このように、データ出力アンプをメモリアレー外の上下
に配置することにより、サブ入出力線とデータ出力アン
プとを継ぐ配線長が短くなり、寄生抵抗および寄生容量
を低減でき、メモリアレーからの情報の読み出しを高速
に行うことができる。

例えば第１図のように、入出力線を２分割した場合には
、各サブ入出力線ともデータ出力アンプに直結すること
ができるため、サブ入力線とデータ出力アンプ間の配線
による影響はなくなる。一方。

コモン出力線ＭＯの配線長が長くなる。しかし出力バッ
ファ回路ＤＯＢの入力段は１通常小さなＭＯＳＦＥＴで
構成されるため、ＭＯの負荷容量は小さい。またＭＯを
駆動能力の大きなＡＭＰで駆動するため、ＭＯの配線が
長くなっても、これによる信号遅延は小さい、したがっ
て、メモリ全体を高速に動作させることができる。とこ
ろで、Ｙデコーダが、分割された入出力線ごとに１対の
データ線を選択するようにすると、複数の情報を一度に
メモリアレーから読み出すことができる。したがって、
本構成は多ビット出力のメモリを容易に作ることができ
る。

なお、本実施例では、ＸデコーダＸＤおよびＹデコーダ
ＹＤを、サブアレーの周辺に配置した例を示したが、Ｘ
Ｄ、ＹＤをサブアレーの中央に配置した場合でも、同様
の効果を得ることができる。

第３図は、本発明の第２の実施例を示す０本実施例は、
複数のビットを同時にテストする、いわゆる並列コテス
トを考慮した場合のチップ構成例である。第１の実施例
と同様なサブアレー８個（Ａ　１〜Ａ　ｓ　）と、４個
のｘデコーダＸＤとＹデコーダＹＤで、メモリアレーを
構成している。なお、各サブアレーは、中央にＸデコー
ダＸＤを配置しているため、上下に２分割されている。

メモリセル、リード線、センスアンプ、接続スイッチな
どは図面簡略のため１．省略している。入出力線対は上
下に２分割され、各サブ入出力線対の中央部で、直交す
る補助配線に接続する１例えば、サブ入出力線ＩＰ１は
補助配線ＳＩｚにつながる。ＳＩＸとＩＰｚとは、交差
部では異なる導電層で形成され、接続はコンタクトホー
ルによって形成される。

補助配線は、メモリアレーの左右辺に配置したデータ出
力アンプＡＭＰに接続する。ＡＭＰの出力は、０ＭＯ８
の論理ゲートで構成される切り換えスイッチＣ８Ｗに入
力する。ＣＳＷでは、テスト信号ＴＥによって、ＡＭＰ
の出力を、コモン出力線ＭＯと各ＡＭＰごとに設けたテ
スト用出力バッファ回路ＴＯＢとに切り換える。ＭＯは
、チップ上部に配置した出力バッファ回路ＤＯＢに接続
する。一方、各ＴＯＢの出力は、近傍に配置したテスト
用パッドＴ　Ｐ　ｌ〜ＴＰａに接続する。

次にこの動作を説明する０通常の１ビット読み出し時に
は、テスト信号ＴＥがＯｖである。このときテスト用出
力バッファＴＯＢは、切り換えスイッチＣ８Ｗによって
常に非選択となり、動作しない、この場合、第１の実施
例と全く同じ回路動作となり１選択された１個のデータ
出力アンプＡＭＰの情報が、ＭＯを通って、出力バッフ
ァによって外部に読み出される。一方、並列テスト時に
は、ＴＥが電源電圧ＶＨとなり、全データ出力アンプＡ
ＭＰの出力が１個々に設けたテスト用出力バッファＴＯ
Ｂに入力する。ＴＯＢの出力は、近傍に設けたテスト用
パッドＴ　Ｐ　１〜ＴＰｓを介して、−度に複数（ここ
では８個）の情報が、外部に読み出される。

本実施例で示したように、サブ入出力線の中央でデータ
出力アンプに接続することで、サブ入出力線自体の寄生
抵抗を約１７２にできるため、メモリアレーからの読み
出しをさらに高度に行うことができる。また、並列テス
トを行う場合でも。

データ出力アンプからの出力を、その近傍に設けたテス
ト用出力バッファ回路ＴＯＢおよびテスト用パッドＴ　
Ｐ　１〜Ｔ　Ｐ　ａで出力するため、高速化が図れる。

なお、並列テスト用の出力バッファＴＯＢとパッドＴ　
Ｐ　ｔ〜ＴＰａも、メモリアレーの左右辺に配置する方
が良い、すなわち１通常ポンディングパッドは、入出力
信号の遅延を考慮して、メモリアレーの上辺と下辺の、
周辺回路の領域近くに配置されている。この領域にさら
に゛テスト用のパッドを設けると、パッド間隔が狭くな
り、ボンディングミスなどによる組立て時の不良が、増
加する可能性が大きくなる。さらにメモリアレーの左右
辺には、ポンディングパッドはなく、しかもチップの長
辺方向であるから、多数の出力バッファ回路やテスト用
パッドを、容易に配置することができる。

第４図は、本発明の第３の実施例を示す。本実施例は、
第２の実施例とデータ線およびワード線の配置方向が異
なり、縦方向にデータ線、横方向にワード線を配置して
いる。このようなメモリアレー構成の場合でも、第２の
実施例と同様な効果を得ることができる。

〔発明の効果〕

以上述べたように、本発明によれば、チップ寸法を増大
することなく、入出力線を分割できるので入出力線の寄
生抵抗および寄生容量を低減でき。

これらに起因する信号の遅延を低減でき、したがって、
メモリの動作を高速化できる。

【図面の簡単な説明】

りの構成を示す図、第３図と第４図は、それぞれ本発明
の第２．第３の実施例を示す半導体メモリの構成図であ
る。 υＩｔ　ｌＪｔ、　〜、υ２Ｉｌ、υ＠ｎ”’ナータ脈
、Ｗ・・・ワード線、ＭＣ・・・メモリセル、ＳＡ・・
・センスアンプ、Ｓ　Ｗ　ｔ　、　〜、　Ｓ　Ｗ　ｚｎ
”’接続スイッチ、Ｙ　Ｓ　ｔ　、　ＹＳ２ｎ・・・Ｙ
デコーダ出力線、ＸＤ・・・Ｘデコーダ、ＹＤ・・・Ｙ
デコーダ、ＩＯａ、丁Ｏａ、　Ｉ　Ｏｂ、　Ｉ　Ｏｈ、
　Ｉ　Ｏ。 ■０・・・入出力線、ＭＡ・・・メモリアレー、ＡＭＰ
。Ａ　Ｍ　Ｐ　ａ　、　Ａ　Ｍ　Ｐ　ｂ−データ出方アン
プ、ＭＯ。Ｍ　Ｏａ　、　Ｍ　Ｏｂ・・・データ出力アンプ出力線
、Ｃ８Ｗ・・・切り換えスイッチ、ＤＯｂ・・・出力バ
ッファ。ＤＰ・・・データ線対、Ｉ　Ｐａ、　Ｉ　Ｐｂ＠　Ｉ　
ｐｌ、Ｉ　ｐｉ・・・入出力線対、Ｐ　ＲＣ１，Ｐ　Ｒ
Ｃｚ・・・周辺回路、Ａ〜／ｋｓ’・・・サブアレー、
ＳＩｚ、ＳＩｚ・・・補助配線、ＴＥ・・・テスト信号
、ＴＯＢ・・・テスト用出力バッファ、ＴＰＩ、ＴＰｌ
Ｂ・・・テスト用パッド、ＣＨＩＰ・・・葬　１　図竿２図（す

Claims

【特許請求の範囲】１、複数のデータ線、複数のワード線および複数のメモ
リセルからなるサブアレーが、複数でメモモリアレーを
形成しており、該サブアレー内の複数のデータ線対ごと
に設けたスイッチを介して接続されるデータ入出力線を
、複数のサブ入出力線に分割し、該複数のサブ入出力線
ごとに、専用のデータ出力アンプを各サブ入出力線の近
傍に設けたことを特徴とする半導体メモリ装置。２、該データ出力アンプを、メモリアレーをはさむよう
に、メモリアレー外の２辺に配置したことを特徴とする
、特許請求の範囲第１項記載の半導体メモリ装置。３、該サブ入出力線の長さが半分となるサブ入出力線の
中央部で、データ出力アンプにサブ入出力線が接続され
ることを特徴とする、特許請求の範囲第２項記載の半導
体メモリ装置。