JPH02154462A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリア
レイからなる半導体記憶装置に関する。

［従来の技術］ 第７図は、一般的なダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭという）の主要部の構成を示
す回路図である。

第７図において、メモリアレイ１０には、複数のワード
線ＷＬＯ〜ＷＬｉおよび複数のビット線対ＢＯ，ＢＯ〜
Ｂｊ、Ｂｊが互いに交差するように配置されており、そ
れらの交点にメモリセルＭＣが設けられている。すなわ
ち、複数のメモリセルＭＣがマトリクス状に配置されて
いる。ビット線対ＢＯ，ＢＯ〜Ｂｊ、Ｂｊの各々は、ト
ランジスタＱｌ、Ｑ２からなるＩ１０ゲートを介して入
出力線対Ｉ１０．Ｉ１０に接続されている。また、ビッ
ト線対ＢＯ，ＢＯ〜Ｂｊ、Ｂｊの各々には、センスアン
プＳＡが接続されている。複数のセンスアンプＳＡがセ
ンスアンプ部３０を構成し、複数のＩ１０ゲートがＩ１
０ゲート部４０を構成する。

Ｘデコーダ２０は、外部から与えられるＸアドレス信号
に応答して、ワード線ＷＬＯ〜ＷＬｉのうち１つを選択
し、そのワード線の電位を立上げる。これにより、選択
されたワード線に接続される複数のメモリセルＭＣに蓄
えられた情報電荷が、データとしてそれぞれ対応するビ
ット線に読出される。その結果、各ビット線対を構成す
る２一つのビット線間に微小な電位差が生じる。この微
小な電位差が対応するセンスアンプＳＡにより増幅され
る。一方、Ｘデコーダ５０は、外部から与えられるＹア
ドレス信号に応答して、１組のビット線対を選択し、対
応するＩ１０ゲートにコラム選択線ＣＬを介してコラム
選択信号を与える。これにより、選択されたビット線対
が入出力線対Ｉ１０゜Ｉｌｏに接続される。その結果、
入出力線対■１０、Ｉｌｏにデータが読出され、そのデ
ータは出力系回路（図示せず）を通して外部出力ピンに
出力される。

第８Ａ図は、最も一般的なりＲＡＭのメモリセルの断面
図である。シリコン基板１０１上にｎ＋拡散領域１０２
および１０５が形成されている。

ｎ＋拡散領域１０２、第１ポリシリコン層１０３および
これらの間の薄い酸化膜１０４により蓄積容量が形成さ
れる。また、ｎ＋拡散領域１０２、ｎ＋拡散領域１０５
、およびそれらの間の領域の上部に絶縁膜を介して設け
られた第２ポリシリコン層１０６によりアクセストラン
ジスタが形成される。さらに、第１アルミニウム層１０
７とｎ＋拡散領域１０５との間にコンタクトが形成され
ている。第１ポリシリコン層１０３がセルプレート電極
として用いられ、第２ポリシリコン層１０６がワード線
として用いられ、第１アルミニウム層１０７がビット線
として用いられる。なお、このようにして形成されたメ
モリセルは酸化シリコン膜１０８により他のメモリセル
から分離されている。

メモリセルの等価回路を第８Ｃ図に示す。ビット線ＢＬ
が第８Ａ図の第１アルミニウム層１０７により形成され
、ワード線ＷＬが第２ポリシリコン層１０６により形成
される。また、ストレージノードＮがｎ＋、拡散領域１
０２により形成され、セルプレート電極ＰＬが第１ポリ
シコン層１０３により形成される。

ポリシリコン層およびアルミニウム層は容易に形成され
るので、従来より半導体記憶装置の配線材料として多く
用いられてきた。なお、アルミニウムの融点はポリシリ
コンの融点よりも低いので、ワード線ＷＬとしてはポリ
シリコン層が用いられる。

第９図は、第７図に示した構成を有するＤＲＡＭの全体
のレイアウトを示すブロック図である。

このＤＲＡＭは、１列に配列された８個のメモリアレイ
を含む。これらの８個のメモリアレイは、４つのブロッ
クに分割され、各ブロックはメモリアレイ１０ａおよび
メモリアレイ１０ｂを含む。

メモリアレイ１０ａとメモリアレイ１０　ｂ、との間に
は、メモリアレイ３．０ａに対応するセンスアンプ部３
０およびＩ１０ゲート部４０．メモリアレイ１０ｂに対
応するセンスアンプ部３ｏおよび！１０ゲート部４０、
およびそれらに共通のＹデコダ５０が配置されている。

また、メモリアレイ１０ａおよび１０ｂの各々にはＸデ
コーダ２０が設けられている。さらに、１列に配列され
た８個のメモリアレイの側部には、周辺回路６０が設け
られている。周辺回路６０は、メモリアレイ１０ａ、１
０ｂＸＸデコーダ２０、Ｘデコーダ５０、センスアンプ
部３０などを駆動するための信号を発生する回路、外部
から与えられるアドレス信号をＸデコーダ２０およびＸ
デコーダ５０に与えるためのアドレスバッファ、および
データをＩ１０ゲート部４０に入力または出力するため
の回路などを含む。。

なお、特開昭６２−１８０５９４号公報には、２つのメ
モリセルアレイブロックを備え、かっそれらのメモリセ
ルアレイブロックの間に通常アクセス用周辺回路および
リフレッシュ用周辺回路が配置された半導体記憶装置が
開示されている。この半導体記憶装置においては、２つ
のメモリセルアレイブロックのうちいずれか一万が選択
的に駆動される。この半導体記憶装置は、通常アクセス
用周辺回路およびリフレッシュ用周辺回路と２つのメモ
リセルアレイブロックとの間に接続される配線が短くて
済むという利点を有する。しかしながら、通常アクセス
用周辺回路およびリフレッシュ用周辺回路により２つの
メモリセルアレイブロックしか駆動されないので、大容
量化に限度があるという欠点がある。

ところで、たとえばＩＭビットＤＲＡＭの場合、１つの
メモリアレイには、２５６本のワード線、および５１２
組のビット線対か含まれる。したかって、各ワード線は
１０２４本のビット線を横切ることになり、かなり長く
なる。そのため、上記のようにワード線がポリシリコン
層により形成されている場合、そのワード線の抵抗値が
高くなる。

その結果、Ｘデコーダ２０の出力が立上がってから、Ｘ
デコーダ２０から最も遠い位置にあるメモリセルのアク
セストランジスタのゲート電位が立上がるまで、かなり
の遅延時間がある。この遅延時間はＤＲＡＭのアクセス
時間の遅延につながり、そのＤＲＡＭの性能を劣化させ
ることになり好ましくない。

そこでワード線における遅延を解消するために、次の述
べるワード線の杭打ち配線か用いられている。このワー
ド線の杭打ち配線を説明するための図を第１０Ａ図およ
び第１０Ｂ図に示す。ポリシリコン層により形成された
ワード線ＷＬの上部にアルミニウム層ＡＬか設けられて
いる。ワード線ＷＬを４等分することにより得られた３
つの点および両端の２つの点において、ワード線ＷＬと
アルミニウム層ＡＬとの間にコンタクト部ＣＮが形成さ
れる。アルミニウムのシート抵抗（単位幅当たりの抵抗
）はポリシリコンのシート抵抗よりも３桁程度低いので
、無視することができる。杭打ち配線がない場合のＸデ
コーダ２０から最も遠い位置にあるメモリセルまでのワ
ード線ＷＬの抵抗値を４ＲＯとする。第１０Ａ図に示す
ように杭打ぢ配線がある場合には、互いに隣り合うコン
タクト部ＣＮとコンタクト部ＣＮとの中間の位置にある
メモリセルまでの抵抗値か最も高くなる。しかし、この
場合の抵抗値は（１／２）ＲＱとなり、杭打ち配線がな
い場合の抵抗値に比べて１／８になる。

上記のようにワード線に杭打ち配線を設ける場合には、
ワード線とアルミニウム層とのコンタクト部を設けるた
めに、メモリセル間に隙間を設ける必要がある。そのた
め、第１０Ｂ図に示すように、メモリアレイ１０は、４
つのメモリセル群１１に分割され、メモリセル群１１と
メモリセル群１１との間に杭打ち部１２となる隙間か設
けられる。

このようにワード線の杭打ち配線が設けられる場合のメ
モリセルの断面図を第８Ｂ図に示す。第８Ｂ図のメモリ
セルにおいては、ビット線が第１アルミニウム層１０７
の代わりに第３ポリシリコン層１０９により形成される
。また、ワード線となる第２ポリシリコン層１０６の上
部に第１アルミニウム層１１０がその第２ポリシリコン
層１０６と平行に形成される。第１アルミニウム層１１
０と第２ポリシリコン層］０６との間に、第１０Ａ図に
示すように、一定距離ごとにコンタクト部が形成される
。これにより、第２ポリシリコン層１０６からなるワー
ド線の抵抗値が減少し、ワド線により伝達される電位変
化の遅延時間が減少する。

次に、第１１図は、他のＤＲＡＭの主要部の構成を示す
回路図である。このＤＲＡＭにおいては、Ｘデコーダ５
０か複数のメモリアレイに共通に用いられる。第１１図
においては、Ｘデコーダ５０はメモリアレイ１０ａおよ
び１０ｂに共通に用いられている。この場合、Ｘデコー
ダ５０のコラム選択線ＣＬはアルミニウム層により形成
される。

このコラム選択線ＣＬはメモリアレイ１０ａおよび１０
ｂを縦断するように設けられる。通常のコラム選択線は
、ビット線、ワード線およびワード線の杭打ち配線のい
ずれかを形成する配線層と同じ配線層で形成されている
ので、コラム選択線がメモリアレイを縦断することはで
きない。そのため、第８Ａ図および第８Ｂ図に示される
ようにメモリセル内で第１アルミニウム層が用いられて
いる場合は、コラム選択線は第２アルミニウム層により
形成される。

上記のことに関しては、たとえば、Ｉ　ＥＥＥＪＯＵＲ
ＮＡＬ　　ＯＦ　　５ＯＬＩＤ−３ＴＡＴＥＣＩ　　Ｒ
ＣＵ　　夏　ＴＳ、　　　　　ＶＯＬ、５Ｃ−２１，Ｎ
Ｏ。

３、ＪＵＮＥ　　１９８６の第８図にも示されている。

第１１図に示される構成の利点は、１つのＹデコーダが
メモリアレイ群の端部に設けられ、かつコラム選択線の
みが複数のメモリアレイに延ばされているので、メモリ
アレイごとにＹデコーダが設けられる必要がないことで
ある。

また、第１１図のＤＲＡＭにおいては、シェアードセン
スアンプが用いられている。シエアードセンスアンプに
おいては、第１１図に示すように、１つのセンスアンプ
ＳＡにより２組のビット線対が駆動される。すなわち、
センスアンプＳＡは、トランジスタＱ３．Ｑ４を介して
メモリアレイ１０ａのビット線対ＢＬＩ、ＢＬ２に接続
されかつトランジスタＱ５．Ｑ６を介してメモリアレイ
１０ｂのビット線対ＢＬ３．ＢＬ４に接続されている。

複数のトランジスタＱ３およびＱ４が第１のアレイ選択
スイッチ７０ａを構成し、複数のトランジスタＱ５およ
びＱ６が第２のアレイ選択スイッチ７０ｂを構成する。

第１１図に示されるシエアードセンスアンプの動作を第
１２図のタイミングチャートを用いて簡単に説明する。

第１２図において、外部から与えられるロウアドレスス
トローブ信号ＲＡＳがｒＨＪレベルである非活性時には
、第１のスイッチ活性化信号φ。

１および第２のスイッチ活性化信号φ、２はともにｒＨ
Ｊ　レベルとなっている。したがって、トランジスタＱ
３〜Ｑ６はすべてオン状態となっており、ビット線対Ｂ
ＬＩ、ＢＬ２およびビット線対ＢＬ３．ＢＬ４がセンス
アンプＳＡに接続されている。

ロウアドレスストローブ信号ＲＡＳが「Ｌ」レベルに立
下がることによりＤＲＡＭが活性状態となると、外部か
ら与えられるＸアドレス信号に応答して、メモリアレイ
１０ａおよび１０ｂのうちいずれか一方が選択される。

たとえば、メモリアレイ１０ａが選択されると、第１の
スイッチ活性化信号φ８．はｒＨＪレベルを維持するが
第２のスイッチ活性化信号φ、２はｒＬＪレベルに立下
がる。これにより、トランジスタＱ５．Ｑ６がオフ状態
となり、ビット線対ＢＬ３．ＢＬ４がセンスアンプＳＡ
から切り離される。この場合、メモリアレイ１０ａ内の
すべてのビット線対がセンスアンプから切り離される。

次に、Ｘアドレス信号に応答して、メモリアレイ１０ａ
内の１本のワード線ＷＬの電位が立上がり、そのワード
線に接続された複数のメモリセルに蓄えられた情報電荷
がそれぞれ対応するビット線に読出される。このとき、
メモリアレイ１０ｂ内のワー゛′ド線の電位は立上がら
ない。センスアンプ活性化信号φＳＡがｒＨＪレベルに
立上がることによりセンスアンプＳＡが活性化され、各
ビット線対を構成する２本のビット線間の電位差が増幅
される。第１２図においてビット線対の各ピット線の電
位は、ＢＬ、ＢＬで示される。その後、外部から与えら
れるＹアドレス信号に応答して、１つのコラム選択線Ｃ
Ｌが選択され、そのコラム選択線ＣＬに与えられるコラ
ム選択信号φｃｓがｒＨＪレベルに立上がる。その結果
、１組のトランジスタＱｌ、Ｑ２がオンし、対応するビ
ット線対ＢＬＩ、ＢＬ２が人出力線対Ｉ１０．Ｉ１０に
接続される。

なお、上記のようなシェアードセンスアンプは、第１３
図に示すように、コラム選択線がメモリアレイを縦断し
ない構成を有するＤＲＡＭにも適用可能である。この場
合は、第１３図に示すように、メモリアレイ１０ａ内の
ビット線対ＢＬＩ、ＢＬ２を入出力線対Ｉ１０．Ｉ１０
に接続するためには、センスアンプＳＡの活性化後、再
びトランジスタＱ５．Ｑ６をオン状態にすることにより
ビット線対ＢＬＩ、ＢＬ２をビット線対ＢＬ３．ＢＬ４
を介して入出力線対Ｉ１０．Ｉ１０に接続する必要があ
る。このとき、メモリアレイ１０ｂ内のビット線におい
て充放電が行なわれるので、第１３図のＤＲＡＭは、第
１１図のＤＲＡＭに比べて消費電力およびアクセス時間
の点て不利である。

第１４図は、第１１図の構成を有するＤＲＡＭの全体の
レイアウトを示すブロック図である。

第１４図において、８個のメモリアレイが１列に配列さ
れ、その端部に１つのＹデコーダ５０が設けられている
。これらの８個のメモリアレイは４つのブロックに分割
され、各ブロックはメモリアレイ１０ａおよびメモリア
レイ１０ｂにより構成されている。メモリアレイ１．０
　ａとメモリアレイ１．　Ｏｂとの間には、メモリアレ
イ１０ａを選択するための第１のアレイ選択スイッチ７
０ａ１メモリアレイ１０ｂを選択するための第２のアレ
イ選択スイッチ７０ｂ１それらに共通のセンスアンプ部
３０およびＩ１０ゲート部４０が設けられている。また
、各メモリアレイにはＸデコーダ２０が設けられている
。さらに、１列に配列された８個のメモリアレイの側部
には、周辺回路６０が設けられている。

このＤＲＡＭにおいては、１つのＹデコーダ５０により
８個のメモリアレイにおける列の選択が行なわれる。そ
のため、Ｙデコーダ５０から複数のメモリアレイを縦断
するようにコラム選択線が設けられている。第１４図に
おいては、１本のコラム選択線ＣＬのみが代表的に示さ
れている。

第９図および第１４図に示されるように、８個のメモリ
アレイが１列に配列されているのは、これらのＤＲＡＭ
が長方形のパッケージに入れられるためである。シエア
ードセンスアンプが用いられた第１４図のＤＲＡＭにお
いては、１つのＹデコーダしか必要とされないので、第
１４図のＤＲＡＭは第９図のＤＲＡＭに比べて長辺方向
に短くなるという利点がある。

なお、Ｙデコーダからのコラム選択線が複数のメモリア
レイブロックを縦断するように設けられている半導体記
憶装置に関しては、特開昭６３３９１９６号公報にも示
されている。

次に、パッケージとチップ上のパッドとの関係について
説明する。

第１５図はＩＭピッＩ−Ｄ　ＲＡ　Ｍのデュアル・イ］
　６ ンライン・パッケージ（Ｄ　Ｉ　Ｐ）のピン配置を示す
図であり、第１６図はそのパッケージに装着されるチッ
プの一例を示す図である。第１５図に示すように、長方
形のパッケージの両側の長辺にピンＰ１〜Ｐ、　１８が
設けられている。このようなパッケージの形状に起因す
る制約により、第１６図に示すようにパッドｐ１〜ｐ１
８はチップの短辺付近に配列されている。メモリアレイ
、デコーダ、センスアンプなとからなる回路部分８０の
両側部に周辺回路６０が配置されている。パッドｐ］〜
ｐ１８から、周辺回路６０に配線が設けられている。通
常、アルミニウムにより形成される配線の幅は２μｍ程
度である。しかし、電源線（Ｖｃｃ）および接地線（Ｖ
ｓ　ｓ　）には大きな電流が流れるため、それらの幅は
１００μｍ程度必要となる。

［発明が解決しようとする課題］ 第１６図に示すように、上記の従来のＤＲＡＭにおいて
は、チップ上のパッドと周辺回路との間に接続される外
部信号線、電源線、接地線などの複数の配線が、メモリ
アレイ、デコーダ、センス］７ アンプなどからなる回路部分の両側部の領域に配置され
ているので、チップの短辺の長さが長くなり、チップ面
積が増大するという問題があった。

この発明の目的は、外部信号線、電源線、接地線などの
配線によるチップ面積の増大が防止された半導体記憶装
置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、半導体チップ、第１
および第２の記憶手段、回路手段、１または２以上のパ
ッド、および配線を備える。第１および第２の記憶手段
は、半導体チップ上に設けられ、かつ所定の層により形
成されている。回路手段は、半導体チップ、上に設けら
れ、かつ第１および第２の記憶手段を駆動する。パッド
は、半導体チップ上に設けられ、かつ外部からの信号ま
たは所定の電位を受ける。配線は、上記所定の層とは別
の層により形成され、かつパッドと回路手段との間に接
続されている。

また、第１および第２の記憶手段は、回路手段の一方側
および他方側にそれぞれ配置されている。

配線は、第１または第２の記憶手段を縦断するように設
けられている。

［作用］ この発明に係る半導体記憶装置においては、パッドと回
路手段との間に接続される配線が、第１または第２の記
憶手段を縦断するように設けられている。そのため、そ
れらの配線のために必要なチップ上の面積が減少する。

したがって、半導体チップの面積を縮小することが可能
になる。

また、パッドと回路手段との間に接続される配線の長さ
が短くなるので、それらの配線における信号の遅延が少
なくなる。

［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明する
。

第２図は、この発明の一実施例によるＤＲＡＭの全体の
レイアウトを示す図である。

第２図において、８個のメモリアレイが１列に配列され
ている。それらの８個のメモリアレイは４つのブロック
に分割され、各ブロックはメモリアレイ１０ａおよびメ
モリアレイ１０ｂを含む。

４つのブロックは、中央部でそれぞれ２つのブロックか
らなる部分に分割されている。その中央部には、周辺回
路６０が配置され、その周辺回路６０を挾むように２つ
のＹデコーダ５１および５２が配置されている。８個の
メモリアレイの各々には、Ｘデコーダ２０が設けられて
いる。

メモリアレイ１０ａとメモリアレイ１０ｂとの間には、
メモリアレイ１０ａを選択するための第１のアレイ選択
スイッチ７０ａ１メモリアレイ１０ｂを選択するための
第２のアレイ選択スイッチ７０ｂ１それらに共通に用い
られるセンスアンプ部３０およびＩ１０ゲート部４０が
設けられている。

また、Ｙデコーダ５１から、周辺回路６０の一方側に配
列された３つのメモリアレイを縦断してＩ１０ゲート部
４０に、複数の第１のコラム選択線が設けられている。

また、Ｙデコーダ５２から、周辺回路６０の他方側に配
列された３つのメモリアレイを縦断してＩ１０ゲート部
４０に、複数の第２のコラム選択線が設けられている。

第２図においては、１本の第１のコラム選択線ＣＬＩお
よび１本の第２のコラム選択線ＣＬ２が、代表的に破線
で示されている。

メモリアレイ１０ａおよび１０ｂの各々の構成は、第７
図に示されるメモリアレイ１０の構成と同様である。ま
た、第１のアレイ選択スイッチ７０　ａ　ｓセンスアン
プ部３０、夏１０ゲート部４０および第２のアレイ選択
スイッチ７０ｂの構成は、第１１図に示される構成と同
様である。

第３図は、第２図に示される周辺回路６０の構成を説明
するためのブロック図である。第３図において、ＲＡＳ
バッファ６１は、外部から与えられるロウアドレススト
ローブ信号ＲＡＳに応答して、内部ロウアドレスストロ
ーブ信号ＲＡＳを発生する。アドレスバッファ６２は、
内部ロウアドレスストローブ信号ＲＡＳをトリガにしで
、外部から与えられるアドレス信号ＡＯ〜Ａ９を取込み
、Ｘアドレス信号ＡＸを発生する。Ｘデコーダ駆動回路
６３は、内部ロウアドレスストローブ信号ＲＡＳに応答
して、Ｘデコーダ駆動信号φｘｏを発生する。Ｘデコー
ダ２０は、このＸデコーダ駆動信号φｘｏに応答して、
Ｘアドレス信号ＡＸに従って１本のワード線を選択し、
その電位を立上げる。センスアンプ駆動回路６４は、内
部ロウアドレスストローブ信号ＲＡＳに応答して、所定
の遅延の後にセンスアンプ活性化信号φ、Ａを発生する
。センスアンプ部３０は、このセンスアンプ活性化信号
φ、Ａに応答して、ビット線対の電位差を増幅する。

一方、ＣＡＳバッファ６５は、外部から与えられるコラ
ムアドレスストローブ信号ＣＡＳに応答して、内部コラ
ムアドレスストローブ信号ＣＡＳを発生する。アドレス
バッファ６２は、この内部コラムアドレスストローブ信
号ＣＡＳをトリガにして、外部から与えられるアドレス
信号ＡＯ〜Ａ９を取込み、Ｙアドレス信号ＡＹを発生す
る。Ｙデコーダ駆動回路６６は、内部コラムアドレスス
トローブ信号ＣＡＳに応答して、Ｙデコーダ駆動信号φ
工０を発生する。ＹデコーダおよびＩ１０ゲート部から
なるブロック５３は、このＹデコダ駆動信号φＹＤに応
答して、Ｙアドレス信号ＡＹに従って１組のビット線対
を入出力線対Ｉ　１０゜Ｉｌｏに接続する。

プリアンプ駆動回路７１は、内部ロウアドレスストロー
ブ信号ＲＡＳおよび内部コラムアドレスストローブ信号
ＣＡＳに応答して、プリアンプ駆動信号φＰＡＥを発生
する。プリアンプ７２は、このプリアンプ駆動信号φＰ
ＡＥに応答して、人出力線対■１０．Ｉ１０上の情報を
増幅し、それを読出データＲＤとして出力アンプ７３に
送る。

出力アンプ７３は、内部コラムアドレスストロブ信号Ｃ
ＡＳに応答して、読出データＲＤを増幅し、それを外部
データ出力ピンＰ１７に出力ブタＤｏＵ□として出力す
る。

また、書込制御回路７４は、内部コラムアドレスストロ
ーブ信号ＣＡＳをトリガにして、外部から与えられる制
御信号Ｒ／Ｗを取込み、書込可能信号φＷＥを発生する
。ＤＩＮバッフソフ５は、内部コラムアドレスストロー
ブ信号ＣＡＳをトリガにして、外部データ入力ピンＰ１
に与えられる入力データＤ、Ｎを取込み、内部書込デー
タを発生する。書込バッファ７６は、書込可能信号φＷ
、に応答して、内部書込データを入出力線対Ｉ１０、Ｉ
ｌｏに伝達する。

このようにして、メモリアレイ１０内のデータが外部デ
ータ出力ピンＰ　］、　７に出力され、また、外部デー
タ入力ピンＰ１に与えられるデータがメモリアレイ１０
内に書込まれる。

第２図に示される周辺回路６０には、第３図に示される
ＲＡＳバッファ６１、アドレスバッファ６２、Ｘデコー
ダ駆動回路６３、センスアンプ駆動回路６４、ＣＡＳバ
ッファ６５、Ｙデコーダ駆動回路６６、書込制御回路７
４およびＤＩＮバッフソフ５が含まれる。

第２図に示されるＤＲＡＭにおいては、第１４図に示さ
れる従来のＤＲＡＭに比べて、各コラム選択線の長さが
約半分となっているので、コラム選択信号の遅延時間も
約半分なる。そのため、ＤＲＡＭにおけるアクセス時間
を短縮することかできる。また、周辺回路６０の近傍に
Ｙデコーダ５１および５２が配置されているので、周辺
回路６０からＹデコーダ５１および５２に接続されるＹ
アドレス線などの配線が短くなる。また、周辺回路６０
から各Ｘデコーダ２０に接続されるＸアドレス線などの
配線のうち、最も長い配線の長さも最小となる。したが
って、信号の遅延が減少され、かつ、チップ面積が縮小
される。

第１図は、第２図のＤＲＡＭのチップの半分の構成を示
す図である。各メモリアレイ１０ａ、１０ｂのワード線
ＷＬには、第１０Ａ図に示されるように、杭打ち配線が
設けられている。メモリアレイ１０ａおよび１０ｂの各
々は、４つのメモリセル群１１に分割されている。隣り
合うメモリセル群１１とメモリセル群１１との間には、
ワード線杭打ち部１２のための隙間が設けられている。

このワード線杭打ち部１２にはコラム選択線は通ってい
ない。したがって、このワード線杭打ち部１２に、周辺
回路６０とパッドＰＤとを接続するための配線層りが通
される。この配線層りは、パラドＰＤから中央部の周辺
回路６０まで外部信号、電源電位、接地電位などを伝達
する外部信号配線、電源線、接地線などの配線として使
用される。この配線層りは、コラム選択線ＣＬと同種の
層により形成することができる。

第４Ａ図は、メモリアレイの一部分の平面バタンを示す
図である。また、第４Ｂ図は、この実施例のＤＲＡＭに
含まれるメモリセルの断面図である。

第４Ｂ図に示すように、第８Ｂ図に示されたメモリセル
と同様に、セルプレートが第１ポリシリコン層１０３に
より形成され、ワード線が第２ポリシリコン層１０６に
より形成され、ビット線が第３ポリシリコン層１０９に
より形成されている。

また、ワード線の杭打ち配線が第１アルミニウム層１１
０により形成されている。なお、アクセストランジスタ
のゲート電極、すなわちワード線はポリサイド層により
形成されてもよく、ワード線の杭打ち配線はアルミニウ
ム以外の低抵抗金属配線層により形成されてもよい。

また、第４Ａ図に示すように、メモリセルＭＣは、コン
タクト部１１４において第３ポリシリコン層１０９から
なるビット線に接続されている。

第３ポリシリコン層１０９からなるビット線は１列のメ
モリセルＭＣについて１本設けられている。

また第３ポリシリコン層１０９からなる１組のビット線
対の間に第２アルミニウム層１１１からなるコラム選択
線が設けられている。

なお、コラム選択線となる第２アルミニウム層１１１は
、たとえば、第４Ｂ図に示されるように、メモリセルの
上部に設けられる。

第２アルミニウム層１１１からなるコラム選択線は１組
のビット線対について多くとも１本しか必要とされない
ので、コラム選択線間のピッチはビット線間の倍のピッ
チで十分である。したがって、第２アルミニウム層１１
１からなる２つのコラム選択線の間に、第２アルミニウ
ム層により形成される配線を設けることが可能となる。

第４Ａ図に示すように、第２アルミニウム層１１１から
なるコラム選択線とコラム選択線１１１との間に、同様
に第２アルミニウム層１１２および１］３からなる配線
層を設けることが可能となる。これらの第２アルミニウ
ム層１１２および１１３を用いることにより、パッドＰ
Ｄから中央部の周辺回路６０まで外部信号線、電源線、
接地線などを設けることができる。

上記のように、電源線および接地線は、他の外部信号線
よりも太くすることが必要である。そのために、複数の
コラム選択線の間に複数の電源線および接地線を走らせ
、これらの複数の電源線および複数の接地線をそれぞれ
中央部の周辺回路６０において互いに接続する。これに
より、１本の太い配線を設けたのと同様の効果が得られ
る。

従来のＤＲＡＭにおいては、パッドから周辺回路に接続
される外部信号線、電源線、接地線などの配線は、メモ
リアレイの外部に設けられていたので、チップ面積が増
大していた。これに対して、この実施例においては、第
１図および第４Ａ図に示されるように、外部信号線、電
源線、接地線などの配線がメモリアレイを縦断するよう
に設けられるので、配線のために必要な面積が減少し、
チップ面積を縮小することが可能となる。

第５図は、この実施例のＤＲＡＭのチップを示す図であ
る。

第５図に示すように、バッドｐ１〜ｐ１ｇは、チップの
両端部に設けられている。バッドｐ１〜ｐ１８と周辺回
路６０との間に接続される外部信号線、電源線、接地線
などの配線は、メモリアレイ、デコーダ、センスアンプ
などからなる第１の回路部分８０ａまたは第２の回路部
分８０ｂを縦断するように設けられている。この実施例
のＤＲＡＭにおいては、周辺回路６０がチップの中央部
に設けられ、かつ、外部信号線、電源線、接地線などの
配線がチップの周辺部に設けられず、メモリアレイを縦
断するように設けられているので、チップの短辺方向の
長さが短縮される。これらの配線は、コラム選択線を形
成する配線層と同種の配線層により形成されるので、こ
れらの配線をメモリアレイを縦断させるために、特別な
層を設ける必要はない。

また、近年のＤＲＡＭでは、第６図に示すような２組の
入出力線対を含む構成が多く用いられている。第６図に
おいて、コラム選択線ＣＬａが活性化されると、ビット
線対１３１．Ｂｌが入出力線対ｌ１０１．ｌ１０１に接
続され、同時にビット線対Ｂ２．Ｂ２が入出力線対ｌ１
０２．Ｉ、１０２に接続される。また、コラム選択線Ｃ
Ｌｂが活性化されると、ビット線対Ｂ３．Ｂ・３が入出
力線対１１０１、’　ｌ１０１に接続され、同時にビッ
ト線対Ｂ４．Ｂ４が入出力線対１１０２．ｌ１０２に接
続される。第６図の構成を有するＤＲＡＭにおいては、
コラム選択線間のピッチがビット線間のピッチの４倍に
なる。したがって、第６図のＤＲＡＭに第１図および第
４Ａ図の構成を適用すると、コラム選択線の間により太
い配線を通すことが可能となる。

なお、上記実施例においては、この発明をワード線の杭
打ち配線を有するＤＲＡＭに適用した場合について説明
したが、この発明は、ワード線の杭打ち配線を有・さな
いＤＲＡＭその他の半導体記憶装置にも同様に適用する
ことができる。

また、上記実施例においては、周辺回路の近傍に設けら
れた２つのＹデコーダによりそれぞれ複数のメモリアレ
イにおける列の選択が行なわれるようなりＲＡＭに、こ
の発明を適用した場合について説明したか、この発明は
、このようなりＲＡＭに限らずその他の半導体記憶装置
にも適用することができる。

また、この発明は、ワード線の杭打ち配線を釘さない半
導体記憶装置にも適用することかできる。

［発明の効果］ 以上のようにこの発明によれば、半導体チップ上のパッ
ドと回路手段との間に接続される配線か第１または第２
の記憶手段を縦断するように設けられているので、それ
らの配線に必要な面積が減少する。したかって、チップ
面積が縮小された半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭの主要部の
構成を示すブロック図である。第２図は第１図のＤＲＡ
Ｍの全体のレイアウトを示すブロック図である。第３図
は第１図のＤＲＡＭに含まれる周辺回路の構成を示すブ
ロック図である。第４Ａ図は第３図に示されるメモリア
レイの一部分の平面レイアウトを示す図である。第４Ｂ
図は第３図に示されるメモリアレイに含まれるメモリセ
ルの断面図である。第５図は第１図のＤＲＡＭのチップ
上の配線を示す図である。第６図はこの発明を適用する
ことができる他のＤＲＡＭの主要部の構成を示す図であ
る。第７図はＤＲＡＭにおけるメモリアレイの一般的な
構成を示す図である。 第８Ａ図はＤＲＡＭにおけるメモリアレイの一例を示す
断面図である。第８Ｂ図はＤＲＡＭにおけるメモリセル
の他の例を示す断面図である。第８Ｃ図はメモリセルの
等価回路図である。第９図は従来のＤＲＡＭのレイアウ
トを示すブロック図である。第１０Ａ図はワード線の杭
打ち配線を説明するための図である。第１０Ｂ図はワー
ド線の杭打ち配線が用いられた従来のＤＲＡＭのメモリ
セルの構成を示すブロック図である。第１１図はシェア
ードセンスアンプが用いられるＤＲＡＭの主要部の構成
を示す回路図である。第１２図はシエアードセンスアン
プの動作を説明するためのタイミングチャートである。 第１３図はコラム選択線がメモリアレイを縦断しないタ
イプのシエアードセンスアンプが用いられたＤＲＡＭの
主要部の構成を示す回路図である。第１４図は従来の他
のＤＲＡＭのレイアウトを示すブロック図である。第１
５図は一般的なＩＭビットＤＲＡＭのパッケージのピン
配置図である。第１６図は従来の１ＭビットＤＲＡＭの
チップ上の配線を示す図である。 図において、１０ａ、１０ｂはメモリアレイ、１１はメ
モリセル群、１２はワード線の杭打ち部、２０はＸデコ
ーダ、５１５２はＹデコーダ、ＣＬはコラム選択線、Ｌ
は配線層、ＰＤはパッドである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体チップ、 前記半導体チップ上に設けられ、かつ所定の層により形
   成された第１および第２の記憶手段、前記半導体チップ
   上に設けられ、かつ前記第１および第２の記憶手段を駆
   動するための回路手段、前記半導体チップ上に設けられ
   、かつ外部からの信号または所定の電位を受ける１また
   は２以上のパッド、および 前記所定の層とは別の層により形成され、かつ前記パッ
   ドと前記回路手段との間に接続された配線を備え、 前記第１および第２の記憶手段は、前記回路手段の一方
   側および他方側にそれぞれ配置され、前記配線は、前記
   第１または第２の記憶手段を縦断するように設けられた
   、半導体記憶装置。