JPS6240760A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6240760A JPS6240760A JP60179443A JP17944385A JPS6240760A JP S6240760 A JPS6240760 A JP S6240760A JP 60179443 A JP60179443 A JP 60179443A JP 17944385 A JP17944385 A JP 17944385A JP S6240760 A JPS6240760 A JP S6240760A
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- JP
- Japan
- Prior art keywords
- column decoder
- cell array
- semiconductor memory
- data bus
- decoders
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、入出力端子が複数になっている、所謂、多ビ
ツト構成の入出力バッファ回路を有している半導体記憶
装置に於いて、繰り返しパターンからなる複数のセル・
アレイと、該セル・アレイに対応して隣接し同じく繰り
返しパターンを有するカラム・デコーダと、該カラム・
デコーダの一部を移設して得られた空所と、前記セル・
アレイから前記空所を介し対応する人出カバソファ回路
に至るデータ母線と、前記移設されたカラム・デコーダ
の一部から前記空所を介して対応するセル・アレイに至
る配線とを備えるようにすることに依り、データ母線が
引き回されることを防止し、その結果、チップ面積の低
減及び配線容量の低減を達成し、半導体記憶装置を高速
化できるようにしたものである。
ツト構成の入出力バッファ回路を有している半導体記憶
装置に於いて、繰り返しパターンからなる複数のセル・
アレイと、該セル・アレイに対応して隣接し同じく繰り
返しパターンを有するカラム・デコーダと、該カラム・
デコーダの一部を移設して得られた空所と、前記セル・
アレイから前記空所を介し対応する人出カバソファ回路
に至るデータ母線と、前記移設されたカラム・デコーダ
の一部から前記空所を介して対応するセル・アレイに至
る配線とを備えるようにすることに依り、データ母線が
引き回されることを防止し、その結果、チップ面積の低
減及び配線容量の低減を達成し、半導体記憶装置を高速
化できるようにしたものである。
本発明は、パターンのレイアウトを改良した半導体記憶
装置に関する。
装置に関する。
第４図は通常の半導体記憶装置に於ける主要部を表す要
部回路説明図である。
部回路説明図である。
図に於いて、ＢＬ及びＢＬはビット線、ＷＬはワード線
、ＱＬは負荷トランジスタ、ＭＣはメモリ・セル、ＱＴ
はトランスファ・ゲート・トランジスタ、ＣＤはカラム
・デコーダ（Ｙデコーダ）、ＤＢ及びＤＢはデータ母線
、ｌＮ１０ＵＴは人出カバッファ回路、ＤＩＮはデータ
入力端、Ｉ）ｏｕｔはデータ出力端をそれぞれ表してい
る。
、ＱＬは負荷トランジスタ、ＭＣはメモリ・セル、ＱＴ
はトランスファ・ゲート・トランジスタ、ＣＤはカラム
・デコーダ（Ｙデコーダ）、ＤＢ及びＤＢはデータ母線
、ｌＮ１０ＵＴは人出カバッファ回路、ＤＩＮはデータ
入力端、Ｉ）ｏｕｔはデータ出力端をそれぞれ表してい
る。
この記憶装置では、ロウ・デコーダ（Ｘデコーダ）で制
御されたワード線ＷＬとカラム・デコーダＣＤで制御さ
れたビット線ＢＬ及びＢＬとに依り、その交点にあるメ
モリ・セルＭＣを選択してデータ母線ＤＢ及びＤＢに接
続し、入出力バッファ回路Ｉ Ｎ１０ＵＴを介してデー
タの遺り取りをするようにしている。
御されたワード線ＷＬとカラム・デコーダＣＤで制御さ
れたビット線ＢＬ及びＢＬとに依り、その交点にあるメ
モリ・セルＭＣを選択してデータ母線ＤＢ及びＤＢに接
続し、入出力バッファ回路Ｉ Ｎ１０ＵＴを介してデー
タの遺り取りをするようにしている。
当然のことではあるが、記憶装置に於いては、多数のメ
モリ・セルＭＣがマトリクス状に配列され、そして、チ
ップ面積を小さくする為、そのマトリクス配列は最小限
のピッチを採っている。
モリ・セルＭＣがマトリクス状に配列され、そして、チ
ップ面積を小さくする為、そのマトリクス配列は最小限
のピッチを採っている。
第５図はカラム・デコーダ近傍の要部回路図を表し、第
４図に関して説明した部分と同部分は同記号で指示しで
ある。
４図に関して説明した部分と同部分は同記号で指示しで
ある。
図に於いて、Ｙ、はカラム・デコーダの出力線、へ〇乃
至Ａ７はアドレス信号線、Ｑ Ａ ｏ乃至ＱＡアはアド
レス用トランジスタ、Ｖ ｃｃは正側電源レベル供給線
をそれぞれ示している。
至Ａ７はアドレス信号線、Ｑ Ａ ｏ乃至ＱＡアはアド
レス用トランジスタ、Ｖ ｃｃは正側電源レベル供給線
をそれぞれ示している。
第６図はカラム・デコーダ近傍のパターン、即ち、第５
図に見られる回路のパターン・レイアウトを表す要部説
明図であり、第４図及び第５図に関して説明した部分と
同部分は同記号で指示しである。
図に見られる回路のパターン・レイアウトを表す要部説
明図であり、第４図及び第５図に関して説明した部分と
同部分は同記号で指示しである。
図に於いて、ＧＴはトランスファ・ゲート・トランジス
タＱＴに於ける多結晶Ｓｉゲート電極を表している。
タＱＴに於ける多結晶Ｓｉゲート電極を表している。
図では、一点鎖線から下がカラム・デコーダの部分を表
し、また、簡明にする為、ビット線ＢＬベル供給線ＶＣ
Ｃ％接地側電源レベル供給線ＶｆｆＳ、アドレス信号線
Ａ０及びＡｏ乃至Ａｆｉ及びＡ、、などの配線パターン
は一部のみを表しである。
し、また、簡明にする為、ビット線ＢＬベル供給線ＶＣ
Ｃ％接地側電源レベル供給線ＶｆｆＳ、アドレス信号線
Ａ０及びＡｏ乃至Ａｆｉ及びＡ、、などの配線パターン
は一部のみを表しである。
図から判るように、例えばカラム・デコーダの部分では
、例えばＡＮなど金属からなるアドレス信号線Ａ０及び
Ａｏ、正側電源レベル供給線ＶＣＣ１接地側電源レベル
供給Ｈｖ ｓ−などが図の左右方向に於ける全面に亙り
形成されている。
、例えばＡＮなど金属からなるアドレス信号線Ａ０及び
Ａｏ、正側電源レベル供給線ＶＣＣ１接地側電源レベル
供給Ｈｖ ｓ−などが図の左右方向に於ける全面に亙り
形成されている。
ところで、近年、半導体記憶装置に於ける入出力バッフ
ァ回路ｌＮ１０ＵＴが多ビツト構成、例えば、１６にで
あると２に×８、或いは、４ＫＸ４等、複数の入出力端
子を有するものが多用されつつある。
ァ回路ｌＮ１０ＵＴが多ビツト構成、例えば、１６にで
あると２に×８、或いは、４ＫＸ４等、複数の入出力端
子を有するものが多用されつつある。
第７図は多ビツト構成の人出力バッファ回路を有するラ
ンダム・アクセス・メモリ （ｒ ａ ｎ ｄ 。
ンダム・アクセス・メモリ （ｒ ａ ｎ ｄ 。
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＡＭ）を説明
する為の要部ブロック図を表している。
する為の要部ブロック図を表している。
図に於いて、ＣＡＩ、ＣＡ２・・・・ＣＡ８はそれぞれ
が２にであるセル・アレイ、ＲＤはロウ・デコーダ、Ｃ
ＤＩ及びＣＤ２はカラム・デコーダ、１乃至８は入出力
バッファ回路（Ｉ １０）、ＤＢＩ乃至ＤＢ８はデータ
母線をそれぞれ表している。尚、データ母線ＤＢＩ・・
・・は、それぞれがデータ母線ＤＢ及びＤＢからなって
いるものとする。
が２にであるセル・アレイ、ＲＤはロウ・デコーダ、Ｃ
ＤＩ及びＣＤ２はカラム・デコーダ、１乃至８は入出力
バッファ回路（Ｉ １０）、ＤＢＩ乃至ＤＢ８はデータ
母線をそれぞれ表している。尚、データ母線ＤＢＩ・・
・・は、それぞれがデータ母線ＤＢ及びＤＢからなって
いるものとする。
このＲＡＭに於いては、図示されていないが、カラム・
デコーダＣＤＩ及びＣＤ２はセル・アレイＣＡ１．ＣＡ
２・・・・それぞれに対応するカラム・デコーダのブロ
ックからなっていて、それ等のカラム・デコーダ・ブロ
ックはセル・アレイＣＡＩ、ＣＡ２・・・・と同一幅で
且つ同一ピッチにレイアウトされ、それぞれ対応するセ
ル・アレイに接して配列されている。
デコーダＣＤＩ及びＣＤ２はセル・アレイＣＡ１．ＣＡ
２・・・・それぞれに対応するカラム・デコーダのブロ
ックからなっていて、それ等のカラム・デコーダ・ブロ
ックはセル・アレイＣＡＩ、ＣＡ２・・・・と同一幅で
且つ同一ピッチにレイアウトされ、それぞれ対応するセ
ル・アレイに接して配列されている。
前記したように、カラム・デコーダＣＤ ｌ及びＣＤ２
ではセル・アレイＣＡＬ、ＣＡ２・・・・にそれぞれ対
応するカラム・デコーダ・ブロックが密接して配置され
ていて、そこに余分な配線を通過させるだけの余裕は存
在しない。従って、各セル・アレイＣＡ１．ＣＡ２・・
・・とセンス増幅器や書込み増幅器などを含むｌ１０１
乃至８とを結ぶデータ母線ＤＢＩ、ＤＢ２・・・・は図
示の如くカラム・デコーダＣＤＩ及びＣＤ２をかなり迂
回させなければならず、その結果、チップ寸法が増大し
たり、或いは、配線容量が増加するなどして、スイッチ
ング・スピードの低下を招いている。
ではセル・アレイＣＡＬ、ＣＡ２・・・・にそれぞれ対
応するカラム・デコーダ・ブロックが密接して配置され
ていて、そこに余分な配線を通過させるだけの余裕は存
在しない。従って、各セル・アレイＣＡ１．ＣＡ２・・
・・とセンス増幅器や書込み増幅器などを含むｌ１０１
乃至８とを結ぶデータ母線ＤＢＩ、ＤＢ２・・・・は図
示の如くカラム・デコーダＣＤＩ及びＣＤ２をかなり迂
回させなければならず、その結果、チップ寸法が増大し
たり、或いは、配線容量が増加するなどして、スイッチ
ング・スピードの低下を招いている。
本発明は、ＲＡＭのパターンに極めて簡単な改変を加え
ることで、前記説明したようなデータ母線ＤＢＩ、ＤＢ
２・・・・などの不都合な迂回を解消し、より一層の高
速化を果たそうとするものである。
ることで、前記説明したようなデータ母線ＤＢＩ、ＤＢ
２・・・・などの不都合な迂回を解消し、より一層の高
速化を果たそうとするものである。
本発明一実施例を解説する為の図である第１図乃至第３
図を借りて説明する。
図を借りて説明する。
本発明の半導体記憶装置では、繰り返しパターンを有す
る複数のセル・アレイＣＡＩ、ＣＡ２・・・・と、該セ
ル・アレイＣＡＩ、ＣＡ２・・・・に対応して隣接し同
じく繰り返しパターンを有するカラム・デコーダＣＤＩ
Ｉ、ＣＤ１２・・・・と、該カラム・デコーダＣＤＩ
１．ＣＤＩ ２・・・・の一部（例えば小ブロックＹｏ
）を移設して得られた空所と、前記セル・アレイＣＡＩ
・・・・のうち対象となるセル・アレイ （例えばＣＡ
６及びＣＡ７）から前記空所を介し対応する人出カバッ
ファ回路（例えば６及び７）に至るデータ母線（例えば
ＤＢ６及びＤＢ７）と、前記移設されたカラム・デコー
ダの一部（例えば小ブロックｙ’ｏ）から前記空所を介
して対応するセル・アレイ （例えばＣＡ６及びＣＡ７
）に至る配線とを備える構成になっている。
る複数のセル・アレイＣＡＩ、ＣＡ２・・・・と、該セ
ル・アレイＣＡＩ、ＣＡ２・・・・に対応して隣接し同
じく繰り返しパターンを有するカラム・デコーダＣＤＩ
Ｉ、ＣＤ１２・・・・と、該カラム・デコーダＣＤＩ
１．ＣＤＩ ２・・・・の一部（例えば小ブロックＹｏ
）を移設して得られた空所と、前記セル・アレイＣＡＩ
・・・・のうち対象となるセル・アレイ （例えばＣＡ
６及びＣＡ７）から前記空所を介し対応する人出カバッ
ファ回路（例えば６及び７）に至るデータ母線（例えば
ＤＢ６及びＤＢ７）と、前記移設されたカラム・デコー
ダの一部（例えば小ブロックｙ’ｏ）から前記空所を介
して対応するセル・アレイ （例えばＣＡ６及びＣＡ７
）に至る配線とを備える構成になっている。
前記手段に依れば、データ母線はカラム・デコーダ内を
通過して人出カバソファ回路に到達することができるの
で、従来のように大きな迂回は不要となり、従って、チ
ップ寸法を小さくすることが可能となり、また、配線容
量も低減され、動作速度は向上する。
通過して人出カバソファ回路に到達することができるの
で、従来のように大きな迂回は不要となり、従って、チ
ップ寸法を小さくすることが可能となり、また、配線容
量も低減され、動作速度は向上する。
第１図は本発明一実施例の要部ブロック図を表し、第７
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に関して説明した部分と同部分は同記号で指示しであ
る。
本実施例が第７図に関して説明した従来例と相違する点
は、第７図に示されたカラム・デコーダＣＤＩ及びＣＤ
２がそれぞれ分割され、カラム・デコーダＣＤＩＩ及び
ＣＤ１２に、また、カラム・デコーダＣＤ２１及びＣＤ
２２になっていて、その分割されたカラム・デコーダの
間にデータ母線ＤＢ２及びＤＢ３、或イハ、テータ母、
％１ＤＢ６及びＤ Ｂ ７が通過してｌ１０２及び３、
或いは、ｌ１０６及び７に接続されていることである。
は、第７図に示されたカラム・デコーダＣＤＩ及びＣＤ
２がそれぞれ分割され、カラム・デコーダＣＤＩＩ及び
ＣＤ１２に、また、カラム・デコーダＣＤ２１及びＣＤ
２２になっていて、その分割されたカラム・デコーダの
間にデータ母線ＤＢ２及びＤＢ３、或イハ、テータ母、
％１ＤＢ６及びＤ Ｂ ７が通過してｌ１０２及び３、
或いは、ｌ１０６及び７に接続されていることである。
さて、第１図に見られるようなデータ母線ＤＢ２及びＤ
Ｂ３、或いは、データ母線ＤＢ６及びＤＢ７が通過し得
る間隙を形成するには次のようにする。
Ｂ３、或いは、データ母線ＤＢ６及びＤＢ７が通過し得
る間隙を形成するには次のようにする。
第２図は第１図で破線で囲んだ部分を拡大して表した要
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示しである。
部ブロック図であり、第１図に関して説明した部分と同
部分は同記号で指示しである。
図に於いて、ＣＤ２１Ｂはカラム・デコーダＣＤ２１内
のセル・アレイＣＡ６対応のブロック、ＣＤ２２Ａはカ
ラム・デコーダＣＤ２２内のセル・アレイＣＡ７対応の
ブロック、Ｙｏ乃至Ｙ７は一つのセル・アレイに対応す
るカラム・デコーダ・ブロックＣＤ２１Ｂ或いはＣＤ２
２Ａ内にあってθ番〜ｎ番のＹ方向アドレス信号を出力
する小ブロックを表している。
のセル・アレイＣＡ６対応のブロック、ＣＤ２２Ａはカ
ラム・デコーダＣＤ２２内のセル・アレイＣＡ７対応の
ブロック、Ｙｏ乃至Ｙ７は一つのセル・アレイに対応す
るカラム・デコーダ・ブロックＣＤ２１Ｂ或いはＣＤ２
２Ａ内にあってθ番〜ｎ番のＹ方向アドレス信号を出力
する小ブロックを表している。
図から明らかなように、本実施例ではカラム・デコーダ
・ブロックＣＤ２１Ｂ及びＣＤ２２Ａ内でアドレス信号
線Ａ０〜Ａ７に於ける信号が全て０であるようなときに
選択される小ブロックＹ０が正規の位置から離れた適所
に形成され、それに依って空所となった領域に所謂クロ
ス・アンプの配線、例えば拡散領域或いは多結晶Ｓｉに
依る配線からなるデータ母線ＤＢ６（及びＤＢ６）及び
ＤＢ？（及びＤＢ７）を通過させ、また、小ブロックＹ
０からセル・アレイＣＡ６及びＣＡ７に至る配線を通過
させるようにしである。この場合、カラム・デコーダ・
ブロックＣＤ２１Ｂに於ける小ブロックとカラム・デコ
ーダＣＤ２２Ａに於けるそれとは小ブロックＹ、どうし
が隣接するように配置すると小プロッタＹ０の２個分の
空所が得られる。尚、チップ内に於いて、前記のように
小ブロックＹ０を正規の位置から離れた適所に配設する
ことは極めて容易である。
・ブロックＣＤ２１Ｂ及びＣＤ２２Ａ内でアドレス信号
線Ａ０〜Ａ７に於ける信号が全て０であるようなときに
選択される小ブロックＹ０が正規の位置から離れた適所
に形成され、それに依って空所となった領域に所謂クロ
ス・アンプの配線、例えば拡散領域或いは多結晶Ｓｉに
依る配線からなるデータ母線ＤＢ６（及びＤＢ６）及び
ＤＢ？（及びＤＢ７）を通過させ、また、小ブロックＹ
０からセル・アレイＣＡ６及びＣＡ７に至る配線を通過
させるようにしである。この場合、カラム・デコーダ・
ブロックＣＤ２１Ｂに於ける小ブロックとカラム・デコ
ーダＣＤ２２Ａに於けるそれとは小ブロックＹ、どうし
が隣接するように配置すると小プロッタＹ０の２個分の
空所が得られる。尚、チップ内に於いて、前記のように
小ブロックＹ０を正規の位置から離れた適所に配設する
ことは極めて容易である。
第３図は本発明一実施例のパターン・レイアウトを表す
要部説明図であり、第１図及び第２図に関して説明した
部分と同部分は同記号で指示してあり、また、この図で
はデータ母線をＤＢとして代表させることなくＤＢ側も
表しである。
要部説明図であり、第１図及び第２図に関して説明した
部分と同部分は同記号で指示してあり、また、この図で
はデータ母線をＤＢとして代表させることなくＤＢ側も
表しである。
図に於いて、ＣＵＤは拡散領域に依るクロス・アンダ配
線、ＣＴＡはクロス・アンダ配線とデータ母線とのコン
タクト領域、ＣＴＢはクロス・アンダ配線と入出力バッ
ファ回路に向かう金属配線とのコンタクト領域、ＣＵＰ
は多結晶Ｓｉに依るクロス・アンダ配線をそれぞれ示し
ている。尚、クロス・アンダ配線ＣＵＤは拡散領域でな
く多結晶Ｓｉ配線にしても良く、また、図に繰り返しレ
イアウトと記載して矢印で表示しであるのは、第６図に
示したようなパターンが繰り返されることを意味してい
る。
線、ＣＴＡはクロス・アンダ配線とデータ母線とのコン
タクト領域、ＣＴＢはクロス・アンダ配線と入出力バッ
ファ回路に向かう金属配線とのコンタクト領域、ＣＵＰ
は多結晶Ｓｉに依るクロス・アンダ配線をそれぞれ示し
ている。尚、クロス・アンダ配線ＣＵＤは拡散領域でな
く多結晶Ｓｉ配線にしても良く、また、図に繰り返しレ
イアウトと記載して矢印で表示しであるのは、第６図に
示したようなパターンが繰り返されることを意味してい
る。
図から明らかなように、本実施例では、カラム・デコー
ダの小ブロックＹ０を適所に移設して得られた空所にク
ロス・アンダ配線ＣＵ Ｄを４本とクロス・アンダ配線
ＣＵＰを１本の計５本の配線を通過させである。
ダの小ブロックＹ０を適所に移設して得られた空所にク
ロス・アンダ配線ＣＵ Ｄを４本とクロス・アンダ配線
ＣＵＰを１本の計５本の配線を通過させである。
前記実施例では、入出力端子が複数になっている、所謂
、多ビツト構成の半導体記憶装置について説明したが、
入出力端子が一つ、即ち、単ビット構成の半導体記憶装
置に於いても、高速化の為に、チップ内部でセル・アレ
イを複数のブロックに分割し、その各々に対応させて複
数のデータ母線及びＩ１０バッファを設けることがあり
、そのような場合には本発明を適用することができる。
、多ビツト構成の半導体記憶装置について説明したが、
入出力端子が一つ、即ち、単ビット構成の半導体記憶装
置に於いても、高速化の為に、チップ内部でセル・アレ
イを複数のブロックに分割し、その各々に対応させて複
数のデータ母線及びＩ１０バッファを設けることがあり
、そのような場合には本発明を適用することができる。
また、前記実施例では、データ母線がＤＢ及びＤＢのペ
アからなるスタティックＲＡＭについて説明したが、デ
ータ母線が一本からなる半導体記憶装置或いはダイナミ
ックＲＡＭなどについても本発明を適用できることは云
うまでもない。
アからなるスタティックＲＡＭについて説明したが、デ
ータ母線が一本からなる半導体記憶装置或いはダイナミ
ックＲＡＭなどについても本発明を適用できることは云
うまでもない。
本発明に依る半導体記憶装置では、繰り返しパターンか
らなる複数のセル・アレイと、該セル・アレイに対応し
て隣接し同じく繰り返しパターンを有するカラム・デコ
ーダと、該カラム・デコーダの一部を移設して得られた
空所と、前記セル・アレイから前記空所を介し対応する
人出カバッファ回路に至るデータ母線と、前記移設され
たカラム・デコーダの一部から前記空所を介して対応す
るセル・アレイに至る配線とを備えた構成を採っている
。
らなる複数のセル・アレイと、該セル・アレイに対応し
て隣接し同じく繰り返しパターンを有するカラム・デコ
ーダと、該カラム・デコーダの一部を移設して得られた
空所と、前記セル・アレイから前記空所を介し対応する
人出カバッファ回路に至るデータ母線と、前記移設され
たカラム・デコーダの一部から前記空所を介して対応す
るセル・アレイに至る配線とを備えた構成を採っている
。
このような構成を採ることに依り、セル・アレイと入出
力バッファ回路を結ぶデータ母線は、カラム・デコーダ
の一部を移設して形成された空所を通過することができ
るので、従来のような大きな迂回を強いられることはな
く、従って、チップ寸法を小さくすることができ、且つ
、配線容量も低減されるので動作速度は向上する。
力バッファ回路を結ぶデータ母線は、カラム・デコーダ
の一部を移設して形成された空所を通過することができ
るので、従来のような大きな迂回を強いられることはな
く、従って、チップ寸法を小さくすることができ、且つ
、配線容量も低減されるので動作速度は向上する。
第１図は本発明一実施例の要部ブロック図、第２図は第
１図の要部拡大ブロック図、第３図は本発明一実施例の
パターン・レイアウトを示す要部説明図、第４図は通常
の半導体記憶装置に於ける主要部を示す要部回路説明図
、第５図はカラム・デコーダ近傍の要部回路図、第６図
はカラム・デコーダ近傍のパターン・レイアウトを示す
要部説明図、第７図は多ビツト構成の入出力バッファ回
路を有するＲＡＭの要部ブロック図をそれぞれ表してい
る。 図に於いて、ＣＡＬ乃至ＣＡ８はセル・アレイ、ＲＤは
ロウ・デコーダ、ＣＤＩＩ、ＣＤ１２．ＣＤ２１．ＣＤ
２２はカラム・デコーダ、ｌ乃至８はＩｌｏ、ＤＢＩ乃
至ＤＢ８はデータ母線、Ｙ（１〜Ｙ、１はカラム・デコ
ーダの小ブロックをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本完明−実２ａ例の要部ブロック図 第１図 本児明−実施例の要部拡大ブロック図 カラム、デコーダ近傍の要部回路図 第５図 カラム・デコーダ近傍のパターンを表わす要部説明図第
６図 ＲＡＭの要部ブ゛ロック図 第７図
１図の要部拡大ブロック図、第３図は本発明一実施例の
パターン・レイアウトを示す要部説明図、第４図は通常
の半導体記憶装置に於ける主要部を示す要部回路説明図
、第５図はカラム・デコーダ近傍の要部回路図、第６図
はカラム・デコーダ近傍のパターン・レイアウトを示す
要部説明図、第７図は多ビツト構成の入出力バッファ回
路を有するＲＡＭの要部ブロック図をそれぞれ表してい
る。 図に於いて、ＣＡＬ乃至ＣＡ８はセル・アレイ、ＲＤは
ロウ・デコーダ、ＣＤＩＩ、ＣＤ１２．ＣＤ２１．ＣＤ
２２はカラム・デコーダ、ｌ乃至８はＩｌｏ、ＤＢＩ乃
至ＤＢ８はデータ母線、Ｙ（１〜Ｙ、１はカラム・デコ
ーダの小ブロックをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本完明−実２ａ例の要部ブロック図 第１図 本児明−実施例の要部拡大ブロック図 カラム、デコーダ近傍の要部回路図 第５図 カラム・デコーダ近傍のパターンを表わす要部説明図第
６図 ＲＡＭの要部ブ゛ロック図 第７図
Claims (1)
- 【特許請求の範囲】 繰り返しパターンからなる複数のセル・アレイと、 該セル・アレイに対応して隣接し同じく繰り返しパター
ンを有するカラム・デコーダと、 該カラム・デコーダの一部を移設して得られた空所と、 前記セル・アレイから前記空所を介し対応する入出力バ
ッファ回路に至るデータ母線と、 前記移設されたカラム・デコーダの一部から前記空所を
介して対応するセル・アレイに至る配線と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179443A JPH0642536B2 (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
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