KR0172383B1

KR0172383B1 - 반도체 메모리장치의 데이터라인의 구조 및 그 배치방법

Info

Publication number: KR0172383B1
Application number: KR1019950033823A
Authority: KR
Inventors: 이상길
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-10-04
Filing date: 1995-10-04
Publication date: 1999-03-30
Also published as: KR970023398A

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;

본 발명은 메모리셀 어레이가 둘이상의 메모리뱅크로 분할되고 상기 메모리뱅크가 다수의 메모리블럭으로 나뉘어진 반도체 메모리장치의 데이터 라인구조 및 그 배치방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

종래의 경우 한번의 사이클동안 입출력되는 데이터비트수만큼의 데이터라인쌍이 필요하고, 이러한 데이터라인쌍은 칩면적에 상당한 면적을 차지하게 되므로 반도체 메모리장치의 고집적화가 불리해지는 문제점이 있다.

3. 발명의 해결방법의 요지;

본 발명에서는 인접하는 두 개의 메모리뱅크들이 동일한 데이터라인쌍을 공유하도록하여 데이터라인쌍의수를 반으로 줄일 수 있게 되었다.

4. 발명의 중요한 용도;

고집적 반도체 메모리장치.

Description

반도체 메모리장치의 데이터라인의 구조 및 그 배치방법

제1도는 종래기술에 따른 데이터라인의 구성방법을 보여주는 도면.

제2도는 본 발명의 실시예에 따른 데이터라인의 구성방법을 보여주는 도면.

제3도는 제1도의 입출력라인과 데이터라인의 접속관계를 보여주는 도면.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 고집적을 위하여 인접하는 메모리뱅크들이 공유하도록 설계된 데이터라인의 구조 및 그 배치방법에 관한 것이다.

반도체 메모리장치에 있어서, 집적화의 중요성은 날로 증폭되고 있다. 반도체 메모리장치가 점점 더 고집적화됨에 따라 개별소자들 및 회로들의 크기는 급격하게 줄어들고 있고, 이에 따라 비트라인과 입출력라인 및 데이터라인등과 같은 전송라인들이 차지하는 면적은 상기 개별소자들 및 회로들에 비해 상대적으로 커지게 된다. 따라서 상기 전송라인들의 개수를 줄이거나 전송라인들의 길이를 가능한한 짧게 구성하는 것은 상술한 것과 같은 반도체 메모리장치의 집적화를 위해 합리적인 방안이 될 수 있다.

제1도는 종래기술에 따른 데이터라인쌍의 형성방법을 보여주는 도면이다.

제1도를 참조하면, 메모리셀 어레이는 4개의 메모리뱅크(100-400)로 분할된다. 또, 상기 메모리뱅크들(100-400)은 각각 16개의 메모리블럭(BLK0-BLK15)으로 나뉘어진다. 제1도에 도시된 메모리장치에서 16메가디램을 설명하였으나 그 이상의 집적도를 갖는 메모리장치에도 적용할 수 있음은 당분야에 통상의 지식을 지닌 사람이 쉽게 인지할 수 있는 사항이다. 16메가디램의 경우 상기 메모리뱅크들은 각각 4메가비트의 용량을 지니고 개별 메모리블럭들은 256킬로비트용량을 지니게 된다. 각 메모리뱅크의 주변에는 데이터라인쌍들(101-401)이 배치되는 데 한싸이클의 엑세스동작마다 16비트의 데이터를 입출력하기 위하여 16라인쌍들이 구성된다. 상기 데이터라인쌍들(101-401)은 공통데이터라인쌍(50)과 접속되고 상기 공통데이터라인쌍(500)은 데이터 입출력패드들(600)과 접속된다. 제1도에서 도면상 상단의 데이터라인들(100, 300)과 하단의 메모리뱅크들(200, 400)사이에는 다수의 패드들(700, 800)이 배치되는데 이러한 구조의 패드구조를 센터패드형(center PAD type)이라고 하며 반도체 메모리장치의 집적화를 위하여 유용하게 사용되는 패드구조이다.

제3도는 상기 제1도의 입출력라인과 데이터라인의 접속을 보여주는 도면이다.

제3도를 참조하면, 16개의 메모리블럭들(BLK0-BLK15)은 상기 제1도를 구성하는 각 메모리뱅크중 어느 것이라도 무방하나 설명의 편의상 상기 제1도에 있는 제1메모리뱅크(100)라고 가정한다. 각 메모리블럭들(BLK0-BLK15)은 좌/우측으로 4개씩의 입출력라인쌍들이 상기 메모리블럭내부의 비트라인쌍들과 접속된다. 또, 상기 입출력라인쌍들은 데이터라인쌍들과도 공통으로 접속된다. 좌측 첫 번째에서 좌측 8번째 메모리블럭(BLK0-BLK7)은 도면상 위에서 첫 번째부터 위에서 8번째의 데이터라인쌍과 접속되고, 좌측 9번째에서 좌측 16번째 메모리블럭(BLK8-BLK15)은 위에서 9번째부터 위에서 16번째 데이터라인쌍과 접속된다. 도면에 표시된 바와 같이 인접하는 메모리블럭들은 입출력라인들은 공유하게 되고, 비트라인은 인터리브드(interleaved)방식으로 배열된 구조를 갖게 된다.

상기 제1도 및 제3도를 참조하여 종래기술에 따른 반도체 메모리장치의 개략적인 동작이 설명된다.

제3도에 나타나 있듯이 메모리뱅크의 선택은 칼럼 어드레스 중, 일부비트에 의하여 이루어진다. 즉, 제3도에서 칼럼 어드레스 CA1과 CA2의 조합인 칼럼 어드레스 CA12에 의해메모리뱅크가 선택된다. 예를 들어 칼럼 어드레스 CA1 및 CA2가 (0, 0), (0, 1), (1, 0), (1, 1)일 경우에 제1, 제2, 제3 및 제4메모리뱅크(100-400)가 각각 선택된다. 설명의 편의상 제1메모리뱅크(100)가 선택된다고 가정한다. 칼럼 어드레스 CA12은 상기 선택된 메모리뱅크(100)중 도면상의 우측 8개 메모리블럭(BLK8-BLK15)을 담당하게 되고 칼럼 어드레스 CA12B는 상기 선택된 메모리뱅크(100)중 도면상의 좌측 8개 메모리블럭(BLK0-BLK7)을 담당하게 된다. 여기서 각 메모리블럭의 선택은 로우 어드레스중 일부비트를 조합에 의하여 이루어진다. 즉, 로우 어드레스 RA9, RA10, RA11에 의하여 8개중 하나의 메모리블럭이 지정된다. 본 실시예는 상술한 바와 같이, 칼럼 어드레스 CA12와 CA12B에 의해 제1메모리뱅크(100)가 선택되고, 로우 어드레스 RA11B, RA10B 및 RA9B에 의해 도면상 좌측 첫 번째 메모리블럭(BLK0)과 좌측에서 9번째 메모리블럭(BLK8)이 활성화되는 경우이다. 상기 활성화되는 메모리블럭(BLK0, BLK8)은 좌우측으로 형성된 4쌍씩의 입출력라인쌍을 통하여 4개씩의 데이터들이 입출력되므로 1개의 메모리블럭에서 8개의 데이터가 입출력된다. 이렇게 되면 선택된 메모리뱅크에서 2개의 메모리블럭이 활성화되므로 총 16비트의 데이터가 입출력된다. 결론적으로 입력 어드레스에 의해 4개의 메모리뱅크중 하나의 메모리뱅크가 배타적으로 선택되고 상기 선택된 메모리뱅크중 2개의 메모리블럭이 활성화되며 상기 활성화된 개별 메모리블럭에서 8비트의 데이터가 엑세스되므로 한번의 엑세스 동작시 16비트의 데이터가 입출력된다.

나머지 메모리뱅크와 데이터라인과의 접속도 상기 제1메모리뱅크(100)와 제1데이터라인(101)의 접속방식과 동일하다. 이렇게 하여 데이터충돌없이 한 번의 엑세스사이클동안 16비트데이터의 입출력이 이루어진다.

그런데 상기 제1도에서와 같은 회로도에서, 16비트의 데이터를 한번의 엑세스사이클동안 입출력하고 각 메모리블럭에서 8개의 데이터를 한번의 엑세스사이클동안 입출력하기 위하여 제1도 및 제3도에서와 같이 각 메모리뱅크당 16쌍의 데이터라인쌍들이 필요하게 된다. 이것은 데이터충돌을 피하기 위해서 불가결한 사항이다. 이렇나 데이터라인쌍의 배치로 인하여 칩면적을 집적화하기 어렵게 된다.

따라서 본 발명의 목적은 고집적 반도체 메모리장치를 제공하는데 있다.

본 발명의 다른 목적은 칩의 고집적을 달성하기 위한 데이터라인의 구조를 제공하는 데 있다.

본 발명의 또 다른 목적은 칩의 고집적을 달성하기 위한 데이터라인의 배치방법을 제공하는 데 있다.

상기한 목적들을 달성하기 위해서 본 발명에는 메모리블럭단위로 나뉘어진 메모리뱅크와 적어도 둘이상의 메모리뱅크로 분할된 메모리셀 어레이를 구비하는 반도체 메모리장치에 있어서: 제1메모리뱅크에 있는 소정부분의 메모리블럭과 상기 제1메모리뱅크와 인접한 제2메모리뱅크에 있는 소정부분의 메모리블럭이 공통으로 접속된 제1데이터라인쌍과; 상기 제1메모리뱅크에 있는 나머지부분의 메모리블럭과 상기 제2메모리뱅크에 있는 나머지부분의 메모리블럭이 공통으로 접속된 제2데이터라인쌍을 구비함을 특징으로 하는 반도체 메모리장치를 제공한다.

이하, 첨부된 제2도를 참조하여 본 발명의 실시예에 따른 반도체 메모리장치를 설명하고자 한다. 도면들 중 동일목적 및 동일구성을 지닌 회로들 및 소자들에 대해서는 가능한한 어디서나 동일 참조번호 및 동일참조부호를 사용하겠다.

제2도는 본 발명의 실시예에 따른 데이터라인쌍의 형성방법을 보여주는 도면이다.

제2도에서 메모리뱅크 및 메모리블럭의 구성은 상기 제1도와 동일하다. 패드들(600-800) 및 공통데이터라인쌍(500)의 구성 또한 상기 제1도와 동일하다. 제1메모리뱅크(100)를 구성하는 소정부분의 메모리블럭 즉, 메모리블럭들(BLK0-BLK7)과 제2메모리뱅크(200)을 구성하는 소정부분의 메모리블럭 즉, 메모리블럭들(BLK8-BLK15)은 제1데이터라인쌍(102)에 공통으로 접속된다. 제1메모리뱅크(100)를 구성하는 나머지 부분의 메모리블럭 즉, 메모리블럭들(BLK8-BLK15)과 제2메모리뱅크(200)의 나머지 부분의 메모리블럭 즉, 메모리블럭들(BLK0-BLK7)은 제2데이터라인쌍(202)에 공통으로 접속된다. 결론적으로 제1메모리뱅크(100)의 소정 메모리블럭들과 제2메모리뱅크(200)의 소정 메모리블럭들이 동일한 데이터라인쌍을 공유하게 된다. 제3 및 제4메모리뱅크(300, 400)와 제3 및 제4데이터라인쌍(302, 402)의 접속도 상술한 것과 같은 제1 및 제2메모리뱅크(100, 200)와 제1 및 제2데이터라인쌍(102, 202)의 접속방식과 동일하다.

메모리뱅크에서 각각의 메모리블럭들(BLK0-BLK15)은 좌우측으로 4개씩의 입출력라인쌍들이 상기 메모리블럭내부의 비트라인쌍들과 접속된다. 또, 상기 입출력라인쌍들은 데이터라인쌍들과도 공통으로 접속된다. 제1메모리뱅크(100)의 좌측 첫 번째에서 좌측 8번째 메모리블럭(BLK0-BLK7)은 제1데이터라인쌍(102)과 접속되고, 좌측 9번째에서 좌측 16번째 메모리블럭(BLK8-BLK15)은 제2데이터라인쌍(202)과 접속된다. 제2메모리뱅크(200)에서 좌측 첫 번째에서 좌측 8번째 메모리블럭(BLK0-BLK7)은 제2데이터라인쌍(202)과 접속되고 좌측 9번째에서 좌측 16번째 메모리블럭(BLK8-BLK15)은 제1데이터라인쌍(102)과 접속된다. 종래의 경우와 마찬가지로 인접하는 메모리블럭들은 입출력라인들은 공유하게 되고, 비트라인은 인터리브드(interleaved)방식으로 배열되어 있다.

이어서, 본 발명의 실시예에 따른 반도체 메모리장치의 동작을 제2도를 참조하여 설명한다.

메모리뱅크 및 메모리블럭의 선택과정은 상기 제1도의 과정과 동일하다. 즉, 칼럼 어드레스 CA1과 CA2의 조합인 칼럼 어드레스 CA12에 의해 메모리뱅크가 선택된다. 종래와 마찬가지로 설명의 편의상 제1메모리뱅크(100)가 선택된다고 가정한다. 칼럼 어드레스 CA12은 상기 메모리뱅크(100)중 도면상의 우측 8개 메모리블럭(BLK8-BLK15)을 선택하게 되고 칼럼 어드레스 CA12B는 상기 메모리뱅크(100)중 도면상의 좌측 8개 메모리블럭(BLK0-BLK7)을 선택하게 된다. 여기서 각 메모리블럭의 선택은 로우 어드레스중 일부비트의 조합에 의하여 이루어진다. 즉, 로우 어드레스 RA9, RA10, RA11에 의하여 8개중 하나의 메모리블럭이 지정된다. 본 실시예는 상술한 것과 같이 칼럼 어드레스 CA12와 CA12B에 의해 제1메모리뱅크(100)가 선택되고, 로우 어드레스 RA11B와 RA10B와 RA9B에 의해 도면상 좌측 첫 번째 메모리블럭(BLK0)과 좌측에서 9번째 메모리블럭(BLK8)이 활성화되는 경우이다. 상기 좌측 첫 번째 메모리블럭(BLK0)에서 8개의 데이터비트와 상기 좌측에서 9번째의 메모리블럭(BLK8)에서 8개의 데이터비트가 지정되어 한번의 엑세스사이클동안 총 16개의 데이터비트가 입출력된다. 결론적으로 입력어드레스에 의해 4개의 메모리뱅크중 하나의 메모리뱅크(본 실시예에서는 제1메모리블럭(100))가 배타적으로 선택되고 상기 선택된 메모리뱅크중 2개의 메모리블럭이 활성화되며 상기 활성화된 개별 메모리블럭에서 8비트의 데이터가 엑세스되므로 한번의 엑세스동작시 16비트의 데이터가 입출력된다. 이때, 상기 선택된 메모리뱅크의 메모리블럭으로부터 데이터가 전달되도록 하는 스위칭 수단으로서는 예컨대, 씨모오스 인버터등이 이용될 수 있다.

결국, 메모리뱅크에서 활성화되는 2개의 메모리블럭은 엑세스동작시 각기 다른 데이터라인쌍을 통해 데이터의 입출력동작이 이루어진다. 즉, 상기 메모리뱅크들이 배타적으로 선택되는 점과 선택된 메모리뱅크에서 2개의 메모리블럭들이 활성화되는 점을 이용하여 인접하는 메모리뱅크들이 동일 데이터라인들을 공유하도록 설계하였다. 이렇게 되면 종래보다 훨씬 줄어든 데이터라인을 구비하고서도 데이터충돌없이 한 번의 엑세스사이클동안 종래와 동일하게 16비트데이터의 입출력이 이루어진다.

상기 본 발명의 실시예에서와 같이 데이터라인들이 메모리뱅크와 접속된 반도체 메모리장치에서는 종래와 동일한 기능을 수행하면서 데이터라인쌍의 갯수가 반으로 줄어들어 반도체 메모리장치의 집적화를 효율적으로 달성하게 된다. 더욱이 제2도에서 나타나있듯 상단의 메모리뱅크들(200, 300)과 하단의 메모리뱅크들(200, 400)사이의 데이터라인쌍 갯수가 줄어들게 되는 효과이상으로 제2도의 도면상 좌측의 메모리뱅크들(100, 200)과 우측의 메모리뱅크(200, 400)사이의 데이터라인쌍의 갯수가 현저하게 줄어들어 집적화에 탁월한 효능을 발휘하게 된다. 본 발명의 실시예에서는 선택된 메모리뱅크중 2개의 메모리블럭이 활성화되는 구조이나, 필요에 따라 4개 혹은 8개의 메모리블럭들이 활성화되는 반도체 메모리장치에서도 용이하게 적용될 수 있음은 당분야에 통상의 지식을 가진 이에게는 자명하다 할 것이다.

Claims

메모리블럭단위로 나뉘어진 메모리뱅크와 적어도 둘이상의 메모리뱅크로 분할된 메모리셀 어레이를 구비하는 반도체 메모리장치에 있어서: 제1메모리뱅크에 있는 소정부분의 메모리블럭과 상기 제1메모리뱅크와 인접한 제2메모리뱅크에 있는 소정부분의 메모리블럭이 공통으로 접속된 제1데이터라인쌍과; 상기 제1메모리뱅크에 있는 나머지부분의 메모리블럭과 상기 제2메모리뱅크에 있는 나머지부분의 메모리블럭이 공통으로 접속된 제2데이터라인쌍을 구비함을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 제1 및 제2메모리뱅크와 제1 및 제2데이터라인쌍은 연속적으로 형성됨을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 소정부분이 상기 메모리뱅크의 반에 해당됨을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 둘 이상의 메모리뱅크는 칼럼 어드레스에 의해 하나의 메모리뱅크만이 배타적으로 활성화됨을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 메모리블럭은 두 개의 칼럼 어드레스에 의해 짝수단위로 활성화됨을 특징으로 하는 반도체 메모리장치.
다수의 메모리셀들로 구성된 메모리블럭들이 다수개 형성되어 이루어지는 메모리뱅크와 상기 메모리뱅크가 소정갯수 모여 이루어지는 메모리셀 어레이를 구비하고 상기 메모리뱅크들은 칼럼 어드레스에의해 배타적으로 활성화되고, 두 개의 칼럼 어드레스에 의해 한번의 사이클동안 적어도 둘이상의 메모리블럭들이 활성화되는 반도체 메모리장치의 데이터라인 배치방법에 있어서; 제1메모리뱅크에 있는 소정부분의 메모리블럭과 상기 제1메모리뱅크와 인접한 제2메모리뱅크에 있는 소정부분의 메모리블럭을 제1데이터라인쌍에 공통으로 접속하는 제1단계와; 상기 제1메모리뱅크에 있는 나머지부분의 메모리뱅크과 상기 제2메모리뱅크에 있는 나머지부분의 메모리블럭을 제2데이터라인쌍에 공통으로 접속하는 제2단계로 이루어짐을 특징으로 하는 반도체 메모리장치의 데이터라인 배치방법.