KR100533377B1 - 메모리장치의 블록 어드레스 재배치회로 - Google Patents
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Abstract
본 발명은 메모리장치의 블록 어드레스 재배치회로에 관한 것으로, 특히 이 회로는 뱅크단위로 메모리 셀 어레이가 배치되며 각 뱅크마다 공급되는 글로발 행어드레스 신호에 응답하여 뱅크단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스를 출력하는 블록 선택 어드레스신호 발생부와, 블록 선택 어드레스신호 발생부를 통해서 출력된 신호에 응답하여 해당 메모리 블록이 선택되는 블록 선택부를 갖는 메모리 장치에 있어서, 상위 내지 하위 메모리 블록의 불량 유무를 프로그램하는 제 1프로그래밍부와, 상기 프로그래밍부의 출력에 응답하여 최상위 글로발 행어드레스 신호를 반전하여 상기 블록 선택 어드레스신호 발생부에 입력하는 제 1행어드레스 변경부와, 상기 상위 및 하위 메모리 블록의 경계 부분에 불량 비트의 발생 유무를 프로그래밍하는 제 2프로그래밍부와, 제 2프로그래밍부의 출력에 응답하여 제 1행어드레스 변경부의 최상위 블록 행어드레스 라인으로부터 인가된 신호를 변경해서 블록 선택부의 상위 및 하위 메모리 블록의 외곽 내지 중간 부분에 해당하는 블록이 선택되도록 하는 제 2행어드레스 변경부를 구비한다. 따라서, 본 발명은 리페어 용량을 초과한 불량 메모리칩의 경우 메모리 블럭을 선택하기 위한 어드레스를 변경함으로써 안정된 메모리 블록만을 사용하여 제품의 수율을 높인다.
Description
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 리페어 용량을 초과한 불량 메모리칩의 경우 고정된 블록 어드레스를 변경하여서 불량이 발생된 메모리 블록을 제외한 나머지 메모리 블록을 선택적으로 사용할 수 있도록 하는 메모리장치의 블록 어드레스 재배치회로에 관한 것이다.
일반적으로 메모리장치는 수많은 미세셀중 한 개라도 결함이 있으면 그 역할을 하지 못하게 된다. 이에 메모리장치는 리던던시 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 방식을 채용하고 있다.
도 1a 내지 도 1b는 메모리장치의 16M 하프 뱅크의 구조도 및 1M 블록의 리페어 워드라인 구성도로서, 메모리 구조가 4뱅크 128M의 경우에 128M는 32M/뱅크×4뱅크로 이루어지며, 이때 32M(1뱅크)는 8M/쿼터×4 쿼터, 8M(1쿼터 뱅크)는 1M/블록×8블럭, 및 1M는 512행×2K 칼럼으로 구성되어 있다.
위와 같이 행 어드레스 0∼8은 512 행 디코딩에 사용되며 도 1a에 도시된 9, A, B는 8개의 블록중 1블럭을 선택하는데 사용된다. 또한, 1M 블록내에서 리던던시를 위하여 4개정도의 리페어 워드 라인과 셀등을 여분으로 넣어두지만, 이러한 리던던시 구조는 일부의 셀 불량 칩(1M 블록당 4개 이하의 워드라인 불량)을 리페어할 수 있으나, 이를 초과하는 1비트만의 불량에 대해서도 상품으로써의 가치를 상실하게 된다.
도 2는 통상적인 128M 메모리장치의 블록을 선택하는 블록 행어드레스 발생회로의 도면으로서, 이 메모리 블록은 뱅크단위(10)로 메모리 셀 어레이(도시되지 않음)가 배치되며 각 뱅크(10)마다 글로발 행어드레스 신호(GaxB, GaxA, Gax9)에 응답하여 뱅크(10)단위의 메모리 셀 어레이를 구성하는 블록(block)단위의 메모리셀을 선택하기 위한 블록 선택 어드레스(baxB, baxBz, baxA, baxAz, bax9, bax9z)를 출력하는 블록 선택 어드레스신호 발생부(12)와, 블록 선택 어드레스신호 발생부(12)를 통해서 출력된 신호에 응답하여 해당 메모리 블록(block0, block1, block2, …, block7) 이 선택되는 블록 선택부(14)로 구성된다.
여기서, 블록 선택 어드레스신호 발생부(12)는 글로발 행어드레스 신호(GaxB, GaxA, Gax9)를 그냥 전송해서 블록(block)단위의 메모리셀을 선택하는 블록 선택 어드레스(baxB, baxA, bax9) 신호로 사용하며 이를 반전한 블록 선택 어드레스신호(baxBz, baxAz, bax9z)로 출력하는 다수개의 인버터들(I0∼I2)로 이루어진다.
또한, 블록 선택부(14)는 상기 블록행 어드레스신호 발생부(12)로부터 전송된 신호를 논리조합하는 다수개의 낸드게이트(NAND0∼NAND7)로 이루어진다.
상기와 같이 구성된 128M 메모리의 블록 행어드레스 발생회로는 글로발 행어드레스 신호(GaxB, GaxA, Gax9)를 입력받아서 이 어드레스신호에 해당하는 메모리 블록(block0,block1, block2, …, block7)를 선택하여 동작하도록 한다.
도 3a 내지 도 3b는 하프 뱅크에서 상위 4블록의 2개의 불량 워드라인이 있는 경우와 불량 워드 라인이 상위 및 하위 4블록상에 모두 존재하고 있을 경우를 나타낸 도면이다.
이를 참조하면, 128M 메모리는 도 3a에 나타난 바와 같이 하프 뱅크에서 상위 4개의 블록중 2개의 블록에 불량 비트(F)가 발생하거나 도 3b에 나타난 바와 같이 상위 4개 블록(U)과 하위 4개 블록(L) 모두에 불량 비트가 위치할 경우 상기에서 언급한 바와 같이 마찬가지로 불량 비트가 발생된 블록을 블록당 구비된 리던던시 회로로 대체하더라도 고집적화에 의해 이 리던던시 셀이 충분하지 않을 경우 이 메모리장치는 불량으로 간주하여 상품으로 사용할 수 없게 된다.
한편, 메모리 용량증가 경향은 어드레스 핀의 추가에 따라 4배(2×2)로 증가하나, 128M 메모리의 경우 기형적으로 64M의 2배로 증가하게 된다. 이에 따라 어드레스 핀이 추가되었으나 행 어드레스만 사용하며 패키지나 핀의 배치는 128M 및 64M가 다 동일하기 때문에 이 특성을 이용하여서 128M 메모리의 제품의 경우 메모리 블록의 불량 비트가 발생하더라도 불량이 발생하지 않는 64M만이라도 사용이 가능하게 하여 제품의 수율을 높일 수 있는 방안이 필요하게 되었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 128M 제품에서 모든 리페어를 다 사용하고도 불량한 셀이 존재할 경우 128M를 64M+64M로 나누며 글로발 행 어드레스의 최상위 신호 레벨을 조정하여 블록의 불량 셀의 발생지역이 아닌 64M만을 사용하도록 함으로써 128M에 불량이 발생하더라도 64M 제품으로 상품화할 수 있어 제품의 수율을 높이는 메모리장치의 블록 어드레스 재배치회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 뱅크단위로 메모리 셀 어레이가 배치되며 각 뱅크마다 공급되는 글로발 행어드레스 신호에 응답하여 뱅크단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스를 출력하는 블록 선택 어드레스신호 발생부와, 블록 선택 어드레스신호 발생부를 통해서 출력된 신호에 응답하여 해당 메모리 블록이 선택되는 블록 선택부를 갖는 메모리 장치에 있어서, 상위 내지 하위 메모리 블록의 불량 유무를 프로그램하는 프로그래밍부와, 프로그래밍부의 출력에 응답하여 최상위 글로발 행어드레스 신호를 반전하여 상기 블록 선택 어드레스신호 발생부에 입력하는 행어드레스 변경부를 구비하며, 메모리 블럭내에 불량이 발생할 경우 안정된 메모리 블럭을 선택하기 위한 어드레스 신호레벨을 변경함으로써 안정된 상위 또는 하위 메모리 블록만을 선택적으로 사용하는 것을 요지로 한다.
상기 목적을 달성하기 위하여 본 발명의 다른 장치는 뱅크단위로 메모리 셀 어레이가 배치되며 각 뱅크마다 공급되는 글로발 행어드레스 신호에 응답하여 뱅크단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스를 출력하는 블록 선택 어드레스신호 발생부와, 블록 선택 어드레스신호 발생부를 통해서 출력된 신호에 응답하여 해당 메모리 블록이 선택되는 블록 선택부를 갖는 메모리 장치에 있어서, 상위 내지 하위 메모리 블록의 불량 유무를 프로그램하는 제 1프로그래밍부와, 상기 프로그래밍부의 출력에 응답하여 최상위 글로발 행어드레스 신호를 반전하여 상기 블록 선택 어드레스신호 발생부에 입력하는 제 1행어드레스 변경부와, 상기 상위 및 하위 메모리 블록의 경계 부분에 불량 비트의 발생 유무를 프로그래밍하는 제 2프로그래밍부와, 제 2프로그래밍부의 출력에 응답하여 제 1행어드레스 변경부의 최상위 블록 행어드레스 라인으로부터 인가된 신호를 변경해서 블록 선택부의 상위 및 하위 메모리 블록의 외곽 내지 중간 부분에 해당하는 블록이 선택되도록 하는 제 2행어드레스 변경부를 구비한다.
본 발명에 따르면, 글로발 행어드레스의 최상위 신호를 로우레벨로 고정시키면 8개의 블록들중에서 상위 4개의 블록를 선택해서 동작할 수 있으며, 이와 반대로 글로발 행어드레스 최상위 신호를 하이레벨로 고정시킬 경우 8개의 블록중 하위 4개의 블록만을 동작시킬 수 있다. 또한, 본 발명은 8개 블록들중에서 중간 부분과 외곽 부위에 불량 비트가 발생할 경우 이를 제외한 4개 블록을 선택적으로 동작할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따라 뱅크내에 불량 셀이 있을 경우 상위 내지 하위 메모리 블록만을 선택적으로 사용하도록 블록 행어드레스를 재조정하는 메모리장치의 블록 어드레스 재배치회로를 나타낸 도면이다.
이를 참조하면, 본 발명의 블록 어드레스 재배치회로는 상위 내지 하위 메모리 블록의 불량 유무를 프로그램하는 프로그래밍부(104)와, 상기 프로그래밍부(104)의 출력에 따라 최상위 글로발 행어드레스 신호(GaxB)를 반전/비반전하는 행어드레스 변경부(102)와, 상기 행어드레스 변경부(102)를 통해서 전송된 최상위 글로발 행어드레스 신호(GaxB)와 나머지 글로발 행어드레스 신호(GaxA, Gax9)를 입력받아서 뱅크(100)단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스(baxB, baxBz, baxA, baxAz, bax9, bax9z)를 출력하는 블록 선택 어드레스신호 발생부(106)와, 블록 선택 어드레스신호 발생부(106)를 통해서 출력된 신호를 논리조합하여 해당 메모리 블록(block0, block1, block2, …, block7)을 선택하는 블록 선택부(108)로 구성된다.
역시, 블록 선택 어드레스신호 발생부(106)과 블록 선택부(108)의 구조는 종래 기술인 도 1의 회로와 동일한 구성으로 이루어진다. 또한, 본 발명의 실시예에서는, 프로그래밍부(104)가 퓨즈단자, 행어드레스 변경부(102)가 2×1 멀티플랙서로 각각 구성되어 있다.
그러므로, 상기와 같이 구성된 본 발명은 상기 행어드레스 변경부(102)를 통해서 고정된 블록 지정 어드레스의 최상위 신호를 변경할 수 있어 블록 어드레스의 재할당이 가능하다.
예를 들어, 메모리 블록내에 불량 비트가 발생하게 되면 프로그래밍부(104)는 프로그램상태에 있게 된다. 이에 행어드레스 변경부(102)가 글로발 행어드레스의 최상위 신호(GaxB)를 로우레벨로 고정하면 블록 선택 어드레스신호 발생부(106) 및 블록 선택부(108)를 통해서 8개의 메모리 블록(block0, block1, block2, …, block7)중에서 상위 4개의 블록(block0, block1, block2, block3)만이 선택되어 동작이 가능하다. 반면에, 행어드레스 변경부(102)가 글로발 행 어드레스의 최상위 신호(GaxB)를 하이레벨로 고정할 경우 8개의 블록중 하위 4개의 블록(block4, block5, block6, block7)만을 동작시킬 수 있다.
한편, 행어드레스 변경부(102)의 최상위 행어드레스 라인의 전위 변경은 어셈블리시 패드를 하이 레벨 내지 로우 레벨로 본딩하여 제어할 수 있다.
그러므로, 본 발명은 각 쿼터 뱅크로 분포되는 블록 어드레스(baxB)를 개별적으로 조절할 수 있도록 최상위 글로발 행 어드레스 라인(GaxB)과 이에 해당하는 블록 선택 어드레스 라인(baxB, baxBz)사이에 행어드레스 변경부(102)를 추가해서 각 단위별로 상위 또는 하위 4개 블록을 동시에 선택하여 사용할 수 있다.
하지만, 위와 같은 신축성에도 불구하고 각 쿼터, 하프 또는 뱅크마다 불량 비트의 발생 위치가 다르면 즉, 상위 4개 또는 하위 4개 블록의 경계지역(block 3∼block4, block 7∼block1)에 불량 비트가 발생할 경우에는 도 4의 회로를 통해서는 사용이 불가능해진다.
그러므로, 이하 상기 언급한 문제를 해결할 수 있는 본 발명의 다른 실시예인 메모리장치의 블록 어드레스 재배치회로에 대해 설명한다.
도 5는 본 발명의 다른 실시예에 따라 뱅크내의 메모리 블록중 상위블록과 하위블록 및 그 경계부위에도 불량 워드라인이 있을 경우 메모리 블록의 중간 부위 내지 외곽부분만을 선택적으로 사용하도록 블록 행어드레스를 재조정하는 메모리장치의 블록 어드레스 재배치회로를 나타낸 도면이다.
이를 참조하면, 본 발명의 개선된 블록 어드레스 재배치회로는 도 4의 회로와 비교하여 제 1프로그래밍부(112)와 제 1행어드레스 변경부(110)와 블록 선택 어드레스신호 발생부(116) 및 블록 선택부(120)가 동일하게 사용하고 있으며, 이에 추가적으로 상기 상위 및 하위 메모리 블록의 경계 부분에 불량 비트가 발생하였는가를 프로그래밍하는 제 2프로그래밍부(114)와, 제 2프로그래밍부(114)의 출력에 응답하여 블록 선택 어드레스신호 발생부(116)의 최상위 블록 선택 어드레스라인(baxB, baxBz)으로부터 인가된 신호를 반전/비반전해서 블록 선택부(120)의 상위 및 하위 메모리 블록의 외곽 내지 중간 부분에 해당하는 블록이 선택되도록 하는 제 2행어드레스 변경부(118)를 포함한다. 미설명된 도면 부호 100은 뱅크를 나타낸 것이다.
위와 같은 구성을 갖는 본 발명의 메모리장치의 블록 어드레스 재배치회로는 메모리 블록중에서 불량 비트가 발생할 경우 아래 표1에서와 같이 8개의 블록중 4개의 블록을 선택할 수 있는데 그 경우의 수가 4개이다.
| 핀 어드레스 | 재배치 어드레스 | ||||||
| B | A | 9 | 제1재배치 | 제2재배치 | 제3재배치 | 제4재배치 | |
| 0 | 0 | 0 | 0 | 0 | 0 | ||
| 1 | 0 | 0 | 1 | 1 | 1 | ||
| 2 | 0 | 1 | 0 | 2 | 2 | ||
| 3 | 0 | 1 | 1 | 3 | 3 | ||
| 4 | 1 | 0 | 0 | 0 | 0 | ||
| 5 | 1 | 0 | 1 | 1 | 1 | ||
| 6 | 1 | 1 | 0 | 2 | 2 | ||
| 7 | 1 | 1 | 1 | 3 | 3 | ||
이러한 4가지 경우의 블록 어드레스 재배치를 위하여 상기 제 1 및 제 2프로그래밍부(112, 114)(도면에서는 퓨즈 B, 퓨즈 X라 호칭함)는 아래 표 2 및 표 3에 표시된 논리 구성에 따라서 새롭게 블록 어드레스 재배치를 수행할 수 있다.
| 제1재배치 | 제2재배치 | 제3재배치 | 제4재배치 |
| 퓨즈 X=0, 퓨즈 B=0 | 퓨즈 X=0,퓨즈 B=1 | 퓨즈 X=1, 퓨즈 B=0 | 퓨즈 X=1,퓨즈 B=1 |
| B A 9 | B A 9 | B A 9 | B A 9 |
| 0 0 0 | 1 0 0 | 0 0 0 | 1 0 0 |
| 0 0 1 | 1 0 1 | 0 0 1 | 1 0 1 |
| 0 1 0 | 1 1 0 | 1 1 0 | 0 1 0 |
| 0 1 1 | 1 1 1 | 1 1 1 | 0 1 1 |
| 1 0 0 | 0 0 0 | 1 0 0 | 1 0 0 |
| 1 0 1 | 0 0 1 | 1 0 1 | 1 0 1 |
| 1 1 0 | 0 1 0 | 0 1 0 | 1 1 0 |
| 1 1 1 | 0 1 1 | 0 1 1 | 1 1 1 |
| 터미널 A | |||||||||
| baxBz | baxB | ||||||||
| 퓨즈 X | 퓨즈 B | Blk0 | Blk1 | Blk2 | Blk3 | Blk4 | Blk5 | Blk6 | Blk7 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
| 1 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 |
표 3의 터미널 A는 도면 5의 블록 선택 어드레스 신호중에서 최상위 어드레스(baxB/baxBz)를 나타낸 것이다.
상기 표 2 및 표 3을 살펴보면, 최상위 블록 선택 어드레스(baxB/baxBz)는 제 1프로그래밍부(112)인 퓨즈 B와 제 2프로그래밍부(114)인 퓨즈 X가 모두 프로그램되어 있지 않다면 제 1부터 제 4까지의 메모리 블록(block0∼block3)이 선택되며, 퓨즈 B와 퓨즈 X가 각각 0과 1이면 제 3부터 제 6까지의 메모리 블록(block2 ∼block5)이 선택되며, 퓨즈 B와 퓨즈 X가 각각 1과 0이면 제 5부터 제 8까지의 메모리 블록(block4∼block7)이 선택되며, 마지막으로 퓨즈 B와 퓨즈 X가 모두 1이면 제 1 및 제 2 메모리 블록(block0∼block1)과 제 7 및 제 8 메모리 블록(block7∼block8)이 선된다. 즉, 제 2프로그래밍부(114)인 퓨즈 X에 따라 8개 블록중에서 상위 및 하위 블럭의 경계부위에 발생된 불량 비트의 블록을 제외한 정상의 4개 블록만이 사용 가능해진다.
도 6a 내지 도 6d는 본 발명의 메모리장치의 블록 어드레스 재배치회로에 의해서 하프 뱅크중 선택적으로 불량 비트가 없는 메모리블럭만을 사용하는 예를 나타낸 도면으로서, 도 5에 도시된 회로에 의해 1M 메모리를 이루는 8개의 블록중 상위 및 하위 4개 블록(도 6a, 도 6b 참조)과 그 경계부위(도 6c, 도 6d 참조)에 불량 비트가 발생하면 이를 제외한 나머지 양호한 4개의 블록을 선택해서 사용할 수 있다. 여기서 R은 불량 비트가 존재하게 되어 미사용되는 4개 블록을 나타낸 것이며, U는 8개의 블록중 상위 부분이며 L은 하위 부분을 가르키는 것이다.
상기한 바와 같이 본 발명은, 상용의 128M 메모리 제품중 리페어가 불가능한 칩에 대하여 64M 메모리로 사용할 수 있어 제품의 수율을 높일 수 있는 효과가 있다.
또한, 본 발명은 상기 실시예에서 블록 선택 어드레스(baxB) 1개만을 사용하여 8개의 블록중 연속된 4개의 블록을 선택하도록 되어있으나 블록 선택 어드레스 1개를 더 이용할 경우 연속된 2개의 블록을 선택할 수 있어 보다 많은 경우의 불량 비트에 대하여 적용할 수 있다.
도 1a 내지 도 1b는 메모리장치의 16M 하프 뱅크의 구조도 및 1M 블록의 리페어 워드라인 구성도,
도 2는 통상적인 128M 메모리장치의 블록을 선택하는 블록 행어드레스 발생회로의 도면,
도 3a 내지 도 3b는 하프 뱅크에서 상위 4블록내의 2개의 불량 워드라인이 있는 경우와 불량 워드 라인이 상위 및 하위 4블록상에 모두 존재하고 있을 경우를 나타낸 도면,
도 4는 본 발명의 일 실시예에 따라 뱅크내에 불량 워드라인이 있을 경우 상위 내지 하위 메모리 블록만을 선택적으로 사용하도록 블록 행어드레스를 재조정하는 메모리장치의 블록 어드레스 재배치회로를 나타낸 도면,
도 5는 본 발명의 다른 실시예에 따라 뱅크내의 메모리 블록중 상위블록과 하위블록 및 그 경계부위에도 불량 워드라인이 있을 경우 메모리 블록의 중간 부위 내지 외곽부분만을 선택적으로 사용하도록 블록 행어드레스를 재조정하는 메모리장치의 블록 어드레스 재배치회로를 나타낸 도면,
도 6a 내지 도 6d는 본 발명의 메모리장치의 블록 어드레스 재배치회로에 의해서 하프 뱅크중 선택적으로 불량 비트가 없는 메모리블럭만을 사용하는 예를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
102: 행어드레스 변경부
104: 프로그래밍부
106, 116: 블록 선택 어드레스신호 발생부
108, 120: 블록 선택부
110: 제 1행어드레스 변경부
112: 제 1프로그래밍부
114: 제 2프로그래밍부
118: 제 2행어드레스 변경부
Claims (5)
- 뱅크단위로 메모리 셀 어레이가 배치되며 각 뱅크마다 공급되는 글로발 행어드레스 신호에 응답하여 뱅크단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스를 출력하는 블록 선택 어드레스신호 발생부와, 상기 블록 선택 어드레스신호 발생부를 통해서 출력된 신호에 응답하여 해당 메모리 블록이 선택되는 블록 선택부를 갖는 메모리 장치에 있어서,상위 내지 하위 메모리 블록의 불량 비트 유무를 프로그램하는 프로그래밍부;상기 프로그래밍부의 출력에 응답하여 최상위 글로발 행어드레스 신호를 반전하여 상기 블록 선택 어드레스신호 발생부에 입력하는 행어드레스 변경부를 구비하며,메모리 블럭에 불량이 발생할 경우 안정된 메모리 블럭을 선택하기 위한 최상위 글로발 행어드레스 신호레벨을 변경함으로써 안정된 상위 또는 하위 메모리 블록만을 선택적으로 사용하는 것을 특징으로 하는 메모리장치의 블록 어드레스 재배치회로.
- 제1항에 있어서, 상기 프로그래밍부는 퓨즈단자로 이루어진 것을 특징으로 하는 메모리장치의 블록 어드레스 재배치회로.
- 제1항에 있어서, 상기 행어드레스 변경부가 멀티플랙서로 이루어진 것을 특징으로 하는 메모리장치의 블록 어드레스 재배치회로.
- 제1항에 있어서, 상기 행어드레스 변경부의 최상위 블록 행어드레스 라인의 전위 변경은 패드에서 본드로 하이 레벨 내지 로우 레벨의 전압으로 고정하는 것을 특징으로 하는 메모리장치의 블록 어드레스 재배치회로.
- 뱅크단위로 메모리 셀 어레이가 배치되며 각 뱅크마다 공급되는 글로발 행어드레스 신호에 응답하여 뱅크단위의 메모리 셀 어레이를 구성하는 블록단위의 메모리셀을 선택하기 위한 블록 선택 어드레스를 출력하는 블록 선택 어드레스신호 발생부와, 상기 블록 선택 어드레스신호 발생부를 통해서 출력된 신호에 응답하여 해당 메모리 블록이 선택되는 블록 선택부를 갖는 메모리 장치에 있어서,상위 내지 하위 메모리 블록의 불량 비트 유무를 프로그램하는 제 1프로그래밍부;상기 제 1프로그래밍부의 출력에 응답하여 최상위 글로발 행어드레스 신호를 반전하여 상기 블록 선택 어드레스신호 발생부에 입력하는 제 1행어드레스 변경부;상기 상위 및 하위 메모리 블록의 경계 부분에 불량 비트의 발생 유무를 프로그래밍하는 제 2프로그래밍부; 및상기 제 2프로그래밍부의 출력에 응답하여 상기 제 1행어드레스 변경부의 최상위 블록 행어드레스 라인으로부터 인가된 신호를 변경해서 상기 블록 선택부의 상위 및 하위 메모리 블록의 외곽 내지 중간 부분에 해당하는 블록이 선택되도록 하는 제 2행어드레스 변경부를 구비하는 것을 특징으로 하는 메모리장치의 블록 어드레스 재배치회로.
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| KR1019980063685A KR100533377B1 (ko) | 1998-12-31 | 1998-12-31 | 메모리장치의 블록 어드레스 재배치회로 |
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| KR1019980063685A KR100533377B1 (ko) | 1998-12-31 | 1998-12-31 | 메모리장치의 블록 어드레스 재배치회로 |
Publications (2)
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| KR100533377B1 true KR100533377B1 (ko) | 2006-01-27 |
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ID=19570247
Family Applications (1)
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| KR1019980063685A KR100533377B1 (ko) | 1998-12-31 | 1998-12-31 | 메모리장치의 블록 어드레스 재배치회로 |
Country Status (1)
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|---|---|
| KR (1) | KR100533377B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570132B2 (en) | 2014-11-21 | 2017-02-14 | Samsung Electronics Co., Ltd. | Address-remapped memory chip, memory module and memory system including the same |
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|---|---|---|---|---|
| KR102420897B1 (ko) * | 2016-03-17 | 2022-07-18 | 에스케이하이닉스 주식회사 | 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189327A (ja) * | 1992-01-17 | 1993-07-30 | Fujitsu Ltd | 集積回路の内蔵メモリ故障時の救済方法 |
| JPH06139154A (ja) * | 1992-10-30 | 1994-05-20 | Toshiba Corp | メモリカード装置 |
| KR960025802A (ko) * | 1994-12-28 | 1996-07-20 | 데이비드 이 샌더스 | Asic 메모리 설계에 내장된 자기-수선 장치 및 방법 |
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-
1998
- 1998-12-31 KR KR1019980063685A patent/KR100533377B1/ko not_active IP Right Cessation
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