KR960030021A - 디펙트(defect)가 있어 수리 불가능한 반도체를 사용하기 위한 구조와 방법 - Google Patents

Abstract

정보 저장을 위한 메모리로 사용하는 폭넓은 장치중 이 발명의 장치는 한개 혹은 그 이상의 수리 불가능한 불량(DEFECT)을 가진 메모리를 포함한 반도체 메모리를 이용하는 장치이다. 일반적으로 반도체는 디펙트 메모리 셀(CELL)을 교체할 수 있는 약간의 여유분과 같이 생산 되어지는데, 반도체 메모리가 여분(REDUNDANT)을 사용하여 수리될 수 있는 것보다 더 많은 디펙트를 가지고 있다면 이 반도체는 일반적으로 불량이나 폐기물로 간주되어 진다. 이와같이 불량으로 폐기되어 지는 반도체일지라도 사용할 수 있는 부분을 가지고 있다. 이 발명의 중요한 사항은 이와 같은 수리 불가능한 디펙트를 가진 반도체를 사용하기 위하여 메모리 전환 회로(MEMORY MAPPING TRANSLATION CIRCUIT)를 이용하여 디펙트 메모리가 양품처럼 사용할 수 있게 하는 것이다.

어드레스 버스(ADDRESS BUS)상의 메모리 어드레스, 데이타 버스의 데이타, 그리고 제어 신호는 이 발명의 디펙트 메모리 어드레스 전환 회로(DEFECTIVE MEMORY ADDRESS TRANSLATION CIRCUIT)로의 입력 신호이다. 메모리 어드레스 전환 회로는 호스트 메모리 I/O 콘트롤러로부터 주 메모리에 응답하여 메핑어드레스를 발생시키는 메핑 테이블을 포함하고 이 메핑테이블의 각각의 통로(ENTRY)는 전환 어드레스라 불리는 디펙트 메모리에 있는 양품의 저장위치를 위한 어드레스이다. 메핑 어드레스는 전환 어드레스 발생을 위한 메모리 어드레스 전환 회로에 의하여 메모리 컨트롤로로부터 메모리 어드레스를 결합시킨다. 메모리 어드레스 전환 회로는 호스트 메모리 I/O 컨트롤로로부터 어드레스 버스상의 메모리 어드레스를 위한 테이블에서 전환 어드레스로 변환시킨다. 이와 같은 방법으로 불량이나 폐기물로 간주되던 반도체를 양품처럼 사용할 수 있다.

Description

디펙트(DEFECT)가 있어 수리 불가능한 반도체를 사용하기 위한 구조와 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 영구 수리 불능의 디펙트를 가진 메모리를 이용하는 블럭 구성도.

Claims (26)

1. 최소 한개이상의 영구 수리 불능의 디펙트 영역을 갖고 다수의 어드레스 단자 그리고 다수의 데이타 단자를 갖는 메모리와, 호스트 메모리 I/O 콘트롤러로부터 어드레스를 받기 위하여 연결된 다수의 입력 어드레스를 갖고 어드레스를 디펙트 없는 메모리의 장소로 보내기 위해서 전환된 어드레스로 메핑을 하여 메모리 어드레스 단자를 통하여 보내는 디펙트 메모리 어드레스 전환회로를 포함한 장치.

   여기서 정보는 메모리의 어드레스 단자로 위치를 정한 어드레스 공급에 의하여 저장되어지고 메모리 컨트롤러는 메모리로부터 정보를 읽고 쓰기위한 어드레스를 발생시킨다.
2. 청구범위 제1항에 있어서, 다수의 출력 단자, 호스트 메모 I/O 컨트롤러로부터 어드레스를 받기 위하여 연결된 다수의 입력 단자, 그리고 메핑 어드레스 테이블을 갖는 전환 메모리를 포함한 디펙트 메모리 어드레스 전환 회로 장치.

   여기서 다수의 입력 단자의 어드레스에 응답하여 메핑 어드레스 테이블로부터의 어드레스는 다수의 전환 메모리 출력 단자에 공급되어진다.
3. 청구범위 제2항에 있어서, 전환 메모리 출력 단자는 메모리에 연결 되어진다.
4. 청구범위 제2항에 있어서, 전환 메모리는 비 휘발성 메모리이다.
5. 청구범위 제4항에 있어서, 비 휘발성 메모리는 FLASH EEPROM이다.
6. 청구범위 제2항에 있어서, 다수의 디펙트 메모리 출력 단자와 연결되는 첫번째 다수의 단자, 다수의 퍼펙트 메모리 어드레스 전환 회로 입력 어드레스 단자로 연결되는 두번째 다수의 단자, 그리고 다수의 출력 단자를 갖는 가산회로를 포함하는 디펙트 메모리 어드레스 전환 회로 장치.

   여기서 가산회로는 가산회로의 출력 단자에 다수의 전환된 어드레스 비트를 발생한다.
7. 청구범위 제6항에 있어서, 메모리는 다이나믹 렌덤 억세스(DYNAMIC RANAMIC RANDOM ACCESS)메모리이다.
8. 청구범위 제6항에 있어서, 다수의 가산회로 출력 단자로 연결되는 다수의 입력 단자, 그리고 다수의 메모리 어드레스 단자로 연결되는 다수의 출력 단자를 갖는 DRAM 메모리 컨트롤러를 포함한 장치.
9. 청구범위 제8항에 있어서, 호스트 메모리 I/O 컨트롤러에 의하여 운영되는 데이타 버스에 연결되는 첫번째 다수의 데이타 단자, 그리고 DRAM 컨트롤러의 다수의 데이타 단자로 연결된 두번째 다수의 데이타 단자를 갖는 지연회로를 포함한 디펙트 메모리 어드레스 전환 회로 장치.
10. 청구범위 제6항에 있어서, 호스트 메모리 I/O 컨트롤러에 의하여 운영되는 데이타 버스에 연결되는 첫번째 다수의 데이타 단자, 그리고 메모리 데이타 단자의 다수에 연결되는 두번째 다수의 데이타 단자를 갖는 지연회로를 포함한 디펙트 메모리 어드렛 전환 회로를 포함한 장치.
11. 최소한 한개이상의 영구 수리 불능의 디펙트 영역을 갖고 다수의 어드레스 단자 그리고 다수의 데이타 단자를 갖는 메모리와, 호스트 메모리 I/O 컨트롤러로부터 어드레스를 받기 위하여 연결된 다수의 입력 어드레스를 갖고 어드레스를 디펙트 없는 메모리의 장소로 보내기 위해서 어드레스로 메핑을 하여 메모리 어드레스 단자를 통하여 보내는 디펙트 메모리 어드레스 전환 회로를 포함한 장치.

    여기서 정보는 메모리의 어드레스 단자로 위치를 정한 어드레스 공급에 의하여 메모리에 저장되어진다.
12. 청구범위 제11항에 있어서, 다수의 출력 단자, 메모리 I/O 컨트롤러로부터 어드레스를 받기위한 다수의 입력단자 그리고 메핑 어드레스 테이블을 갖는 전환 메모리 포함한 디펙트 메모리 어드레스 전환 회로 장치.

    여기서 다수의 입력 단자 어드레스에 응답하여 메핑 어드레스 테이블로부터의 메핑 어드레스는 다수의 전환 메모리 출력 단자에 공급되어진다.
13. 청구범위 제12항에 있어서, 전환 메모리 출력 단자가 메모리에 연결 되어진 장치.
14. 청구범위 제12항에 있어서, 장치는 비 휘발성(NON-VOLATILE) 메모리.
15. 청구범위 제14항에 있어서, 장치는 휘발성 장치는 FLASH EEPROM.
16. 청구범위 제12항에 있어서, 다수의 전환 메모리 출력 단자 단자로 연결되는 첫번째 다수의 단자, 다수의 디펙트 메모리 어드레스 전환 회로 입력 어드레스 단자에서 어드레스 단자에 연결되는 두번째 다수의 단자, 그리고 출력 단자에서 다수의 전환 어드레스의 비트를 발생를 갖는 가산회로를 포함한 디펙트 어드레스 전환 회로 장치.
17. 청구범위 제16항에 있어서, 메모리는 다이나믹 랜덤 억세스 메모리(DYNAMIC RANDOM ACCESS MOMORY).
18. 청구범위 제17항에 있어서, 가산회로 출력 단자의 다수에 연결된 다수의 입력 단자, 그리고 메모리 다수의 어드레스 단자에 연결된 다수의 출력 단자를 갖는 DRAM 메모리 컨트롤러를 포함한 장치.
19. 청구범위 제17항에 있어서, 호스트 메모리 I/O 컨트롤러로부터 데이타를 받기 위한 첫번째 다수의 데이타 단자, 그리고 DRAM 컨트롤러의 다수의 데이타 단자에 연결된 데이타 단자의 두번째를 갖는 지연회로를 포함한 디펙트 메모리 어드레스 전환 회로.
20. 메모리, 전환 회로, 가산회로, DRAM 메모리 컨트롤러, 지연회로를 포함한 장치.
21. 청구범위 제20항에 있어서, 최소 한개이상의 영구 수리 불능의 디펙트 영역을 갖고 다수의 어드레스 단자 그리고 다수의 데이타 단자를 갖는 메모리와, 호스트 메모리 I/O 컨트롤러로부터 어드레스를 받기 위하여 연결된 다수의 입력 어드레스를 갖고 어드레스를 디펙트 없는 메모리의 장소로 보내기 위해서 전환된 어드레스로 메핑을 하여 메모리 어드레스 단자를 통하여 보내는 디펙트 메모리 어드레스 전환 회로를 포함한 장치.

    여기서 정보는 메모리의 어드레스 단자로 위치를 정한 어드레스 공급에 의하여 메모리에 저장되어진다.
22. 청구범위 제20항에 있어서, 출력 단자의 다수, 호스트 메모리 I/O 컨트롤러로부터 어드레스를 받기 위하여 연결된 입력 단자의 다수 그리고 메핑 테이블을 갖는 전환 메모리를 포함한 장치.

    여기에서 전환 메모리 입력 단자의 다수 상의 어드레스에 응답하여 메핑 어드레스 테이블로부터 메핑 어드레스 전환 메모리 출력 단자의 다수에 공급되어진다.
23. 청구범위 제20항에 있어서, 다수의 전환 메모리 출력 단자로 연결된 첫번째 다수의 단자, 호스트 I/O 컨트롤러로부터 어드레스에서 미리 결정한 비트를 받기 위하여 연결된 두번째 다수의 단자와 출력 단자에서 다수의 전환된 어드레스 비트를 갖는 가산회로.
24. 청구범위 제20항에 있어서, 가산회로 출력 단자의 다수에 연결된 입력 단자의 다수와 메모리 어드레스 단자에 연결된 출력 단자의 다수를 갖는 DRAM 메모리 컨트롤러.
25. 청구범위 제20항에 있어서, 호스트 메모리 I/O 컨트롤러에 의해 운영되는 데이타 버스로 연결되는 첫번째 다수의 데이타 단자, DRAM 컨트롤러의 데이타 단자의 다수의 다수로 연결된 데이타 두번째 다수를 갖는 지연회로를 포함한 장치.
26. 영구 수리 불능의 디펙트를 갖는 반도체 메모리를 사용하기 위하여 디펙트를 가진 반도체 메모리에서 디펙트가 없는 위치의 전환 어드레스로 변환한 메모리 어드레스를 발생하는 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.