KR960005361B1 - 용장 디코더 회로 - Google Patents

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KR960005361B1
KR960005361B1 KR1019910015920A KR910015920A KR960005361B1 KR 960005361 B1 KR960005361 B1 KR 960005361B1 KR 1019910015920 A KR1019910015920 A KR 1019910015920A KR 910015920 A KR910015920 A KR 910015920A KR 960005361 B1 KR960005361 B1 KR 960005361B1
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

용장 디코더 회로
제1도는 반도체 메모리 회로를 도시한 블럭도.
제2도는 종래의 제1용장 디코더 회로를 도시한 회로도.
제3도는 종래의 제2용장 디코더 회로를 도시한 회로도.
제4도는 본 발명에 따른 양호한 제1실시예의 용장 디코더 회로를 도시한 회로도.
제5도는 본 발명에 따른 양호한 제2실시예의 용장 디코더 회로를 도시한 회로도.
제6도는 본 발명에 따른 양호한 제3실시예의 용장 디코더 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 주 디코더 회로 12 : 어드레스 신호 발생 회로
14 : 주 메모리 15 : 검출기
16 : 용장 디코더 18 : 용장 메모리
19 : 용장 디코더 회로
20,31,32,52,84,120,131 : P-채널 트렌지스터
22 : 버스라인 24,26,36,40,72,124 : 인버터
30,39,82 : 디코드 라인 34,54,62,86 : 휴즈
38,78,80 : NAND게이트 70 : 제어회로
74 : NOR게이트 76 : 제1디코드 라인
90,92,94,310 : 라인 91,93,95 : 어드레스 라인
100,220,300 : 노드 200 : 복원회로
본 발명은 반도체 메모리 디바이스에서 사용되는 용장 디코더 회로에 관한 것이다.
반도체 메모리 디바이스는 주 메모리 셀이 디스에이블되었을 때 주 메모리 대신 선정된 정보를 기억하는 용장 메모리를 포함하며 용장 디코더 회로는 에드레스 신호에 따라 용장 메모리에 동작 신호를 공급한다. 종래의 용장 디코더 회로는 어드레스 신호 내용에 대응하기 위해 단락되는 다수의 휴즈를 포함한다. 이 용장 디코더 회로에서 주 메모리의 표준 메모리 셀에 해당하는 어드세스 신호가 용장 디코더 회로에 인가될 때 어드레스 신호에 따른 어떤 신호도 용장 메모리에 인가되지 않아, 결과적으로 용장 메모리는 비동작 상태가 된다. 한편, 주 메모리의 디스에이블된 메모리 셀에 대응하는 어드레스 신호가 용장 디코더 회로에 인가되면 선정된 용장 메모리 셀을 동작시키기 위해 동작 신호가 용장 메모리에 공급된다.
그러나 종래의 용장 디코더 회로에 따르면, 용장 디코더 회로에 의해 선택된 용장 메모리 셀이 디스에이블될 경우 용장 메모리 내에 표준 용장 메모리 셀이 남아 있을지라도 반도체 매모리 회로 전체가 전혀 사용되지 않는다는 결점이 있다. 결과적으로 반도체 메모리 디바이스는 다른 것에 의해 대체되어야하고 생산성은 떨어지게 된다.
따라서 본 발명의 목적은 용장 메모리 셀이 효과적으로 사용되는 용장 더코더 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 디바이스의 생산성을 증가시키는 용장 디코더 회로를 제공하는 것이다.
본 발명에 따른 용장 디코더 회로는, 디스에이블된 주 메모리의 메모리 셀을 지정하는 어드레스를 기억시키기 위한 수단, 어드레스 신호가 기억 수단에 기억된 어드세스와 일치할 때 제1 디코드 신호를 발생시키기 위한 수단, 제1 디코드 신호가 발생될 때 정보를 기억시키기 위한 용장 메모리의 메모리 셀 및 제1 디코드 신호의 반전된 신호인 제2 디코드 신호를 발생시키기 위해 발생 수단를 복원하는 수단을 포함한다.
본 발명에 따른 용장 디코더 회로를 기술하기 전에, 용장 디코더 회로를 갖고 있는 반도체 메모리 디바이스가 재1도와 관련되어 설명되어 있다.
반도체 메모리 디바이스는 어드레스 신호 발생 회로(12)에 접속된 주 디코더(10), 주 디코더(10)애 접속된 주 메모리(14), 어드레스 신호 발생 회로(12)에 접속된 검출기(15), 검출기(15)에 접속된 용장 디코더(16) 및 용장 디코더(16)에 접속된 용장 메모리(18)을 포함한다. 검출기(15) 및 용장 디코더(16)은 결합하여 용장 디코더 회로(19)를 제공한다. 주 메모리(14) 내의 디스에이블된 메모리 셀의 어드레스 정보는 검출기(15)에 기억되고 검출기(15)는 디스에이블된 어드레스를 검출한다.
이 반도체 메모리 디바이스에서, n-비트의 어드레스 신호가 주 디코더 회로(10) 및 검출기(15)에 공급되면 주 디코더 회로(10)은 주 메모리(14)에 동작 신호를 공급하고 검출기(15)는 수신된 어드레스를 기억된 디스에이블된 어드레스와 비교한다. 수신된 어드레스가 디스에이블된 어드레스와 일치하지 않으면, 주 메모리(14)은 어드레스에 대응하는 메모리 셀 내에 선정된 정보를 기억한다. 이때, 동작 신호가 용장 디코더 회로(16)으로부터 용장 메모리(18)에 공급되지 않는다. 한편, 만약 수신된 어드레스가 디스에이블된 어드레스와 일치한다면 동작 신호는 용장 메모리(18)에 공급된다. 결과적으로, 용장 메모리(18)은 주 메모리(14) 대신 선정된 정보를 기억한다.
다음으로, 제2도 및 제3도에 관련하여 앞에 기술한 종래의 용장 디코더 회로를 간략하게 설명한다. 제1도의 용장 디코더 회로(19)에 대응하는 제2도에 도시된 종래의 동적 형태의 제1 용장 디코더 회로는, 소오스가 전력 공급기에 접속된 P-채널 트랜지스터(20), 게이트가 어드레스 신호 발생기 회로에 드레인이 그라운드에 각각 접속된 N-채널 트랜지스터 N1, N2, …, Nn, 버스 라인(22)에 접속된 P-채널 트랜지스터(20)의 공통 드레인과 그에 대응하는 N-채널 트랜지스터 N1, N2, …, Nn의 소오스 사이에 접속된 휴즈 F1, F2, …, Fn, 버스 라인(22)와 디코드 라인(30) 사이에 직렬로 배치된 2개의 인버터(24 및 26) 및 소오스가 전력 공급기에 드레인이 버스 라인(22)에 게이트가 인버터(24)의 출력에 접속된 P-채널 트랜지스터(31)을 포함한다. 이 디코더에서, 휴즈 F2는 어드레스 신호 "0, …, 1, 0"을 기억하기 위해 단락된 것으로 가정한다.
다음으로, 종래의 제1용장 디코더 회로의 동작을 다음에 표시된 진리표를 참조하여 설명한다.
주 메모리(14)의 표준 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 1로 표시된 "0 , …, 0, 1"의 신호가 N-채널 트랜지스터 Nn, …, N2, N1의 게이트에 각각 인가되면, N-채널 트랜지스터 N1은 비트 레벨 "1"에 따라 온(ON) 상태가 되어 P-채널 트랜지스터(20)이 방전된다. 그러므로, 버스 라인(22)의 레벨은 "0"이 되고 노드 (100)에서의 레벨은 "1"이 되어, 디코드 라인(30)의 레벨은 "0"이 된다. 결과적으로, 용장 메모리(18)은 비동작 상태가 되어 기록되도록 선정된 정보가 주 메모리에 기억된다.
한편, 주 메모리의 디스에이블된 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 2로 표시된 "0, …, 1, 0"의 신호가 N-채널 트랜지스터 Nn, …, N2, N1의 게이트에 각각 인가되면, N-채널 트랜지스터 N2는 비트 레벨 "1"에 따라 온 상태가 된다. 트랜지스터 N2가 턴온됨에도 불구하고 버스 라인(22)의 레셀은 "1"로 남아있고, 노프 (100)에서는 레벨이 "0"이 되어 디코드 라인(30)의 레벨은 "1"이 된다. 그러므로, 레벨 "1"의 신호가 용장 메모리에 인가되어 용장 메모리가 동작하게 된다. 결과적으로, 기록되도록 선정된 정보가 주 메모리 대신 용장 메모리의 메모리 셀에 기억된다.
다음으로, 종래의 제2 정적 형태의 용장 디코더 회로가 제3도와 관련되어 설명되었다. 제1도의 용장 디코더 회로(19)와 일치하는 용장 디코더 회로는 소오스가 전력 공급기에 각각 접속된 P-채널 트랜지스터 P1, P2, …, Pn, P-채널 트랜지스터 P1, P2, …, Pn의 대응 드레인과 그라운드 사이에 각각 접속된 휴즈 F1, F2, …, Fn, 소오스가 전력 공급기에 게이트가 그라운드에 접속된 p-채널 트랜지스터(32), p-채널 트댄지스터(32)의 드레인과 그라운드 사이에 접속된 휴즈(34), 입력이 P-채널 트랜지스터(32)와 휴즈(34) 사이의 노드에 출력이 P-채널 트랜지스터 P1, P2, …, Pn의 게이트에 접속된 인버터(36), 입력이 라인 (90 및 91 , 92 및 93, 94 및 95)에 각각 접속된 배타적 NOR 게이트 EX1, EX2, …, EXn, 입력이 배타적 NOR 게이트 EX1, EX2, …, EXn의 출력에 접속된 NAND 게이트(38) 및 입력이 NAND 게이트(38)의 출력에 출력이 디코드 라인(39)에 접속된 인버터(40)을 포합한다. 라인 (90, 92, 및 94)는 P-채널 트랜지스터 P1과 휴즈 F1과 P2와 F2, 및 Pn과 Fn 사이의 노드에 각각 접속된다. 라인 (91, 93 및 95) 각각은 어드레스 신호 발생 회로에 접속된다. 본 실시예에서는 휴즈 F2는 단락되었고 나머지는 단락되지 않았다고 가정되었다.
다음으로, 종래의 제2용장 디코더 회로의 동작을 다음에 표시된 진리표와 관련하여 설명한다.
첫째로 디코더 회로는 휴즈(34)를 단락하므로써 동작되어 P-채널 트랜지스터 P1, P2, …, Pn이 턴온된다.
주 메모리의 표준 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 1로 표시된 "1, 0, …, 0"의 신호가 어드레스 라인 (91 , 93 및 95)로부터 배타적 NOR 게이트 EX1, EX2, …, EXn에 인가되면, 신호 레벨 "0"이 배타적 NOR 게이트 EX1 및 EX2로부터 NAND 게이트(38)에 인가되고, 신호 레벨 "1"이 배타적 NOR 게이트 EXn 및 P-채널 트랜지스터(32)로부터 NAND 게이트(38)에 공급되어 NAND 게이트(38)의 출력 레벨이 "1"이 되고 디코드 라인(39)의 레벨은 "0"이된다. 결과적으로, 용장 메모리는 비동작 상태가 되어 기록되도록 선정된 정보가 주 메모리에 기억된다.
한편, 주 메모리의 디스에이블된 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 2로 표시된 "0, …, 1, 0"의 어드레스 라인 (91, 93, 및 95)로부터 배타적 NOR 게이트 EX1, EX2, EXn에 각각 인가되면 신호 레벨 "1"이 모든 배타적 NOR 게이트 EX1, EX2, …, EXn 및 P-채널 트랜지스터(32)로부터 NAND 게이트(38)에 각각 인가된다. 그러므로, NAND 게이트(38)의 출력 레벨이 "0"이 되고 디코드 라인(39)의 레벨은 "1"이 된다. 결과적으로, 용장 메모리는 동작 상태가 되어 기록되도록 선정된 정보가 주 메모리 대신 용장 메모리의 어드레스 메모리 셀에 기억된다.
그러나, 종래의 제1및 제2용장 디코더 회로에 따르면, 용장 메모리의 선택된 메모리 셀이 디스에이블되면 상기된 것처럼 용장 메모리 내에 표준 메모리 셀이 남아 있을지라도 반도체 메모리 회로는 더 이상 사용되지 않는다는 결점이 있다.
다음에, 본 발명에 따른 양호한 제1 실시예인 동적 형태의 용장 디코더 회로가 제4도와 관련되어 설명되었다. 동적 형태의 용장 디코더 회로는, 소오스가 전력 공급기에 접속된 P-채널 트랜지스터(20), 게이트가 어드레스 신호 발생 회로에 드레인이 그라운드에 각각 접속된 N-채널 트랜지스터 N1, N2, …, Nn, 버스 라인(22)에 접속된 P-채널 트랜지스터(20)의 공통 드레인과 이에 대응하는 N-채널 트랜지스터 N1, N2, …, Nn의 소오스 사이에 각각 접속된 휴즈 F1, F2, …, Fn 버스 라인(22)와 디코드 라인(30) 사이에 직렬로 배치된 2개의 인버터(24 및 26), 소오스가 전력 공급기에 드레인이 버스 라인(22)에 게이트가 인버터(24)의 출력에 접속된 P-채널 트랜지스터(31) 및 복원 회로(200)을 포함한다. 이 디코더에서 휴즈 F2는 어드레스 신호 "0, …, 1, 0"을 기억하기 위해 단락된다고 가정된다.
복원 회로는, 소오스가 버스 라인(22)에 드레인이 그라운드에 접속된 N-채널 트랜지스터(50), 소오스가 전력 공급기에 게이트가 그리운드에 접속된 P-채널 트랜지스터(52), P-채널 트랜지스터(52)의 드레인과 그라운드 사이에 접속된 휴즈(54)로 구성된다. N-채널 트랜지스터(50)은 게이트가 P-채널 트랜지스터(52)의 드레인과 휴즈(54) 사이의 노드(110)에 전속된다.
다음으로, 양호한 제1 실시예의 동작이 표시된 진리표와 관련하여 설명되었다.
주 메모리의 표준 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 1로 표시된 "0, …, 0, 1"의 신호가 N-채널 트랜지스터 Nn, …, N2, N의 게이트에 각각 인가되면 N-채널 트랜지스터 N1은 비트 레벨 "1"에 따라 온 상태가 되어 P-채널 트랜지스터(26)이 방전된다. 그러므로 버스 라인(22)의 레벨은 "0"이 되고 노트(100)에서의 레벨은 "1"이 되어 디코드 라인(30)의 레벨은 "0"이 된다. 결과적으로 용장 메모리(18)은 비동작 상태가 되어 기록되도록 선정된 정보가 주 메모리에 기억된다.
한편, 주 메모리의 디스에이블된 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 2로 표시된 "0, …, 1, 0"의 신호가 N-채널 트랜지스터 Nn, …, N2, N1의 게이트에 각각 인가되연 N-채널 트랜지스터 N2는 비트 레벨 "1"에 따라 온 상태가 된다. 트랜지스터 N2가 턴온됨에도 불구하고 버스 라인(22)의 레벨은 "1"로 남아있고 노드(100)에서 레벨이 "0"이 되어 디코더 라인(30)의 레벨은 "1"이 된다. 그러므로 레벨 "1"의 신호가 용장 메모리에 인가되어 용장 메모리가 동작하게 된다. 결과적으로, 기록되도록 선정된 정보가 주 메모리(14) 대신 용장 메모리의 메모리 셀에 기억된다.
이 때, 선정된 정보를 기억하기 위해 어드레스된 용장 메모리의 메모리 셀이 디스에이블되었다고 판단되면 휴즈(54)는 복원 회로(200)내에서 단선된다. 그러면, 신호 레벨 "1"이 노드(110)을 통해 N-채널 트랜지스터(50)의 게이트에 인가되어 표에 번호 3으로 표시된 것처럼 버스 라인(22)의 레벨이 "0"이 되고 디코드 라인(30)의 레벨도 "0"이 된다. 그러므로, 용장 메모리의 어드레스된 메모리 셀은 비동작 상태가 된다. 선정된 정보는 휴즈 F2에 대응하는 휴즈를 단락하므로써 디스에이블된 메모리 셀 대신 용장 메모리의 또 다른 메모리 셀에 기억된다.
다음으로, 본 발명에 따른 양호한 제2실시예인 정적 형태의 용장 디코더 회로가 제5도와 관련되어 설명되었다. 용장 디코더 회로는, 각각의 소오스가 전력 공급기에 각각 접속된 P-채널 트랜지스터 P1, P2, …, Pn, P-채널 트랜지스터 P1, P2, …, Pn의 대응 드레인과 그라운드 사이에 각각 접속된 휴즈 F1, F2, …, Fn, 소오스가 전력 공급기에 게이트가 그라운드에 접속된 P-채널 트랜지스터(32), P-채널 트랜지스터(32)의 드레인과 그라운드 사이에 접속된 휴즈(34), 입력이 P-채널 트랜지스터(32)와 휴즈(34)사이의 노드에 출력이 P-채널 트랜지스터 P1, P2, …, Pn의 게이트에 접속된 인버터(36), 입력이 라인 (90 및 91, 92 및 93, 94 및 95)에 각각 접속된 배타적 NOR 게이트 EX1, EX2, …, EXn, 입력이 배타적 NOR 게이트 EX1, EX2, …, EXn의 출력에 접속된 NAND 게이트(38), 입력이 NAND 게이트(38)의 출력에 출력이 디코드 라인(39)에 접속된 인버터(40) 및 복원 회로(200)을 포함한다.
라인 (90, 92 및 94)는 P-채널 트랜지스터 P1과 휴즈 F1, P2와 F2 및 Pn과 Fn 사이의 노드에 각각 접속되었다. 라인 (91, 93 및 95) 각각은 어드레스 신호 발생 회로에 접속되어 있다. 복원 회로(200)은 드레인이 그라운드에 게이트가 전력 공급기에 접속된 N-채널 트랜지스터(60) 및 전력 공급기와 N-채널 트랜지스터(60)의 소오스 사이에 접속된 휴즈(62)로 구성되어있다. N-채널 트랜지스터(60)과 휴즈(62) 사이의 노드(96)은 NAND 게이트(38)의 입력 중의 하나에 접속되어있다.
다음으로, 제2 양호한 실시예의 동작이 다음에 표시된 진리표와 관련되어 설명된다.
첫째로 디코더 회로는 휴즈(34)를 단락하므로서 동작하게 되어 P-채널 트랜지스터 P1, P2, …, Pn이 턴온된다.
주 메모리의 표준 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 1로 표시된 "1, 0, …, 0의 신호가 어드레스 라인 (91, 93 및 95)로부터 배타적 NOR 게이트 EX1, EX2, …, EXn에 인가되면, 신호 레벨 "0"이 배타적 NOR 게이트 EX1 및 EX 2로부터 NAND 게이트(38)에 인가되고 신호 레벨 "1"이 배타적 NOR 게이트 EXn 및 P-채널 트랜지스터(32)로부터 NAND 게이트(38)에 공급되어 NAND 게이트(38)의 출력 레벨이 "1"이 되고 디코드 라인(39)의 레벨이 "0"이 된다. 결과적으로, 용장 메모리는 비동작 상태가 되어 기록되도록 선정된 정보가 주 메모리에 기억된다.
한편, 주 메모리의 디스에이블된 메모리 셀에 대응하는 어드레스 신호, 예를 들어 표에 번호 2로 표시된 "0, …, 1, 0"의 신호가 어드레스 라인 (91, 93 및 95)로부터 각각 배타적 NOR 게이트 EX1, EX2, …, EXn에 인가되면 신호 레벨 "1"이 모든 배타적 NOR 게이트 EX1, …, EXn 및 P-채널 트랜지스터(32)로부터 NAND 게이트(38)에 각각 인가된다. 그러므로 NAND 게이트(38)의 출력 레벨은 "0"이 되고 디코드 라인(39)의 레벨은 "1"이 된다. 결과적으로, 용장메모리는 동작상태가 되어 기억되도록 선정된 정보가 주 메모리 대신 용장 메모리의 메모리의 어드레스 메모리 셀에 기억된다.
이 때, 만약 선정된 정보를 기억해야할 어드레스 메모리 셀이 디스에이블되었다고 판단되면, 휴즈(62)가 단선된다. 노드(96)의 레벨이 "0"이 되어 신호 레벨 "0"이 NAND게트(38)의 입력 중 하나에 인가된다. 그러므로 출력 라인(39)의 레벨이 "0"이 되어 용장 메모리의 어드레스 메모리 셀이 표에 번호 3으로 표시된 것처럼 비동작 상태가 된다. 결과적으로, 디스에이블된 정보는 휴즈 F2에 대응하는 휴즈를 단락하므로써 디스에이블된 메모리 셀 대신 용장 메모리의 다른 메모리 셀에 기억된다.
다음으로, 본 발명에 따른 양호한 제3실시예인 동적 형태의 용장 디코더 회로가 제6도와 관련되어 설명되었다. 용장 디코더 회로는 제1 및 제2디코더 회로, 및 제1 및 제2 디코더 회로 사이에 접속된 제어회로(70)을 포함하고 있다.
제1 디코더 회로는, 소오스가 전력 공급기에 접속된 P-채널 트랜지스터(20), 게이트가 신호 발생 회로에 드레인이 그라운드에 각각 접속된 N-채널 트랜지스터 N1, N2, …, Nn, 버스라인(22)에 접속된 P-채널 트랜지스터의 공통 드레인과 각각 그에 대응하는 N-채널 트랜지스터 N1, N2, …, Nn의 소오스 사이에 접속된 휴즈 F1, F2, …, Fn, 인버터(24) 및 소오스가 전력 공급기에 접속된 P-채널 트랜지스터(31)을 포함한다. 제2디코더 회로는 제1 디코더 회로와같은 구조를 갖고 있다. 제2 디코더 회로에서, P-채널 트랜지스터(120)은 트랜지스터(20)에 대응하고, 휴즈 B1, B2, …, Bn은 각각 휴즈 F1, F2, …, Fn에 대응하며 N-채널 트랜지스터 A1, A2, …, An은 각각 N-채널 트랜지스터 N1, N2, …, Nn에 대응하고, P-채널 트랜지스터(131)은 트랜지스터(31)에, 인버터(124)은 인버터(24)에 대응한다.
제어 회로(70)은 입력이 제1 디코더 회로에 접속된 인버터(72), 입력 중 하나가 노드(300)을 통해 제1 디코더 회로의 출력에 출력이 제1 디코드 라인(76)에 접속된 NOR 게이트(74), 입력 중 하나가 인버터(72)의 출력에 접속된 NAND게이트(78), 입력이 NAND 게이트(78) 및 라인(310)을 통과하는 인버터(124)의 출력에 출력이 제2 디코드 라인(82)에 접속된 NAND 게이트(80), 소오스가 전력 공급기에 게이트가 그라운드에 접속된 P-채널 트랜지스터(84) 및 노드(220)을 통해 그라운드와 P-채널 트랜지스터(84)의 드레인 사이에 접속된 휴즈(86)을 포함한다.
다음으로 양호한 제3실시예가 다음에 도시되는 진리표와 관련되어 설명되었으며 여기에서 "*"는 임의의 레벨을 지시한다. 이 설명에서 제어 회로(70)의 동작은 양호한 제1 실시예에 대응하는 동작보다 더 자세히 설명된다.
주 메모리의 표준 메모리 셀에 대응하는 어드레스 신호가 제1디코더 회로(번호 1)에 인가되면 신호 레벨 "1"이 인버터(24)로부터 제어 회로(70)으로 인가되며 여기서는 신호 레벨 "1"이 휴즈(86)이 단선되지 않으므로써 "0"의 값을 갖는 노드(220)의 신호와 함께 NOR 게이트(74)에 인가된다.
그러므로, 제1 디코드 라인(76)의 레벨이 "0"이 되어 제1디코드 라인(76)에 의해 억세스되는 용장 메모리의 메모리 셀이 비동작 상태가 된다.
한편, 주 메모리의 디스에이블된 메모리 셀에 대응하고 제1디코드 라인(76)을 어드레스하는 어드레스 신호가 제1 디코더회로(번호 2)에 인가되면 신호 레벨 "0"이 인버터(24)로부터 제어 회로(70)에 인가된다. 그 때, 제1 디코드 라인(76)의 레벨이 "1"이 되어 제1디코드 라인(76)에 의해 억세스되는 용장 메모리의 메모리 셀이 동작 상태가 된다.
이 때, 주 메모리의 메모리 셀 대신 기록하는 정보를 기억해야할 용장 메모리의 억세스된 메모리 셀이 디스에이블되었다고 판단되면, 휴즈(86)이 단선된다(번호 3). 결과적으로 신호 레벨 "1"이 노드(220)으로부터 NOR게이트(74)에 인가되어 제1디코드 라인(22)의 레벨이 "0"이 된다. 한편, 레벨 "1"의 신호 둘 다 노드(220) 및 인버터(72)로부터 각각 NAND게이트(78)에 인가되어 신호 레벨 "0"이 NAND 게이트(78)로부터 NAND 게이트(80)으로 인가된다. 이 때, 인버터(124)의 출력 신호 레벨이 "1"이 되면, 제2디코드 라인(82)가 "1"이 된다. 그러므로, 제2 디코드 라인(82)에 의해 어드레스되는 용장 메모리의 메모리 셀은 동작 상태가 되어 선정된 정보가 제1디코드 라인(76)에 접속된 메모리 셀 대신 어드레스된 메모리 셀에 기억된다.
양호한 제3 실시예에서, 제1 및 제2 어드레스 신호가 제1 및 제2 디코더 회로의 휴즈 F1, F2, …, Fn 및 휴즈 B1, B2, …, Bn의 단락 패턴에 의해 결정되는 기억된 어드레스 신호와 일치할 때, 제1 및 제2 어드레스 디코드 라인(76 및 82)를 인에이블하기 위해 제1 및 제2 디코드 회로는 제1 및 제2 어드레스 신호를 각각 디코더하여 2개의 디스에이블된 주 메모리 셀 대신 그에 대응하는 2개의 용장 메모리 셀에 기록된다.
본 발명이 완전하고 분명한 설명을 위하여 특정 실시예에 관해 기술되었지만, 청구 범위가 제한되는 것은 아니며 본 분야에 숙련된 기술자들은 본 발명을 여러가지로 변경 및 교체할 수 있다.

Claims (5)

  1. 디스에이블된 주 메모리의 메모리 셀을 지정하는 어드레스를기억시키기 위한 수단, 어드레스 신호가 상기 기억 수단에 기억된 상기 어드레스와 일치할 때 제1디코드 신호를 발생시키기 위한 수단, 상기 제1 디코드 신호가 발생될 때 정보를 기억시키기 위한 용장 메모리의 메모리 셀, 및 상기 제1 디코드 신호의 반전된 신호인 제2 디코드 신호를 발생시키기 위해 상기 발생 수단을 복원시키기 위한 수단을 포함하는 것을 특징으로 하는 용장 디코더 회로.
  2. 제1항에 있어서, 상기 기억 수단이 상기 주 메모리의 상기 메모리 셀을 지정하기 위해 상기 어드레스에 따라 일부가 단락된 다수의 휴즈를 포함하는 것을 특징으로 하는 용장 디코더 회로.
  3. 제2항에 있어서, 상기 기억 수단이, 전력 공급기 전압과 그라운드 레벨 중 하나에 의해 결정되는 일정한 전위에 접속된 휴즈, 및 상기 휴즈가 단락되었을 때 상기 제2 디코드 신호가 상기 일정한 전위 신호에 대응하여 발생하도록 상기 발생 수단에 상기의 일정한 전압을 제공하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 용장 디코더 회로.
  4. 용장 메모리 셀의 제1메모리 셀이 어드레스되도록 제1어드레스 신호에 따라 제1디코드 신호를 발생시키기 위한 제1디코더회로.
    용장 메모리 셀의 제2 메모리 셀이 어드레스되도록 제2어드레스 신호에 따라 제2디코드 신호를 발생시키기 위한 제2디코더 회로, 및 상기 제1 메모리 셀이 디스에이블될 때, 상기 제1디코드 신호에 따라 상기 제2 메모리 셀을 어드레스하기 위한 제어회로를 포함하는 것을 특징으로 하는 용장 디코더 회로.
  5. 제4항에 있어서, 상기 회로가, 상기 제1메모리 셀이 디스에이블될 때 단락되는 휴즈, 상기 휴즈가 단락될 때 상기 비동작 상태가 되게 하기 위해 상기 제1디코드 신호를 반전시키기 위한 수단, 및 상기 휴즈가 단락될 때 상기 제2어드레스 신호가 발생되지 않는 상태하에서 상기 제2 디코드 신호를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 용장 디코더 회로.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04192198A (ja) * 1990-11-27 1992-07-10 Mitsubishi Electric Corp 冗長回路
US5550776A (en) * 1994-04-06 1996-08-27 Samsung Electronics Co., Ltd. Semiconductor memory device capable of driving word lines at high speed
EP0646866A3 (en) * 1993-09-30 1998-05-27 STMicroelectronics, Inc. Redundant line decoder master enable
KR0119888B1 (ko) * 1994-04-11 1997-10-30 윤종용 반도체 메모리장치의 결함구제방법 및 그 회로
US5548225A (en) * 1994-05-26 1996-08-20 Texas Instruments Incorportated Block specific spare circuit
JPH08111098A (ja) * 1994-10-12 1996-04-30 Nec Corp メモリ回路
JPH08212797A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体装置
KR0157344B1 (ko) * 1995-05-25 1998-12-01 김광호 반도체 메모리 장치의 퓨즈소자 회로
US5612918A (en) * 1995-12-29 1997-03-18 Sgs-Thomson Microelectronics, Inc. Redundancy architecture
US5771195A (en) * 1995-12-29 1998-06-23 Sgs-Thomson Microelectronics, Inc. Circuit and method for replacing a defective memory cell with a redundant memory cell
US5841709A (en) * 1995-12-29 1998-11-24 Stmicroelectronics, Inc. Memory having and method for testing redundant memory cells
US6037799A (en) * 1995-12-29 2000-03-14 Stmicroelectronics, Inc. Circuit and method for selecting a signal
JPH10123202A (ja) * 1996-10-21 1998-05-15 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US5886940A (en) * 1997-08-21 1999-03-23 Micron Technology, Inc. Self-protected circuit for non-selected programmable elements during programming
US6868019B2 (en) * 2003-07-02 2005-03-15 Micron Technology, Inc. Reduced power redundancy address decoder and comparison circuit
US7915916B2 (en) * 2006-06-01 2011-03-29 Micron Technology, Inc. Antifuse programming circuit with snapback select transistor
US7489180B2 (en) * 2006-07-28 2009-02-10 Texas Instruments Incorporated Systems and methods for efuse fusing time reduction
JP5650366B2 (ja) * 2007-10-29 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577294A (en) * 1983-04-18 1986-03-18 Advanced Micro Devices, Inc. Redundant memory circuit and method of programming and verifying the circuit
JPH0235699A (ja) * 1988-07-26 1990-02-06 Nec Corp 化合物半導体メモリデバイス
JPH02116098A (ja) * 1988-10-24 1990-04-27 Nec Corp 冗長回路を有する半導体メモリ
JPH02310898A (ja) * 1989-05-25 1990-12-26 Nec Corp メモリ回路
JPH03104097A (ja) * 1989-09-18 1991-05-01 Fujitsu Ltd 半導体記憶装置

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DE69119170D1 (de) 1996-06-05

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