JP3241302B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3241302B2 JP3241302B2 JP22494997A JP22494997A JP3241302B2 JP 3241302 B2 JP3241302 B2 JP 3241302B2 JP 22494997 A JP22494997 A JP 22494997A JP 22494997 A JP22494997 A JP 22494997A JP 3241302 B2 JP3241302 B2 JP 3241302B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- memory cell
- defective
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000002950 deficient Effects 0.000 claims abstract description 71
- 238000001514 detection method Methods 0.000 claims abstract description 38
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、不良メモリセルを冗長メモリセルと置換す
ることで救済が行われる半導体記憶装置に関する。
関し、特に、不良メモリセルを冗長メモリセルと置換す
ることで救済が行われる半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、この種の半導体記憶装置にお
いては、外部から与えられたアドレス信号によって指定
されたアドレスに対するデータの書き込み及び読み出し
を行うメモリセルアレイに不良のメモリセルが存在する
場合、そのメモリセルを予め冗長されたメモリセルと置
換することによって少しの不良からチップ全体を救済す
る冗長構成が採用されることが多く、そのために、与え
られたアドレス信号が不良メモリセルのアドレスかどう
かを判断するための不良アドレス検出回路が設けられて
いる。
いては、外部から与えられたアドレス信号によって指定
されたアドレスに対するデータの書き込み及び読み出し
を行うメモリセルアレイに不良のメモリセルが存在する
場合、そのメモリセルを予め冗長されたメモリセルと置
換することによって少しの不良からチップ全体を救済す
る冗長構成が採用されることが多く、そのために、与え
られたアドレス信号が不良メモリセルのアドレスかどう
かを判断するための不良アドレス検出回路が設けられて
いる。
【０００３】図５は、従来の不良アドレス検出回路の一
構成例を示す回路図である。
構成例を示す回路図である。
【０００４】本従来例は図５に示すように、アドレス信
号Ａ０Ｔ〜Ａ３Ｔがそれぞれ入力されるヒューズｆ１，
ｆ３，ｆ５，ｆ７と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそ
れぞれ反転させ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとし
て出力するインバータＩｎｖ１〜Ｉｎｖ４と、インバー
タＩｎｖ１〜Ｉｎｖ４から出力された反転アドレス信号
Ａ０Ｎ〜Ａ３Ｎがそれぞれ入力されるヒューズｆ２，ｆ
４，ｆ６，ｆ８と、ゲート端子にヒューズｆ１〜ｆ８の
他端がそれぞれ接続され、不良メモリセル以外のアドレ
スを検出した場合にＯＮ状態となるトランジスタＴｒ１
〜Ｔｒ８と、ドレイン端子がトランジスタＴｒ１〜Ｔｒ
８のソース端子と共通接続され、不良アドレス検出結果
となるＣＯＭＰ信号のプリチャージを行うトランジスタ
Ｔｒ１８とから構成されている。
号Ａ０Ｔ〜Ａ３Ｔがそれぞれ入力されるヒューズｆ１，
ｆ３，ｆ５，ｆ７と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそ
れぞれ反転させ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとし
て出力するインバータＩｎｖ１〜Ｉｎｖ４と、インバー
タＩｎｖ１〜Ｉｎｖ４から出力された反転アドレス信号
Ａ０Ｎ〜Ａ３Ｎがそれぞれ入力されるヒューズｆ２，ｆ
４，ｆ６，ｆ８と、ゲート端子にヒューズｆ１〜ｆ８の
他端がそれぞれ接続され、不良メモリセル以外のアドレ
スを検出した場合にＯＮ状態となるトランジスタＴｒ１
〜Ｔｒ８と、ドレイン端子がトランジスタＴｒ１〜Ｔｒ
８のソース端子と共通接続され、不良アドレス検出結果
となるＣＯＭＰ信号のプリチャージを行うトランジスタ
Ｔｒ１８とから構成されている。
【０００５】ここで、上述したヒューズｆ１〜ｆ８にお
いては、メモリセルアレイに不良のメモリセルが存在し
た場合に外部アドレスがこの不良メモリセルのアドレス
を指定した時だけ、トランジスタＴｒ１〜Ｔｒ８が全て
ＯＦＦ状態となるようにヒューズｆ１〜ｆ８の中から所
定のヒューズを切断する。例えば、アドレス（Ａ０Ｔ，
Ａ１Ｔ，Ａ２Ｔ，Ａ３Ｔ）＝（０，１，１，０）のメモ
リセルが不良であった場合、ヒューズｆ２，ｆ３，ｆ
５，ｆ８を切断すれば、外部アドレスがこの不良メモリ
セルのアドレスを指定した時だけ、トランジスタＴｒ１
〜Ｔｒ８が全てＯＦＦ状態となり、外部アドレス信号が
この不良メモリセル以外のアドレスを指定した時は、ト
ランジスタＴｒ１〜Ｔｒ８のいずれかがＯＮ状態とな
る。
いては、メモリセルアレイに不良のメモリセルが存在し
た場合に外部アドレスがこの不良メモリセルのアドレス
を指定した時だけ、トランジスタＴｒ１〜Ｔｒ８が全て
ＯＦＦ状態となるようにヒューズｆ１〜ｆ８の中から所
定のヒューズを切断する。例えば、アドレス（Ａ０Ｔ，
Ａ１Ｔ，Ａ２Ｔ，Ａ３Ｔ）＝（０，１，１，０）のメモ
リセルが不良であった場合、ヒューズｆ２，ｆ３，ｆ
５，ｆ８を切断すれば、外部アドレスがこの不良メモリ
セルのアドレスを指定した時だけ、トランジスタＴｒ１
〜Ｔｒ８が全てＯＦＦ状態となり、外部アドレス信号が
この不良メモリセル以外のアドレスを指定した時は、ト
ランジスタＴｒ１〜Ｔｒ８のいずれかがＯＮ状態とな
る。
【０００６】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
レス検出回路の動作について説明する。
【０００７】まず、外部から入力されるプリチャージ信
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする。不良アドレス検出はこのプリチャージ終
了後に行われる。
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする。不良アドレス検出はこのプリチャージ終
了後に行われる。
【０００８】外部アドレス信号がメモリセルアレイの正
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ８のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる。
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ８のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる。
【０００９】一方、外部アドレス信号が不良メモリセル
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ８が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する。
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ８が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する。
【００１０】このＣＯＭＰ信号がロウレベルの場合はメ
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
【００１１】以上のように、メモリセルアレイに不良メ
モリセルが存在しても、この不良メモリセルを予め冗長
されたメモリセルと置換することでチップ全体を救済す
ることができる。
モリセルが存在しても、この不良メモリセルを予め冗長
されたメモリセルと置換することでチップ全体を救済す
ることができる。
【００１２】
【発明が解決しようとする課題】上述したような従来の
不良アドレス検出回路においては、アドレス信号が入力
されるトランジスタとそのアドレス信号が反転した反転
アドレス信号が入力されるトランジスタとがアドレスの
各ビットのそれぞれにおいて別々に設けられており、外
部アドレス信号が不良メモリセルのアドレスを指定した
時だけ、トランジスタが全てＯＦＦ状態となるように、
各トランジスタに接続されたヒューズのうち所定のヒュ
ーズが切断されているため、その場合、切断されたヒュ
ーズに接続されたトランジスタは不良メモリセルのアド
レス検出に関して不必要となる。
不良アドレス検出回路においては、アドレス信号が入力
されるトランジスタとそのアドレス信号が反転した反転
アドレス信号が入力されるトランジスタとがアドレスの
各ビットのそれぞれにおいて別々に設けられており、外
部アドレス信号が不良メモリセルのアドレスを指定した
時だけ、トランジスタが全てＯＦＦ状態となるように、
各トランジスタに接続されたヒューズのうち所定のヒュ
ーズが切断されているため、その場合、切断されたヒュ
ーズに接続されたトランジスタは不良メモリセルのアド
レス検出に関して不必要となる。
【００１３】ここで、不必要なトランジスタの数が多く
なると、不良メモリセル検出結果となるＣＯＭＰ信号の
負荷容量が増大し、信号が遅延してしまうという問題点
がある。
なると、不良メモリセル検出結果となるＣＯＭＰ信号の
負荷容量が増大し、信号が遅延してしまうという問題点
がある。
【００１４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、不良メモリ
セル検出結果となるＣＯＭＰ信号の負荷容量を減少させ
ることができる半導体記憶装置を提供することを目的と
する。
する問題点に鑑みてなされたものであって、不良メモリ
セル検出結果となるＣＯＭＰ信号の負荷容量を減少させ
ることができる半導体記憶装置を提供することを目的と
する。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のメモリセルから成り、外部からのア
ドレス信号により指定されたアドレスに対しデータの書
き込み及び読み出しを行うメモリセルアレイと、該メモ
リセルアレイに不良のメモリセルが存在する場合、前記
メモリセルアレイに代わってデータの書き込み及び読み
出しを行う冗長メモリセルアレイと、入力されたアドレ
スが前記不良のメモリセルのアドレスであるかかどうか
を判断するための不良アドレス検出回路とを有してなる
半導体記憶装置において、前記不良アドレス検出回路
は、前記アドレス信号のビット数分設けられ、該アドレ
ス信号が各一端に入力される第１のヒューズ群と、前記
アドレス信号のビット数分設けられ、該アドレス信号が
反転した反転アドレス信号が各一端に入力される第２の
ヒューズ群と、前記第１のヒューズ群の各他端と前記第
２のヒューズ群の各他端とがゲート端子に接続され、前
記第１のヒューズ群を介して入力される前記アドレス信
号または前記第２のヒューズ群を介して入力される前記
反転アドレス信号に基づいて、前記アドレス信号により
指定されたアドレスが前記不良のメモリセルのアドレス
であるかどうかを検出する第１のトランジスタ群と、 外
部からのプリチャージ信号を受けて、前記不良アドレス
検出回路の出力端子を電源電圧にチャージするチャージ
用トランジスタと、前記プリチャージ信号を受けて、前
記第１のトランジスタ群の各ゲート端子を接地させ、前
記第１のトランジスタ群をＯＦＦさせる第２のトランジ
スタ群とを有し、前記第１のトランジスタ群の各出力端
子が当該不良アドレス検出回路の出力端子に接続されて
いることを特徴とする。
に本発明は、複数のメモリセルから成り、外部からのア
ドレス信号により指定されたアドレスに対しデータの書
き込み及び読み出しを行うメモリセルアレイと、該メモ
リセルアレイに不良のメモリセルが存在する場合、前記
メモリセルアレイに代わってデータの書き込み及び読み
出しを行う冗長メモリセルアレイと、入力されたアドレ
スが前記不良のメモリセルのアドレスであるかかどうか
を判断するための不良アドレス検出回路とを有してなる
半導体記憶装置において、前記不良アドレス検出回路
は、前記アドレス信号のビット数分設けられ、該アドレ
ス信号が各一端に入力される第１のヒューズ群と、前記
アドレス信号のビット数分設けられ、該アドレス信号が
反転した反転アドレス信号が各一端に入力される第２の
ヒューズ群と、前記第１のヒューズ群の各他端と前記第
２のヒューズ群の各他端とがゲート端子に接続され、前
記第１のヒューズ群を介して入力される前記アドレス信
号または前記第２のヒューズ群を介して入力される前記
反転アドレス信号に基づいて、前記アドレス信号により
指定されたアドレスが前記不良のメモリセルのアドレス
であるかどうかを検出する第１のトランジスタ群と、 外
部からのプリチャージ信号を受けて、前記不良アドレス
検出回路の出力端子を電源電圧にチャージするチャージ
用トランジスタと、前記プリチャージ信号を受けて、前
記第１のトランジスタ群の各ゲート端子を接地させ、前
記第１のトランジスタ群をＯＦＦさせる第２のトランジ
スタ群とを有し、前記第１のトランジスタ群の各出力端
子が当該不良アドレス検出回路の出力端子に接続されて
いることを特徴とする。
【００１６】また、前記不良アドレス検出回路は、前記
第１及び第２のヒューズ群に接続され、前記アドレス信
号の前記第１のヒューズ群への入力及び前記反転アドレ
ス信号の前記第２のヒューズ群への入力を制御する第３
のトランジスタ群と、該第３のトランジスタ群の動作を
制御するための制御信号を発生させるフリップフロップ
とを有することを特徴とする。
第１及び第２のヒューズ群に接続され、前記アドレス信
号の前記第１のヒューズ群への入力及び前記反転アドレ
ス信号の前記第２のヒューズ群への入力を制御する第３
のトランジスタ群と、該第３のトランジスタ群の動作を
制御するための制御信号を発生させるフリップフロップ
とを有することを特徴とする。
【００１７】また、前記フリップフロップは、前記不良
のメモリセルが存在する場合のみ、前記アドレス信号が
前記第１のヒューズ群に入力され、かつ、前記反転アド
レス信号が前記第２のヒューズ群に入力されるような前
記制御信号を前記第３のトランジスタ群に対して出力す
ることを特徴とする。
のメモリセルが存在する場合のみ、前記アドレス信号が
前記第１のヒューズ群に入力され、かつ、前記反転アド
レス信号が前記第２のヒューズ群に入力されるような前
記制御信号を前記第３のトランジスタ群に対して出力す
ることを特徴とする。
【００１８】
【００１９】（作用） 上記のように構成された本発明においては、それぞれア
ドレスの各ビット毎の相補の信号が、第１のトランジス
タ群内の同一のトランジスタのゲート信号とされている
ので、従来のものと比べて第１のトランジスタ群の数が
半数となり、不良メモリセル検出結果となるＣＯＭＰ信
号の負荷容量が減少する。
ドレスの各ビット毎の相補の信号が、第１のトランジス
タ群内の同一のトランジスタのゲート信号とされている
ので、従来のものと比べて第１のトランジスタ群の数が
半数となり、不良メモリセル検出結果となるＣＯＭＰ信
号の負荷容量が減少する。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】（第１の実施の形態）図１は、本発明の半
導体記憶装置に用いられる不良アドレス検出回路の第１
の実施の形態を示す回路図である。
導体記憶装置に用いられる不良アドレス検出回路の第１
の実施の形態を示す回路図である。
【００２２】本形態は図１に示すように、Ｒｅｄ信号を
発生させるフリップフロップＦＦ１と、ゲート端子にフ
リップフロップＦＦ１にて発生したＲｅｄ信号が入力さ
れ、入力されたＲｅｄ信号に基づいて、アドレス信号Ａ
０Ｔ〜Ａ３Ｔをそれぞれ通過させるか遮断するかの制御
を行うトランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ
１５と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそれぞれ反転さ
せ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとして出力するイ
ンバータＩｎｖ１〜Ｉｎｖ４と、ゲート端子にフリップ
フロップＦＦ１にて発生したＲｅｄ信号が入力され、入
力されたＲｅｄ信号に基づいて、インバータＩｎｖ１〜
Ｉｎｖ４から出力された反転アドレス信号Ａ０Ｎ〜Ａ３
Ｎをそれぞれ通過させるか遮断するかの制御を行うトラ
ンジスタＴｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６と、
トランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ１５の
ドレイン端子にそれぞれ接続された第１のヒューズ群で
あるヒューズｆ１，ｆ３，ｆ５，ｆ７と、トランジスタ
Ｔｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６のドレイン端
子にそれぞれ接続された第２のヒューズ群であるヒュー
ズｆ２，ｆ４，ｆ６，ｆ８と、ゲート端子にヒューズｆ
１，ｆ２の他端が接続され、不良メモリセル以外のアド
レスを検出した場合にＯＮ状態となるトランジスタＴｒ
１と、ゲート端子にヒューズｆ３，ｆ４の他端が接続さ
れ、不良メモリセル以外のアドレスを検出した場合にＯ
Ｎ状態となるトランジスタＴｒ２と、ゲート端子にヒュ
ーズｆ５，ｆ６の他端が接続され、不良メモリセル以外
のアドレスを検出した場合にＯＮ状態となるトランジス
タＴｒ３と、ゲート端子にヒューズｆ７，ｆ８の他端が
接続され、不良メモリセル以外のアドレスを検出した場
合にＯＮ状態となるトランジスタＴｒ４と、ドレイン端
子がトランジスタＴｒ１〜Ｔｒ４のソース端子と共通接
続され、不良アドレス検出結果となるＣＯＭＰ信号のプ
リチャージを行うチャージ用トランジスタＴｒ１８と、
ＣＯＭＰ信号とＧＮＤとの間に接続され、ゲート端子に
Ｒｅｄ信号が反転した信号が入力されるトランジスタＴ
ｒ１７とから構成されており、フリップフロップＦＦ１
においては、内部にヒューズｆ９が設けられており、ヒ
ューズｆ９が切断されるとＲｅｄ信号が発生するように
構成されている。なお、トランジスタＴｒ１〜Ｔｒ４か
ら第１のトランジスタ群が構成され、トランジスタＴｒ
９〜Ｔｒ１６から第３のトランジスタ群が構成されてい
る。
発生させるフリップフロップＦＦ１と、ゲート端子にフ
リップフロップＦＦ１にて発生したＲｅｄ信号が入力さ
れ、入力されたＲｅｄ信号に基づいて、アドレス信号Ａ
０Ｔ〜Ａ３Ｔをそれぞれ通過させるか遮断するかの制御
を行うトランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ
１５と、アドレス信号Ａ０Ｔ〜Ａ３Ｔをそれぞれ反転さ
せ、反転アドレス信号Ａ０Ｎ〜Ａ３Ｎとして出力するイ
ンバータＩｎｖ１〜Ｉｎｖ４と、ゲート端子にフリップ
フロップＦＦ１にて発生したＲｅｄ信号が入力され、入
力されたＲｅｄ信号に基づいて、インバータＩｎｖ１〜
Ｉｎｖ４から出力された反転アドレス信号Ａ０Ｎ〜Ａ３
Ｎをそれぞれ通過させるか遮断するかの制御を行うトラ
ンジスタＴｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６と、
トランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ１５の
ドレイン端子にそれぞれ接続された第１のヒューズ群で
あるヒューズｆ１，ｆ３，ｆ５，ｆ７と、トランジスタ
Ｔｒ１０，Ｔｒ１２，Ｔｒ１４，Ｔｒ１６のドレイン端
子にそれぞれ接続された第２のヒューズ群であるヒュー
ズｆ２，ｆ４，ｆ６，ｆ８と、ゲート端子にヒューズｆ
１，ｆ２の他端が接続され、不良メモリセル以外のアド
レスを検出した場合にＯＮ状態となるトランジスタＴｒ
１と、ゲート端子にヒューズｆ３，ｆ４の他端が接続さ
れ、不良メモリセル以外のアドレスを検出した場合にＯ
Ｎ状態となるトランジスタＴｒ２と、ゲート端子にヒュ
ーズｆ５，ｆ６の他端が接続され、不良メモリセル以外
のアドレスを検出した場合にＯＮ状態となるトランジス
タＴｒ３と、ゲート端子にヒューズｆ７，ｆ８の他端が
接続され、不良メモリセル以外のアドレスを検出した場
合にＯＮ状態となるトランジスタＴｒ４と、ドレイン端
子がトランジスタＴｒ１〜Ｔｒ４のソース端子と共通接
続され、不良アドレス検出結果となるＣＯＭＰ信号のプ
リチャージを行うチャージ用トランジスタＴｒ１８と、
ＣＯＭＰ信号とＧＮＤとの間に接続され、ゲート端子に
Ｒｅｄ信号が反転した信号が入力されるトランジスタＴ
ｒ１７とから構成されており、フリップフロップＦＦ１
においては、内部にヒューズｆ９が設けられており、ヒ
ューズｆ９が切断されるとＲｅｄ信号が発生するように
構成されている。なお、トランジスタＴｒ１〜Ｔｒ４か
ら第１のトランジスタ群が構成され、トランジスタＴｒ
９〜Ｔｒ１６から第３のトランジスタ群が構成されてい
る。
【００２３】ここで、アドレスの各ビット毎に、相補の
信号は共に、不良アドレス検出結果となるＣＯＭＰ信号
をロウレベルとするトランジスタＴｒ１〜Ｔｒ４のうち
同一のトランジスタのゲート端子に入力される（例え
ば、トランジスタＴｒ９とヒューズｆ１を介したアドレ
ス信号Ａ０Ｔと、トランジスタＴｒ１０とヒューズｆ２
を介した反転アドレス信号Ａ０Ｎとが共に、トランジス
タＴｒ１のゲートに入力される）。
信号は共に、不良アドレス検出結果となるＣＯＭＰ信号
をロウレベルとするトランジスタＴｒ１〜Ｔｒ４のうち
同一のトランジスタのゲート端子に入力される（例え
ば、トランジスタＴｒ９とヒューズｆ１を介したアドレ
ス信号Ａ０Ｔと、トランジスタＴｒ１０とヒューズｆ２
を介した反転アドレス信号Ａ０Ｎとが共に、トランジス
タＴｒ１のゲートに入力される）。
【００２４】また、トランジスタＴｒ１７においては、
Ｒｅｄ信号の反転信号ＮｏＲｅｄ信号によりＲｅｄ Ｐ
／Ｗ時、または不良メモリセルが無い場合、メモリセル
アレイを動作状態、冗長メモリセルを非動作状態とする
ためにＣＯＭＰ信号をロウレベルとする。すなわち、ヒ
ューズｆ９が切断されないと冗長メモリセルとの置換は
行われない。
Ｒｅｄ信号の反転信号ＮｏＲｅｄ信号によりＲｅｄ Ｐ
／Ｗ時、または不良メモリセルが無い場合、メモリセル
アレイを動作状態、冗長メモリセルを非動作状態とする
ためにＣＯＭＰ信号をロウレベルとする。すなわち、ヒ
ューズｆ９が切断されないと冗長メモリセルとの置換は
行われない。
【００２５】また、ヒューズｆ１〜ｆ８においては、メ
モリセルアレイに不良のメモリセルが存在し、外部アド
レスがこの不良メモリセルのアドレスを指定した時だ
け、トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態とな
るように切断される。
モリセルアレイに不良のメモリセルが存在し、外部アド
レスがこの不良メモリセルのアドレスを指定した時だ
け、トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態とな
るように切断される。
【００２６】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
レス検出回路の動作について説明する。
【００２７】図２は、図１に示した不良アドレス検出回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【００２８】メモリセルアレイに不良メモリセルが存在
する場合、ヒューズｆ９を切断するとともに、外部アド
レスがこの不良メモリセルのアドレスを指定した時だけ
トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態となるよ
うにヒューズｆ１〜ｆ８の中から所定のヒューズを切断
する。
する場合、ヒューズｆ９を切断するとともに、外部アド
レスがこの不良メモリセルのアドレスを指定した時だけ
トランジスタＴｒ１〜Ｔｒ４が全てＯＦＦ状態となるよ
うにヒューズｆ１〜ｆ８の中から所定のヒューズを切断
する。
【００２９】まず、外部から入力されるプリチャージ信
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする（Ｔ１）。不良アドレス検出はこのプリチ
ャージ終了後に行われる。
号によってトランジスタＴｒ１８をある一定期間ＯＮ状
態とし、それにより、ＣＯＭＰ信号をハイレベルにプリ
チャージする（Ｔ１）。不良アドレス検出はこのプリチ
ャージ終了後に行われる。
【００３０】外部アドレス信号がメモリセルアレイの正
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ４のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる（Ｔ２）。
常のメモリセルのアドレスを指定した場合、トランジス
タＴｒ１〜Ｔｒ４のいずれかがＯＮ状態となるため、Ｃ
ＯＭＰ信号はロウレベルとなる（Ｔ２）。
【００３１】一方、外部アドレス信号が不良メモリセル
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ４が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する（Ｔ３）。
のアドレスを指定した場合は、トランジスタＴｒ１〜Ｔ
ｒ４が全てＯＦＦ状態となるため、ＣＯＭＰ信号はハイ
レベルを保持する（Ｔ３）。
【００３２】このＣＯＭＰ信号がロウレベルの場合はメ
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
モリセルアレイを動作状態、冗長メモリセルを非動作状
態とし、また、ＣＯＭＰ信号がハイレベルの場合はメモ
リセルアレイを非動作状態、冗長メモリセルを動作状態
とする。
【００３３】（第２の実施の形態）図３は、本発明の半
導体記憶装置に用いられる不良アドレス検出回路の第２
の実施の形態を示す回路図であり、図１に示した回路に
貫通電流対策が施されたものが示されている。
導体記憶装置に用いられる不良アドレス検出回路の第２
の実施の形態を示す回路図であり、図１に示した回路に
貫通電流対策が施されたものが示されている。
【００３４】本形態は図３に示すように、トランジスタ
Ｔｒ１８からトランジスタＴｒ１〜Ｔｒ４のいずれかに
流れる貫通電流（例えば、図１中Ｉ１）対策のため、図
１に示した回路に、プリチャージ信号によりトランジス
タＴｒ１〜Ｔｒ４のゲート端子に対してロウレベルの信
号を出力し、プリチャージ中はトランジスタＴｒ１〜Ｔ
ｒ４をＯＦＦ状態とするトランジスタＴｒ１９〜Ｔｒ２
２と、フリップフロップＦＦ１にて発生するＲｅｄ信号
とプリチャージ信号の反転信号であり有効アドレスの出
力中はハイレベルを保持するＡＥ信号とを入力とし、Ａ
ＥＲｅｄ信号を出力するＡＮＤゲートＡ１と、ＮｏＲｅ
ｄ信号とＡＥ信号とを入力とし、ＡＥＮｏＲｅｄ信号を
出力するＡＮＤゲートＡ２とが新たに設けられて構成さ
れている。なお、トランジスタＴｒ１９〜Ｔｒ２２から
第２のトランジスタ群が構成されている。
Ｔｒ１８からトランジスタＴｒ１〜Ｔｒ４のいずれかに
流れる貫通電流（例えば、図１中Ｉ１）対策のため、図
１に示した回路に、プリチャージ信号によりトランジス
タＴｒ１〜Ｔｒ４のゲート端子に対してロウレベルの信
号を出力し、プリチャージ中はトランジスタＴｒ１〜Ｔ
ｒ４をＯＦＦ状態とするトランジスタＴｒ１９〜Ｔｒ２
２と、フリップフロップＦＦ１にて発生するＲｅｄ信号
とプリチャージ信号の反転信号であり有効アドレスの出
力中はハイレベルを保持するＡＥ信号とを入力とし、Ａ
ＥＲｅｄ信号を出力するＡＮＤゲートＡ１と、ＮｏＲｅ
ｄ信号とＡＥ信号とを入力とし、ＡＥＮｏＲｅｄ信号を
出力するＡＮＤゲートＡ２とが新たに設けられて構成さ
れている。なお、トランジスタＴｒ１９〜Ｔｒ２２から
第２のトランジスタ群が構成されている。
【００３５】ここで、ヒューズｆ９が切断された場合、
プリチャージ中にアドレスからトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流（例えば、図３中Ｉ２）対策
のため、トランジスタＴｒ９〜Ｔｒ１６において、Ｎｏ
Ｒｅｄ信号によりアドレス信号Ａ０Ｔ〜Ａ３Ｔまたは反
転アドレス信号Ａ０Ｎ〜Ａ３Ｎを通過させるか遮断する
かの制御が行われる。
プリチャージ中にアドレスからトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流（例えば、図３中Ｉ２）対策
のため、トランジスタＴｒ９〜Ｔｒ１６において、Ｎｏ
Ｒｅｄ信号によりアドレス信号Ａ０Ｔ〜Ａ３Ｔまたは反
転アドレス信号Ａ０Ｎ〜Ａ３Ｎを通過させるか遮断する
かの制御が行われる。
【００３６】一方、ヒューズｆ９が切断されない場合、
トランジスタＴｒ１８からトランジスタＴｒ１７に流れ
る貫通電流（例えば、図１中Ｉ３）対策のため、トラン
ジスタＴｒ１７によって、ＡＥＮｏＲｅｄ信号によりＣ
ＯＭＰ信号がロウレベルとなる。
トランジスタＴｒ１８からトランジスタＴｒ１７に流れ
る貫通電流（例えば、図１中Ｉ３）対策のため、トラン
ジスタＴｒ１７によって、ＡＥＮｏＲｅｄ信号によりＣ
ＯＭＰ信号がロウレベルとなる。
【００３７】以下に、上記のように構成された不良アド
レス検出回路の動作について説明する。
レス検出回路の動作について説明する。
【００３８】図４は、図３に示した不良アドレス検出回
路の動作を説明するためのタイミングチャートであり、
（ａ）はヒューズｆ９が切断されていない場合のタイミ
ングチャート、（ｂ）はヒューズｆ９が切断された場合
のタイミングチャートである。
路の動作を説明するためのタイミングチャートであり、
（ａ）はヒューズｆ９が切断されていない場合のタイミ
ングチャート、（ｂ）はヒューズｆ９が切断された場合
のタイミングチャートである。
【００３９】なお、不良アドレス検出に関する動作は、
前述した第１の実施の形態における動作と同様であるた
め省略し、ここでは、貫通電流対策に関する回路の動作
についてのみ説明する。
前述した第１の実施の形態における動作と同様であるた
め省略し、ここでは、貫通電流対策に関する回路の動作
についてのみ説明する。
【００４０】ヒューズｆ９が切断されていない場合は図
４（ａ）に示すように、ＡＥＲｅｄ信号がロウレベルと
なるため、トランジスタＴｒ９〜Ｔｒ１６が全てＯＦＦ
状態となり、アドレス信号からトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流は無い。
４（ａ）に示すように、ＡＥＲｅｄ信号がロウレベルと
なるため、トランジスタＴｒ９〜Ｔｒ１６が全てＯＦＦ
状態となり、アドレス信号からトランジスタＴｒ１９〜
Ｔｒ２２に流れる貫通電流は無い。
【００４１】また、ＡＥＮｏＲｅｄ信号はプリチャージ
中にロウレベルとなるので（Ｔ１）、トランジスタＴｒ
１７がＯＦＦ状態となり、トランジスタＴｒ１８からト
ランジスタＴｒ１７に流れる貫通電流は無い。
中にロウレベルとなるので（Ｔ１）、トランジスタＴｒ
１７がＯＦＦ状態となり、トランジスタＴｒ１８からト
ランジスタＴｒ１７に流れる貫通電流は無い。
【００４２】一方、ヒューズｆ９が切断されている場合
は図４（ｂ）に示すように、ＡＥＮｏＲｅｄ信号がロウ
レベルとなるため、トランジスタＴｒ１７がＯＦＦ状態
となり、トランジスタＴｒ１８からトランジスタＴｒ１
７に流れる貫通電流は無い。
は図４（ｂ）に示すように、ＡＥＮｏＲｅｄ信号がロウ
レベルとなるため、トランジスタＴｒ１７がＯＦＦ状態
となり、トランジスタＴｒ１８からトランジスタＴｒ１
７に流れる貫通電流は無い。
【００４３】また、ＡＥＲｅｄ信号はプリチャージ中に
ロウレベルとなるので（Ｔ１）、トランジスタＴｒ９〜
Ｔｒ１６が全てＯＦＦ状態となり、アドレス信号からト
ランジスタＴｒ１９〜Ｔｒ２２に流れる貫通電流は無
い。
ロウレベルとなるので（Ｔ１）、トランジスタＴｒ９〜
Ｔｒ１６が全てＯＦＦ状態となり、アドレス信号からト
ランジスタＴｒ１９〜Ｔｒ２２に流れる貫通電流は無
い。
【００４４】上述したような不良アドレス検出回路が半
導体記憶装置に設けられることにより、外部から与えら
れたアドレス信号によって指定されたアドレスに対する
データの書き込み及び読み出しを行うメモリセルアレイ
に不良のメモリセルが存在する場合、そのメモリセル
が、冗長メモリセルアレイ内において予め冗長されたメ
モリセルと置換され、それにより、少しの不良からチッ
プ全体が救済される。
導体記憶装置に設けられることにより、外部から与えら
れたアドレス信号によって指定されたアドレスに対する
データの書き込み及び読み出しを行うメモリセルアレイ
に不良のメモリセルが存在する場合、そのメモリセル
が、冗長メモリセルアレイ内において予め冗長されたメ
モリセルと置換され、それにより、少しの不良からチッ
プ全体が救済される。
【００４５】
【発明の効果】以上説明したように本発明においては、
それぞれアドレスの各ビット毎の相補の信号が、第１の
トランジスタ群内の同一のトランジスタのゲート信号と
されているため、従来のものと比べて第１のトランジス
タ群の数が半数となり、不良メモリセル検出結果となる
ＣＯＭＰ信号の負荷容量を減少させることができる。
それぞれアドレスの各ビット毎の相補の信号が、第１の
トランジスタ群内の同一のトランジスタのゲート信号と
されているため、従来のものと比べて第１のトランジス
タ群の数が半数となり、不良メモリセル検出結果となる
ＣＯＭＰ信号の負荷容量を減少させることができる。
【００４６】それにより、不良アドレス検出結果となる
ＣＯＭＰ信号の動作の高速化を図ることができる。
ＣＯＭＰ信号の動作の高速化を図ることができる。
【図１】本発明の半導体記憶装置に用いられる不良アド
レス検出回路の第１の実施の形態を示す回路図である。
レス検出回路の第１の実施の形態を示す回路図である。
【図２】図１に示した不良アドレス検出回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図３】本発明の半導体記憶装置に用いられる不良アド
レス検出回路の第２の実施の形態を示す回路図である。
レス検出回路の第２の実施の形態を示す回路図である。
【図４】図３に示した不良アドレス検出回路の動作を説
明するためのタイミングチャートであり、（ａ）はヒュ
ーズが切断されていない場合のタイミングチャート、
（ｂ）はヒューズが切断された場合のタイミングチャー
トである。
明するためのタイミングチャートであり、（ａ）はヒュ
ーズが切断されていない場合のタイミングチャート、
（ｂ）はヒューズが切断された場合のタイミングチャー
トである。
【図５】従来の不良アドレス検出回路の一構成例を示す
回路図である。
回路図である。
Ａ１，Ａ２ ＡＮＤゲート ＦＦ１ フリップフロップ ｆ１〜ｆ９ ヒューズ Ｉｎｖ１〜Ｉｎｖ４ インバータ Ｔｒ１〜Ｔｒ２２ トランジスタ
Claims (3)
- 【請求項１】 複数のメモリセルから成り、外部からの
アドレス信号により指定されたアドレスに対しデータの
書き込み及び読み出しを行うメモリセルアレイと、 該メモリセルアレイに不良のメモリセルが存在する場
合、前記メモリセルアレイに代わってデータの書き込み
及び読み出しを行う冗長メモリセルアレイと、 入力されたアドレスが前記不良のメモリセルのアドレス
であるかかどうかを判断するための不良アドレス検出回
路とを有してなる半導体記憶装置において、 前記不良アドレス検出回路は、 前記アドレス信号のビット数分設けられ、該アドレス信
号が各一端に入力される第１のヒューズ群と、 前記アドレス信号のビット数分設けられ、該アドレス信
号が反転した反転アドレス信号が各一端に入力される第
２のヒューズ群と、前記第１のヒューズ群の各他端と前記第２のヒューズ群
の各他端とがゲート端子に接続され、 前記第１のヒュー
ズ群を介して入力される前記アドレス信号または前記第
２のヒューズ群を介して入力される前記反転アドレス信
号に基づいて、前記アドレス信号により指定されたアド
レスが前記不良のメモリセルのアドレスであるかどうか
を検出する第１のトランジスタ群と、 外部からのプリチャージ信号を受けて、前記不良アドレ
ス検出回路の出力端子を電源電圧にチャージするチャー
ジ用トランジスタと、 前記プリチャージ信号を受けて、前記第１のトランジス
タ群の各ゲート端子を接地させ、前記第１のトランジス
タ群をＯＦＦさせる第２のトランジスタ群とを有し、 前記第１のトランジスタ群の各出力端子が当該不良アド
レス検出回路の出力端子に接続されている ことを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記不良アドレス検出回路は、 前記第１及び第２のヒューズ群に接続され、前記アドレ
ス信号の前記第１のヒューズ群への入力及び前記反転ア
ドレス信号の前記第２のヒューズ群への入力を 制御する
第３のトランジスタ群と、 該第３のトランジスタ群の動作を制御するための制御信
号を発生させるフリップフロップとを有することを特徴
とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記フリップフロップは、前記不良のメモリセルが存在
する場合のみ、前記アドレス信号が前記第１のヒューズ
群に入力され、かつ、前記反転アドレス信号が前記第２
のヒューズ群に入力されるような前記制御信号を前記第
３のトランジスタ群に対して出力することを特徴とする
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22494997A JP3241302B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体記憶装置 |
| KR1019980033726A KR100281834B1 (ko) | 1997-08-21 | 1998-08-20 | 반도체 기억 장치 |
| TW087113749A TW380258B (en) | 1997-08-21 | 1998-08-20 | Semiconductor memory device |
| US09/138,010 US5973969A (en) | 1997-08-21 | 1998-08-21 | Defective memory cell address detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22494997A JP3241302B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166881A JPH1166881A (ja) | 1999-03-09 |
| JP3241302B2 true JP3241302B2 (ja) | 2001-12-25 |
Family
ID=16821725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22494997A Expired - Fee Related JP3241302B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5973969A (ja) |
| JP (1) | JP3241302B2 (ja) |
| KR (1) | KR100281834B1 (ja) |
| TW (1) | TW380258B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310538B1 (ko) * | 1998-05-29 | 2001-12-17 | 박종섭 | 리던던시 회로 |
| KR100301042B1 (ko) * | 1998-07-15 | 2001-09-06 | 윤종용 | 레이아웃면적을최소화하는리던던시회로 |
| JP3307349B2 (ja) * | 1998-12-15 | 2002-07-24 | 日本電気株式会社 | プログラム回路および冗長アドレスデコーダ |
| US6421284B1 (en) | 2000-05-26 | 2002-07-16 | Hitachi, Limited | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3076195B2 (ja) * | 1994-04-27 | 2000-08-14 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR0167678B1 (ko) * | 1995-08-22 | 1999-02-01 | 김광호 | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 |
| KR0164806B1 (ko) * | 1995-08-25 | 1999-02-01 | 김광호 | 반도체 메모리장치의 리던던시 디코더회로 |
| JP2710237B2 (ja) * | 1995-09-18 | 1998-02-10 | 日本電気株式会社 | 半導体記憶装置およびその冗長メモリセル部の置換方法 |
| JP2982695B2 (ja) * | 1996-07-15 | 1999-11-29 | 日本電気株式会社 | 半導体メモリ |
| KR100220555B1 (ko) * | 1996-10-30 | 1999-09-15 | 윤종용 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
-
1997
- 1997-08-21 JP JP22494997A patent/JP3241302B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-20 TW TW087113749A patent/TW380258B/zh not_active IP Right Cessation
- 1998-08-20 KR KR1019980033726A patent/KR100281834B1/ko not_active IP Right Cessation
- 1998-08-21 US US09/138,010 patent/US5973969A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990023727A (ko) | 1999-03-25 |
| TW380258B (en) | 2000-01-21 |
| JPH1166881A (ja) | 1999-03-09 |
| US5973969A (en) | 1999-10-26 |
| KR100281834B1 (ko) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5153880A (en) | Field-programmable redundancy apparatus for memory arrays | |
| US5657280A (en) | Defective cell repairing circuit and method of semiconductor memory device | |
| EP0115170B1 (en) | Apparatus for programming for programmable circuit in redundancy circuit system | |
| JP2530610B2 (ja) | 半導体記憶装置 | |
| US6160745A (en) | Semiconductor storage device | |
| GB2195480A (en) | Column redundancy circuit for dynamic random access memory | |
| US5995422A (en) | Redundancy circuit and method of a semiconductor memory device | |
| KR870009395A (ko) | 불휘발성 메모리 회로 | |
| KR900008191B1 (ko) | 대치 용장회로를 가진 반도체집적회로 | |
| JPS59140700A (ja) | 集積回路メモリ用のデコード装置 | |
| KR890002897A (ko) | 반도체기억장치 | |
| JP3241302B2 (ja) | 半導体記憶装置 | |
| US5757814A (en) | Memory and test method therefor | |
| JPH06295594A (ja) | 半導体記憶装置 | |
| US5831915A (en) | Memory device with clocked column redundancy | |
| US6275443B1 (en) | Latched row or column select enable driver | |
| KR20020039743A (ko) | 반도체 메모리 장치의 결함 어드레스 저장 회로 | |
| KR20020038298A (ko) | 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법 | |
| KR19980014817A (ko) | 반도체 메모리 장치의 리페어 정보 저장 및 검출 회로 | |
| KR960012793B1 (ko) | 반도체 메모리장치의 결함구제방법 및 그 회로 | |
| KR940008212B1 (ko) | 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치 | |
| JP3447818B2 (ja) | 半導体記憶装置 | |
| JP2760333B2 (ja) | 半導体装置 | |
| KR20020064014A (ko) | 번-인 테스트 기능을 구비한 반도체 메모리 장치 | |
| JPH05243386A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |