KR900008191B1 - 대치 용장회로를 가진 반도체집적회로 - Google Patents

대치 용장회로를 가진 반도체집적회로 Download PDF

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다까시 호리이
야스히로 후지이
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노리히사 쓰게
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후지쓰가부시끼가이샤
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Abstract

내용 없음.

Description

대치 용장회로를 가진 반도체집적회로
제1도는 종래기술 집적회로의 블록도.
제2도 및 제3도는 제1도에 도시된 회로에서 사용된 일치검출회로의 구조에 대한 예시도.
제4도는 본 발명의 실시예에 따르는 집적회로의 블륵도.
제5도는 본 발명의 다른 실시예에 따르는 집적회로의 블록도.
제6도 내지 제10도는 제4도 및 제5도에 도시된 회로에 사용된 일치검출회로의 구조에 대한 예시도.
* 도면의 주요부분에 대한 부호의 설명
2 : 일치검출회로 21 : 메모리
24 : 비교회로 7 : 외부접속단자
25 : 상태검출회로 31 : 제어선
본 발명은 메모리셀을 갖는 집적회로에 관한 것이다.
본 발명에 따르는 집적회로는 고장회로를 대치시키기위한 용장회로 부분을 갖는 메모리장치용으로 사용된다. 일반적으르, 반도체 메모리용 집적회로장치는 통상 메모리셀외에“용장비트”형 메모리셀을 갖추고 있다. 이것은 고장메모리셀을 대치하거나 또는 고장 메모리셀을 포함하는 전 비트선을 대치시키는데 사용되며, 후자의 경우에 용장메모리셀을 포함하는 용장비트선으로 대치된다. 이것은 집적회로의 제작시에 제품의 산출고를 증가시킨다. 이러한 집적회로에서 읽기 전용 메모리(ROM's)는 고장메모리셀의 어드레스를 기억시키기 위해 제공된다.
입력어드레스신호가 ROM's에 기억된 고장메모리셀의 어드레스와 일치할 경우, 회로는 고장메모리셀 대신에 용장메모리셀을 억세스 하도록 스위칭된다. 따라서, ROM's의 기입된 상태에 대한 정확하고 빠른 검출이 중요하다. 그러나, 2사이클은 ROM's의 기입된 상태를 검출하는데 통상적으로 필요하다. 여기서, 매우 긴 시간이 집적회로를 테스트하는데 필요하게된다. 또한, 몇몇 퓨우즈가 ROM's의 출력상태가 결정될 수 있다하더라도, 각 퓨우즈의 파열상태를 결정하는 것은 불가능하게된다. 이것은 바람직하지 않으며, 반도체메모리용 집적회로장치에서 여러 문제를 발생시키게된다.
본 발명의 목적은 고장회로부분의 어드레스정보가 기억되는 메모리 회로의 쓰여진 상태의 빠르고 정확한 검출 및 집적회로의 추가 외부접속단자를 제공함이 없이 정규의 메모리셀과 용장회로를 가지는 집적회로의 용이하며, 신뢰성있는 검색을 가능하게 하는 메모리셀을 가지는 개량된 집적회로를 제공하는 것이다.
본 발명의 다른 목적은 정규의 메모리셀과 용장회로를 가지는 집적회로의 테스트를 위하여 필요한 시간을 줄이는 것이다.
본 발명의 또다른 목적은 집적회로에서의 메모리셀에 사용되는 다수의 퓨우즈 각각의 파열상태의 검출을 가능하게 하는 것이다.
본 발명에 따라, 고장회로부분을 용장회로부분으로 대치하기 위하여 고장회로부분의 어드레스정보를 기억하는 메모리장치; 메모리장치로부터 판독된 데이타와 수신입력 어드레스사이의 일치를 검출하기 위한 비교장치 ; 및 외부접속단자를 통하여 비교장치에 대하여 비교하여 얻어진 데이타를 전달하기 위한 전달장치를 포함하는 반도체 집적회로가 제공된다.
바람직한 실시예를 기술하기에 앞서, 종래기술 집적회로의 예를 제1, 2 및 3도릍 참조하여 설명할 겻이다. 제1도의 장치는 입력어드레스신호(A0,A1,…,An)의 비트번호에 대응하는 일치검출회로(2,2,…), 및 부하트랜지스터로서의 공핍형 트랜지스터(32)를 포함한다.
비반전 및 반전 어드레스신호
Figure kpo00002
는 일치검출회로(2,2, …)에 공급된다. 일치검출회로의 각각은 일치검출회로에서 입력어드레스신호와 ROM에서의 기억된 어드레스신호사이의 비교를 수행한다. 일치가 얻어질 경우, 전압원(Vcc)과 제어선(31)(N1)사이의 임피던스는 하이(HIGH)로된다. 반면에, 일치되지 않을 경우, 전압원(Vcc)과 제어선(31)(N1)사이의 임피던스는 로우(LOW)로 된다. 제어선(31)(N1)의 전위는 하이(HIGH)로되고, 반면에 하나 이상의 일치검출회로가 일치를 나타내지 않을 경우, 제어선(31)(N1)의 전위는 로우가된다.
일치검출회로에서 ROM's은 고장메모리셀의 어드레스를 기억한다. 입력 어드레스신호가 ROM's에 기억된 고장메모리셀의 어드레스와 일치할 경우, 제어선(31)(N1)의 전위는 하이로된다. 이 사실을 토대로하여, 제어선(31)(N1)의 전압이 하이일경우, 용장메모리셀이 고장메모리셀 대신에 억세스된다. 이러한 회로동작은 고장메모리셀로부터 용장메모리셀로의 자동스위칭을 가능하게한다. 각 일치검출회로(2,2,…)의 구조에 대한 일예가 제2도에 표시되어있다.
제2도의 회로에서, 퓨우즈(211) 및 트랜지스터(213)는 퓨우즈파열형 ROM을 구성하고있다. 고장메모리셀의 어드레스정보에 대한 1비트가 이 ROM에 기억된다. 트랜지스터(231 및 232)는 인버터회로를 구성한다. 트랜지스터(241 내지 244)는 배타적 OR게이트회로의 형태에서 비교회로를 구성하고있다. 직렬접속 트랜지스터(241 및 242) 및 직렬 접속트랜지스터(243 및 244)는 제어선(31)(N1)과 전압원선(Vss)사이에 접속된다.
트랜지스터(241)의 게이트는 인버터회로(231, 232)의 출력노우드(N2)에 접속된다. 트랜지스터(243)의 게이트는 퓨우즈파열형 ROM(211, 213)의 출력노우드(N3)에 접속된다. 비반전 어드레스신호(A)는 트랜지스터(242)의 게이트에 공급되고, 반면에 반전어드레스신호(A)는 트랜지스터(244)의 게이트에 공급된다.
제2도의 회로에서, 퓨우즈(211)가 파열될 경우, ROM의 출력노우드(N3)의 전위는 로우로 되고, 인버터회로의 출력노우드(N2)의 전위는 하이로된다. 여기서, 트랜지스터(243)는 오프되고 트랜지스터(241)는 온된다. 이런상태에서 어드레스신호(A)가 로우(“0”)일 경우, 트랜지스터(243)는 오프상태에 있게되고 트랜지스터(242)도 오프된다. 여기서 제어선(31)(N1)의 전위는 하이로된다.
어드레스신호(A)가 하이(“1”)일 경우, 트랜지스터(242)는 온되고, 그래서 제어선(31)(N1)의 전위는 로우로된다. 제2도의 회로에서 퓨우즈가 파열되지 않을경우, 노우드(N3)의 전위는 하이가되고, 노우드(N2)의 전위는 오프된다. 여기서 트랜지스터(243)는 온되고 트랜지스터(241)는 오프된다. 이런 상태에서 비반전 어드레스신호(
Figure kpo00003
)가 로우이고, 반전 어드레스신호(A) 하이일경우, 제어선(31)(N1)의 전위는 트랜지스터(243 및 244)의 동작에 의해 로우로된다. 어드레스신호(A)가 하이이고, 반전어드레스신호(A)가 로우일 경우, 제어선(31)(N1)의 전위는 하이가 된다.
이와같이, 제2도의 회로에서, 퓨우즈파열형 ROM(211, 213)은 퓨우즈의 파열상태에 의해 어드레스데이타(“0”)를 기억시키고 퓨우즈(211)의 비파열상태에 의해 어드레스데이타(“1”)를 기억시킨다. 이러한 기억데이타를 사용해서, 입력어드레스신호(A)가 기억데이타와 일치할 경우, 제어선(31)(N1)의 전위는 하이로된다. 제3도는 제1도에 표시된 일치검출회로(2,2,…)의 구조에 대한 다른 예를 나타낸다. 제3도의 일치검출회로의 ROM부분은 직렬접속 퓨우즈(211)와 공핍형 트랜지스터(213), 직렬접속퓨우즈(212)와 공핍형 트랜지스터(214), 및 직렬접속공핍형 트랜지스터(221)와 엔헨스먼트형 트랜지스터(222) 및 엔헨스멘트형 트랜지스터(223)로 구성된 NAND게이트회로를 포함한다.
하나이상의 퓨우즈(211 및 212)가 파열될 경우, 트랜지스터(222와 223)중 하나는 오프상태로 된다. 여기서, 노우드(N3)의 전위는 하이가된다. 퓨우즈(211) 또는 퓨우즈(212)도 파열되지 않을 경우, 트랜지스터(222와 223)는 온으로되고 노우드(N3)의 전위는 로우로된다. 이와같이, 제3도의 회로의 ROM부분에서 기억데이타의 신뢰도는 제2도의 회로보다 더 높다.
어드레스신호의 비트에 대응하는 제2 및 제3도에 표시된 일치검출회로의 ROM부분에 대한 데이타 기입상태를 테스트하기위해, 입력어드레스 신호(A0,A1,…,An)는 연속적으로 “0,0,…,0”에서 “1,1,…,1”로 변하며, 제어선(31)(N1)의 전위를 하이로하는 어드레스 신호값이 검사된다. 제어선(31)(N1)의 전위를 하이로 하는 어드레스신호(A0,A1,…,An)의 값은 고장부분의 어드레스를 표시한다.
본 발명의 실시예에 따르는 반도체 집적회로가 제4도에 예시되어있다. 제4도의 회로는 일치검출회로(2,2,…), 부하트랜지스터(32), 트랜지스터(61과 62)로 구성된 출력회로, 및 외부접속단자(7)를 포함한다. 트랜지스터(32)는 전압원(Vcc)과 제어선(31)(N1)사이에 접속되고, 풀업회로 또는 부하회로로서 동작된다. 트랜지스터(61과 62)는 전압원(Vss)과 외부접속단자(7)사이에 직렬로 접속된다.
트랜지스터(61)의 케이트는 제어선(31)(N1)에 접속되고, 반면에 트랜지스터(62)의 게이트는 트랜지스터(61과 62)의 접합부에 접속된다. 외부접속단자(7)는 다른 신호를 위한 단자로 사용될수 있다.
비반전 및 반전신호
Figure kpo00004
는 제4도의 회로에서 일치검출회로(2,2,…)에 공급된다. 입력어드레스신호는 일치검출회로의 ROM's에 기억된 어드레스신호와 비교된다. 비교된 신호가 일치할 경우, 제어선(31)(N1)에 접속된 일치검출회로의 출력단자와 전압원(Vss)간의 임피던스는 하이가된다.
비교된 신호가 일치하지 않을 경우, 상기 언급한 임피던스는 로우로 된다. 이와같이, 일치검출회로(2,2,…)의 모든 출력이 일치를 표시할 경우, 제어선(31)(N1)의 전위는 하이가 된다. 일치회로(2,2,…)의 하나 이상의 출력이 불일치를 표시할 경우, 제어선(31)(N1)의 전위는 로우로 된다. 즉, 일치검출회로의 ROM's에 기억된 고장메모리셀의 어드레스가 입력신호 어드레스와 일치할 경우, 제어선의 전위는 하이가 된다. 이런동작을 기초로하여, 용장메모리셀은 제어선의 전위가 하이일 경우에만 고장메모리셀 대신 억세스된다. 이러한 배치는 고장메모리셀로부터 용장메모리셀로의 자동스위칭을 가능하게 한다. 집적회로에 대한 여러 테스트가 일지검출회로의 ROM's에 기억된 고장비트에 관한 정보를 사용함으로써 편리하게 실시될 수 있다.
ROM's에 기억된 정보의 검출은 여러 어드레스(A0,A1,…,An)를 순차적으로 입력시키고 그에 따라 외부접속단자(7)의 전위를 순차적으로 검출함으로써 실시된다. 입력신호 어드레스가 ROM's에 기억된 어드레스와 일치할 경우, 제어선(31(N1))의 전위는 상기에서 언급한 바와같이 대략 Vcc로된다. 외부로부터 제어선(31)(N1)의 전위를 검출하기 위하여, 음의 전압원(Vx)은 외부접속단(7)의 전위가 Vss로부터 점진적으로감소되도록하기 위하여 외부접속단자(7)에 접속된다.
전위가 "Vss-Vth"값에 도달할 경우, 전류는 전압원(Vss), 트랜지스터(61), 트랜지스터(62) 및 외부접속단자(7)를 통하여 흐르기 시작한다. 여기서 Vth는 각 트랜지스터(61과 62)의 드래시호울드전압이다.
입력신호 어드레스가 ROM에 기억된 어드레스와 일치하지 않을 경우, 제어선(31)(N1)의 전위는 로우, 즉 대략 Vss로 된다. 외부로부터 제어선(31(N1))의 전위를 검출하기 위하여, 음의 전압원(Vx)은 외부접속단자(7)의 전위가 Vss로부터 점진적으로 감소되도록하기 위하여 외부 접속단자(7)에 접속된다. 전위가 "Vss-2Vth"에 도달할 경우, 전류가 흐르기 시작한다.
그래서, 외부접속단자(7)의 전위로부터, 전류가 외부접속단자를 통해 흐르기 시할 경우, 입력신호 어드레스와 ROM's에 기억된 어드레스간의 일치를 검출하여 회로의 고장부분의 어드레스를 확인하는 것은 가능하다. 파선으로된 예를들어 -3V의 전압원(Vx) 및 저항(8)의 표시는 저항(8)을 통해 외부접속단자(7)로의 전압(Vx)의 인가후에 전류가 외부접속단자(7)를 통해 어떻게 흐르는가를 설명하기 위한 것이다.
제2도에 표시된 일치검출회로는 제4도에 표시된 회로의 각 일치검출회로(2,2,…)에 대해 사용된다. 상기 설명은 기억된 단일 고장 어드레스만의 기억을 가정했다. 다수의 고장어드레스가 존재할 경우, 제4도에 표시된 다수의 회로가 사용된다.
본 발명의 다른 실시예에 따르는 반도체 집적회로가 제5도에 예시되어 있다. 제5도에 표시된 회로에서 각 일치검출회로(2,2,…)는 하나가 제어선(31)(N1)에 접속되고 다른 것이 검출선(41)(N21)에 접속된 2개출력단자를 갖는다. 일치검출회로(2,2,…)의 각각은 메모리부(21), 비교부(24) 및 상태검출부(25)를 포함한다. 일치검출회로(2)의 구조가 제6도에 예시되어있다. 상태검출부(25)는 검출선(41)(N21)및 전압원(Vss)사이에 직렬로 연결된 트랜지스터(250l 및 2502)를 포함한다.
트랜지스터(2501)의 게이트는 ROM(2l)의 노우드(N3)에 접속된다. 트랜지스티(2502)의 게이트는 입력신호(A)를 수신한다.
제6도의 회로에서, 제어선과 전압원(Vss)간의 임피던스는 노우드(N3와 N2)의 전위가 입력신호(A와
Figure kpo00005
)와 일치할 경우, 하이가되며, 노우드(N3와 N2)의 전위가 입력신호(A와
Figure kpo00006
)에 일치하지 않을 경우, 그 임피던스는 로우가된다. 제6도의 회로에서, 입력신호(A)의 전위는 ROM(21)의 기억상태, 즉 퓨우즈(211)의 상태를 검출하기 위해 하이가 된다. 입력신호(A)의 전위가 하이일경우, 트랜지스터(2502)는 온이되고, 퓨우즈(211)의 상태에 대한 정보가 검출선(41)(N21)으로 출력된다.
즉, 퓨우즈(211) 가 파열될경우, 노우드(N3)의 전위는 로우가되고, 트랜지스터(2501)는 오프된다. 따라서, 제어선과 전압원(Vss)간의 임피던스는 하이가된다. 그래서, 검출선의 전위는 검출선과 전압원(Vcc)간에 연결된 공핌형 트랜지스터(42)(제5도)의 동작에 기인하여 하이로되며, 퓨우즈(211)의 파열상태가 검출된다. 이 경우에, 어드레스신호의 1비트만의 전위가 하이로되고 어드레스신호의 모든 다른 비트의 전위는로우가 된다는 것을 알아야한다. 퓨우즈(211)가 파열되지 않을경우, 노우드(N3)의 전위는 하이가되고, 트랜지스터(2501)는 온된다. 따라서, 검출선(41)(N21)의 전위는 로우가 된다.
일치검출회로의 구조에 대한 다른 예가 제7도에 나타나있다.
제7도의 회로는 트랜지스터(2503 내지 2507)로 구성된 상태검출회로(25)가 부가되었다는 점을 제외하고 제3도의 회로와 비슷하다. 비반전선택신호(An+1) 및 반전선택신호(
Figure kpo00007
)가 트랜지스터(2505 및 2507)의 게이트에 인가된다. 비반전 어드레스신호(A)는 트랜지스터(2503)의 게이트에 인가된다. 퓨우즈(211)의 상태를 검출하기 위해 어드레스신호(A) 및 비반전신호(An+1)는 하이로된다. 그래서, 트랜지스터(2503 및2505)는 온된다. 이러한 상태에서, 트랜지스터(2504)가 노우드(N4)의 전위에 대응해서 온 또는 오프될 경우 검출선(41)(N21)의 전위는 그에 따라 로우 또는 하이로된다. 여기서, 퓨우즈(21l)가 파열된 경우, 노우드(N4)의 전위는 로우이며, 트랜지스터(2504)는 오프되고, 그에 따라 검출선(41)(N21)의 전위는 로우가된다.
퓨우즈(211)가 파열되지 않을 경우, 노우드(N4)의 전위는 하이가되고, 트랜지스터(2504)는 온되며, 그에따라, 검출선(41)(N21)의 전위는 하이로된다. 이와같이, 어드레스신호(A) 및 검출신호(An+1) 모두를 하이로 함으로써, 퓨우즈(211)의 상태를 검출하는 것은 가능하다. 마찬가지로, 어드레스신호(A)를 하이로하고 선택신호(An+1)를 로우, 즉 선택신호(
Figure kpo00008
)를 하이로 함으로써, 퓨우즈(212)의 상태정보가 검출선(41)(N21)으로 출력된다.
이와같이, 제7도의 회로에서, 퓨우즈(211과 212)의 각각에 대한 상태가 개별적으로 검출될수 있다. 용장회로의 스위칭이 다수의 블록에 대해 병렬로 동시에 실행되는 다수의 블록으로 분할되도록 메모리셀 매트릭스가 행 또는 열에 의해 분할되는 경우에 대해 제7도의 회로가 특히 유용하다. 일치검출회로의 구조에 대한 또 다른 예가 제8도에 표시되어있다.
제8도의 회로는 트랜지스터(2508 내지 251l)로 구성된 상태검출회로(25) 및 검출선(41(N21)과 51(N31))을 포함한다. 직렬접속 트랜지스터는 검출선(41(N21))과 전압원(Vss)간에 접속되며, 직렬접속 트랜지스터(2510과 2511)는 검출선(51(N3,))과 전압원(Vsss)사이에 접속된다. 트랜지스터(2508과 2510)의 게이트는 노우드(N4와 N5)에 접속된다.
트랜지스더(2509와 2511)의 게이트는 어드레스신호(A)를 수신한다. 제8도의 회로에서, 트랜지스터(2509와 2511)는 어드레스신호(A)를 하이로 함으로써 온이 되도록한다. 이러한 상태하에서, 퓨우즈(211)가 파열될 경우, 노우드(N4)의 전위는 로우로되고, 트랜지스더(2508)는 오프되므로, 검출선(41(N21))의 전위는 하이가된다. 퓨우즈(211)가 파열되지 않을 경우, 노우드(N4)의 전위는 하이로되고, 트랜지스터(250B)는 온이되므로, 검출선(41(N21))의 전위는 로우가 된다.
마찬가지로, 퓨우즈(212)가 파열될 경우, 트랜지스터(2510)는 오프이므로, 검출선(51(N31))의 전위는 하이가된다. 퓨우즈(212)가 파열되지 않을 경우, 트랜지스티(2510)는 온이므로, 검출선(51(N31)의 전위는 로우가된다.
이와같이 제8도의 회로에서, 어드레스신호(A)를 하이로 함으로써, 퓨우즈(211과 212)의 상태정보는 검출선(41(N21))과 (51(N31))으로 보내진다.
상기 언급한 실시예에서, 어드레스신호는 어드레스신호의 각 비트에 대응하는 ROM의 상태를 검출하기위해 한 비트씩 계속 증가한다. 그러나, 제6도의 회로에서 비반전 어드레스신호(A) 대신 반전어드레스 신호(A)가 트랜지스터(2502)의 게이트에 공급될 경우, 어드레스신호(A)를 로우로 함으로써 퓨우즈(211)의 상태를 검출하는 것이 가능하다. 한비트씩 비반전 어드레스신호 또는 반전어드레스신호가 되도록 어드레스신호가 트랜지스터(2502)에 인가되게 함으로써, ROM의 기입상태를 검출하기 위한 어드레스신호의 어느 패턴을 선택하는 것은 가능하다. 어드레스신호의 임의 패턴에 대한 상기 언급한 선택의 일예가 다음 표((1) 및(2))에 표시되어있다. 표(1)는 트랜지스터(2502)의 게이트에 공급된 어드레스신호를 나타낸다. 표(2)는 ROM의 상태를 검출하기 위한 어드레스 패턴을 나타낸다.
[표 1]
Figure kpo00009
[표 2]
Figure kpo00010
일치검출회로의 구조에 대한 또 다른 예가 제9도에 표시되어있다. 제9도의 회로는 트랜지스터(2512,2521,2522,…,252k)로 구성된 상태검출회로(25)를 포함한다. 트랜지스터(2512)의 게이트는 퓨우즈(211)의 상태를 나타내는 노우드(N3)의 전위를 수신한다. 트랜지스터(2521,2522,…,252k)의 게이트는 비반전신호(A)(A0,A1,A1,…An)의 하나 또는 입력어드레스의 대응비트의 반전신호
Figure kpo00011
중의 하나 가운데서 어느 한 신호를 수신한다. 직렬접속트랜지스터(2521,2522,…,252k)는 트랜지스터(252l,2522,…,252k)의 게이트에 공급된 신호의 순서가 특별한 어드레스에 일치할 경우 온된다. 직렬연속트랜지스터(2521,2522,…,252k)가 온일경우, 트랜지스터(2512)의 온 또는 오프 상태에 의해 표시된 퓨우즈(211)의 상태정보는 검출선(41(N21))으로 출력된다.
제9도의 회로에서, 2k+1상태검출회로는 2k+1퓨우즈의 상태검출이 실행될수 있도록 실현될 수 있다. 일치검출회로의 또다른 예가 제10도에 표시되어있다. 제l0도의 회로는 트랜지스터(2531,2532,254la,2541b,2542,2543,254k)로 구성된 상태검출회로(25)를 포함한다. 제10도의 동작은 제7도의 회로 및 제9도의 회로동작으로부터 명백히 알수 있을 것이다.

Claims (10)

  1. 고장회로부분을 용장회로부분으로 대치시키기 위해 고장회로부분의 어드레스 정보를 기억시키기 의한 메모리수단(21), 상기 메모리수단으로부터 읽혀진 데이타 및 수신된 입력어드레스간의 일치를 검출하기 위한 비교수단(24), 및 상기 비교수단에 의한 비교로부터 얻어진 데이타를 외부접속단자(7)를 통해 전달하기위한 전달수단(31,41,62,7)을 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 비교수단(24)이 어드레스 데이타의 모든 비트에 대해 일치를 검출하도록하는것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 비교수단(24)이 어드레스 데이타의 한 비트에 대해 일치를 검출하도록 하는것을 특징으로 하는 반도체 집접회로.
  4. 제1항에 있어서, 상기 메모리수단(21)이 퓨우즈(211,212)와 트랜지스터(213,214)로 구성되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 하나의 메모리셀에 대응하는 특별한 어드레스신호를 공급함으로써 상기 다수의 메모리셀에 공통적으로 접속된 단자로부티 상기 메모리수단(21)내의 상기 다수의 메모리셀중 하나의 기입상태를 표시하기 위한 신호를 전달하기 위해 상태검출수단(25)을 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 메모리셀이 각각이 퓨우즈(211,212)와 트랜지스터(213,214)로 포함하는 것을 반도체 집적회로.
  7. 제5항에 있어서, 상기 상태검출수단(25)이 검출선(31,41,51)과 전압원사이에 직렬로 접속된 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
  8. 제5항에 있어서, 상기 상태검출수단(25)이 검출선(31,41,51) 및 전압원사이에 접속된 직렬접속트랜지스터(2503) 및 병렬 접속된 직렬접속 트랜지스터들(2504,2505,2506,2507)로 구성되는 것을 특징으로 하는 반도체 집적회로.
  9. 제5항에 있어서, 상기 상태검출수단(25)이 제1검출선과 전압원사이에 직렬로 접속된 트랜지스터(2508,2509) 및 제2검출선과 전압원사이에 직렬로 접속된 트랜지스터(2510,2511)로 구성되는 것을 특징으로 하는 반도체 집적회로.
  10. 제5항에 있어서, 상기 상태검출수단이 검출선과 전압원 사이에 직렬접속된 직렬접속 트랜지스터들(2542,2543,…,254k) 및 병렬접속된 직렬접속 트랜지스터들(253l,2541a,2532,2541b)로 구성되는 것을 특징으로 하는 반도체 집적회로.
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